JPH113888A - 集積回路誘電体及び方法 - Google Patents

集積回路誘電体及び方法

Info

Publication number
JPH113888A
JPH113888A JP10147773A JP14777398A JPH113888A JP H113888 A JPH113888 A JP H113888A JP 10147773 A JP10147773 A JP 10147773A JP 14777398 A JP14777398 A JP 14777398A JP H113888 A JPH113888 A JP H113888A
Authority
JP
Japan
Prior art keywords
dielectric
xerogel
layer
interconnect
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10147773A
Other languages
English (en)
Inventor
Wei William Lee
ウィリアム リー ウェイ
Richard S List
エス．リスト リチャード
Changming Jin
ジン チャングミング
Kelly J Taylor
ジェイ．タイラー ケリー
Jiong-Ping Lu
− ピング ルー ジオング
Stephen W Russell
ダブリュ．ラッセル ステファン
Robert H Havemann
エイチ．ハーブマン ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH113888A publication Critical patent/JPH113888A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02359—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the surface groups of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/296—Organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 シリカキセロゲル誘電体を提供する。 【解決手段】 (a) 多孔性誘電体の第一層と、(b) 前記
多孔性誘電体上の第二の誘電体層とを含んで成り、(c)
第二誘電体層は、前記多孔性誘電体層の表面の開放細孔
の容積の少なくとも５０％を満たすことを特徴とする、
誘電体構造体。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】下記の特許出願明細書は、関
連の主題を開示している。連続番号０８
／．．．、．．．．出願。これらの出願は、本願と共通
の譲受人である。本発明は、電子半導体装置に関し、更
に詳細には、誘電体構造体およびこのような構造体の製
法に関する。
【０００２】
【従来の技術】高密度集積回路の性能は、金属ラインの
抵抗率および隣接ラインの間の静電結合による金属相互
連結レベルＲＣ時間の遅延によって支配される。容量性
冷却は、隣接ラインの誘電体（絶縁体）の相対的絶対誘
電率（比誘電率、ｋ）を減少させることによって減少さ
せることができる。
【０００３】様々な誘電材料、すなわち二酸化ケイ素
（ｋ約４．０）、フッ素化二酸化ケイ素（ｋ約３．０〜
４．０）、有機材料、例えばポリイミド、パリレン、非
晶質テフロン（ｋ約１．９〜３．９）、および多孔性誘
電体、例えば二酸化ケイ素キセロゲル（ｋは細孔径によ
って変化し、典型的には１．３〜３．０）が、シリコン
集積回路での使用が示唆されてきた。多孔度は、９９容
量％までとすることができる。Smith et al.の低ｋ誘電
体のための周囲圧での低密度キセロゲルの製造 (Prepar
ation of Low-Density Xerogel at Ambient Pressure f
or Low k Dielectrics), 381 Mat. Res. Soc. Symp. Pr
oc. 261 (1995)を参照されたい。
【０００４】集積回路での誘電体の使用のための薄フィ
ルムシリカキセロゲルは、(1) 前駆体調製、(2) スピン
コーティング、(3) エージング、(4) 溶媒交換、および
(5)乾燥の一般的段階によって製造することができる。
アルコキシドを溶媒中で加水分解する。
【０００５】
【化１】
【０００６】溶媒は、エタノールでもよい。次に、加水
分解したアルコキシドを濃縮（ゲル化）する。
【０００７】
【化２】
【０００８】濃縮を調節して、部分濃縮の後にスピンコ
ーティングを行なって、好都合な粘度とする。溶媒交換
では、ゲルの細孔内部にある元の溶媒を低表面張力溶媒
に代えて、乾燥中の毛管圧を減少させて、細孔の崩壊を
できるだけ少なくする。米国特許第５，５６１，３１８
号明細書には、この方法の変法が開示されている。
【０００９】
【発明が解決しようとする課題】しかし、シリカキセロ
ゲルは、未だに製造することができるようにはなってい
ない。
【００１０】本発明は、プラズマ活性化、イオンビーム
シェル形成(ion beam shell formation)、又は開放表面
細孔充填蒸着による表面接着の向上し、及び／又は誘電
率を低下するための還元雰囲気焼結を有し、多段集積回
路誘電体として配合されたシリカキセロゲル誘電体を提
供する。これは、誘電率を低下させる目的でキセロゲル
を配合している層間絶縁膜(interlevel dielectrics )
を製造可能であるという利点を有する。
【００１１】
【課題を解決するための手段】本発明は、（ａ）多孔性
誘電体の第一層と、（ｂ）前記多孔性誘電体上の第二の
誘電体層とを含んで成り、（ｃ）第二誘電体層は、前記
多孔性誘電体層の表面の開放細孔の容積の少なくとも５
０％を満たすことを特徴とする、誘電体構造体である。
【００１２】
【発明の実施の形態】概要 好ましい態様は、キセロゲル特性を向上し、このような
向上したキセロゲルを多段相互連結集積回路での層間絶
縁膜の主成分として用いている。疎水性キセロゲルは、
典型的には表面における開放細孔の接触表面積が限定さ
れていることと疎水性の表面性状とにより表面接着が乏
しい。キセロゲル最上面は、(i) 開放表面細孔の充填剤
と接着するギャップ充填材料での表面コーティング、(i
i)水素プラズマまたは他の化学薬品に暴露することによ
る表面活性化、および(iii) イオンビームまたはプラズ
マイオン衝撃による最上面層の崩壊による連続シェル形
成の３種類の方法で向上させることができる。
【００１３】更に、キセロゲルを高温（例えば、４５０
（℃）、還元雰囲気（例えば、フォーミングガスまたは
水素）中で乾燥して、誘電率を低下させる。ギャップ充
填(gapfill) 、象眼(damascene) およびスロット充填型
の集積回路多段誘電体は、総てキセロゲルを配合するこ
とができる。
【００１４】ギャップ充填エッチバックの好ましい態様 図１〜７は、下記のようにして集積回路（例えば、ＣＭ
ＯＳまたはＢｉＣＭＯＳ）の製造法の好ましい態様の段
階を立面断面図で示している。 (1) ＣＭＯＳ装置に対する浅い溝絶縁と一対のウェル
（場合によっては、これにメモリセルアレイウェルおよ
び二極性装置を埋め込んだ層を加えたもの）を有するケ
イ素ウェーハを用いて始める。閾値調節インプラント
（セルトランジスターおよび各種の周辺トランジスター
について異なることがある）を行ない、ゲート誘電体を
形成する。ケイ素化タングステンをコーティングしたポ
リシリコンゲート材料および二酸化ケイ素層を蒸着した
後、層をパターニングして酸化物が最上層になったゲー
トとゲートレベルとの相互接続を形成する。ゲート材料
は、従来のベースインプラントも必要とする二極性装置
についてのポリシリコンエミッタも提供することができ
た。浅い溝絶縁酸化物１０４とゲート１１０およびゲー
トレベル相互接続１１２を有するシリコン基板１０２を
示している図１を参照されたい。ゲート１１０は、高さ
が２００〜３００ｎｍであり、長さが１３０〜２５０ｎ
ｍであることができる（図１はゲート長さに沿った断面
図であり、ゲート幅は典型的にはその長さよりも遥かに
大きい）。あるいは、ポリシリコンゲートの形成の後
に、自己整列ケイ化（次の段階の供給源／ドレインおよ
び側壁の誘電体形成の後）を行ない、ゲート最上部およ
び供給源／ドレイン上にケイ化物を生成する。
【００１５】(2) 軽くドープしたドレインインプラント
を行ない、次いで蒸着および異方性液体エッチングによ
ってゲート上に側壁誘電体を形成する。ドープ剤を導入
して、供給源およびドレイン１１４を形成する。ゲート
レベル構造体をプレーナー化した(planarized)誘電層１
２０（例えば、ＢＰＳＧ、またはＴＥＯＳの蒸着物のよ
うなドープしていない酸化物の最上層を有するコンフォ
ーマル（conformal,共形な）でプレーナー化した層のス
タックなど）で被覆する。図２を参照されたい。
【００１６】(3) １−トランジスター１−コンデンサメ
モリーセルを用いる埋設メモリーセル配列を有する構造
については、ビット線およびセルコンデンサを次に形成
することができる。明快にするために、これらの段階は
図示せず、誘電体１２０に蒸着した付随の追加誘電体
は、誘電体１２０の一部と考える。
【００１７】(4) プレーナー化した誘電体１２０に孔
（コンタクト、ビアス(vias)）を写真製版により画定し
て、選択した供給源／ドレイン１１４およびゲートレベ
ル相互接続１１２上の部位まで（および埋設したメモリ
ーに対する選択したビット線部位まで）エッチングす
る。蒸着物（充填ビアスなど）にＴｉ５０ｎｍ、ＴｉＮ
５０ｎｍ、ＷまたはＡｌ（ＣｕおよびＳｉをドープした
もの）５００ｎｍ、およびＴｉＮ５０ｎｍのような金属
スタックを被覆し、底部ＴｉおよびＴｉＮは拡散バリア
ーを形成し、最上部のＴｉＮは平板印刷の反射防止コー
ティングを形成する。ＷまたはＡｌの蒸着の前に、底部
Ｔｉを供給源／ドレインと反応させてケイ化物を形成さ
せ、金属−シリコン接触を安定化させることができる。
ＴｉおよびＴｉＮは、物理蒸着（ＰＶＤ）または化学蒸
着（ＣＶＤ）（例えば、ＴｉＣｌ4 ＋ＮＨ3 （ＴｉＮ＋
ＨＣｌ）によって蒸着することができ、アルミニウムは
ＰＣＤによって蒸着した後、高圧下またはＣＶＤによっ
てビアスに押し込むことができ、ＷはＣＶＤによって蒸
着することができる。あるいは、ビアスは、ＣＶＤブラ
ンケット蒸着の後にエッチバックによってＷを充填し
て、ビアスにＷだけが残るようにすることができ（Ｗプ
ラグ）、次いでＴｉ、ＴｉＮ、ＡｌおよびＴｉＮ蒸着物
を被覆する。
【００１８】(5) 第一のレベル金属を写真製版により画
定してエッチングして、第一のレベル相互接続１３０を
形成する。図３を参照されたい。隣接相互接続１３０の
間のギャップは２００〜３００ｎｍの程度であることが
でき、これらの微小ギャップによって静電結合が支配さ
れる。
【００１９】(6) 相互接続１３０および露出した誘電体
１２０に５０ｎｍの厚みのコンフォーマルオキシドライ
ナー１４０をＴＥＯＳの酸素またはオゾンによるプラズ
マ増強分解によって蒸着する。ライナー１４０は金属表
面を不活性化し、続いて蒸着されるキセロゲルの細孔に
沿った金属の拡散を防止する。これは、機械的強度も提
供し、電気移動を抑制し、相互接続−相互接続リーク電
流を抑制する。他の誘電ライナー材料を用いることがで
きるが、ライナー材料は微小ギャップの間の有効誘電率
に影響する。従って、高誘電率ライナー材料は、極めて
薄いものでなければならない。
【００２０】(7) ライナー１４０を、ＮＨ4 ＯＨ触媒を
添加したキセロゲル前駆体の溶液（例えば、エタノール
およびグリコールまたは他のポリオール溶媒中の加水分
解したＴＥＯＳモノマーから縮合したオリゴマー）でス
ピンコーティングする。コーティング溶液の粘度によ
り、下記の粘度の項で記載されるように生成するキセロ
ゲルの平坦度が決定される。コーティング１４２上のス
パン(spun)は十分な厚みのものであり、相互接続１３０
の最上部を約１００ｎｍまで被覆することができ、微小
ギャップを満たし、相互接続間の開放部分では約３００
ｎｍの厚みとなることができる。８インチウェーハ上で
は、前駆体約３ｍｌで十分である。図４を参照された
い。
【００２１】(8) コーティングした前駆体溶液を、室温
にてＮＨ4 ＯＨ雰囲気中で１〜２０分間エージングす
る。あるいは、１２０℃まで１〜４分間加熱することに
よって反応時間を減少させる。このエージング中に、縮
合反応により、細孔中に溶媒および水（縮合反応生成
物）を有する多孔性ポリマー網目構造、すなわちゲルを
生じる。エタノールは速やかに蒸発するが、エチレング
リコールは蒸気圧が低く、表面張力が高い。
【００２２】(9) エタノールを用いる連続スピンコーテ
ィングにより、ポリマー網目構造の細孔中の溶媒（主と
してエチレングリコール）を、エタノール又は他の低表
面張力液体で置換する。この置換がなければ、元の溶媒
は、溶媒の蒸発中に乾燥細孔内の表面張力により網目構
造を（部分的に）崩壊させる。しかし、ポリマー網目構
造が表面張力に十分耐えるほど強いときには、この段階
を省略することができる。
【００２３】（10) ヘキサメチルジシラザン（ＨＭＤ
Ｓ）のような疎水性基の供給源をゲル上にスピンコーテ
ィングして、ポリマー網目構造上の総ての残っているヒ
ドロキシル基をトリメチルシリル基のような疎水性基に
転換する。この反応は、下記のような種類のものである
ことができる。 （ＳｉＯＨ＋（ＣＨ3 ）3 Ｓｉ−ＮＨ−Ｓｉ（ＣＨ3 ）
3 →（Ｓｉ−Ｏ−Ｓｉ（ＣＨ3 ）3 ＋ＮＨ3 典型的には、全般的な加水分解と縮合反応とによりＴＥ
ＯＳのエトキシケイ素結合の約７０％がシロキサン結合
に転換され、エトキシケイ素結合の残りの３０％はほと
んどがシラノール結合へ転換される。疎水性基置換によ
り、これらのシラノール基のほとんどがなくなる。シラ
ノール基は親水性であり、一層高い誘電率を誘導し、金
属腐食の問題を引き起こす可能性がある。しかし、加水
分解と縮合とは、少数のヒドロキシル基しか生成しない
ので、この段階を省略することができる。
【００２４】(11) ウェーハをヘキサンのような低表面
張力液体で洗浄する。ゲルのポリマー網目構造が十分な
強さであるときには、この溶媒交換を省略することがで
きる。ウェーハを３００〜３５０℃に約６０秒間加熱す
ることによってヘキサンの大半を蒸発させて、ゲルを乾
燥し、これにより細孔に蒸気／空気が入っているポリマ
ー網目構造からなるキセロゲルを形成する。キセロゲル
は、５０〜９０容量％が細孔で、１０〜５０容量％がポ
リマー網目構造であり、細孔の平均直径は１０〜２０ｎ
ｍ程度である。
【００２５】(12) 疎水性キセロゲルを、更に４２５℃
の成形ガス（９５％Ｎ2 ＋５％Ｈ2）の還元雰囲気で３
０分間乾燥する。乾燥により、キセロゲル細孔から残留
液体が追い出される。下記の乾燥の項には、別の乾燥環
境が記載されている。相互接続間のギャップにおけるキ
セロゲルは、周囲の表面によって拘束されており、（表
面からのプリング・ルーズ(pulling loose) なしに）収
縮することができないが、上になっているキセロゲルは
拘束なしに収縮することができる。従って、ギャップ中
の相対細孔容積は、相互接続上の相対細孔容積より大き
く、誘電率は相互接続上よりもギャップでの方が低いこ
とがある。
【００２６】(13) キセロゲル１４２を約１００ｎｍエ
ッチバックして、相互接続１３０の最上部にライナーを
露出させる。図５を参照されたい。エッチバックは、フ
ッ素を基剤とするプラズマによるものでよい。相互接続
１３０の最上部からキセロゲルを除くこのエッチバック
は、相互接続の次の水準でのビアスはキセロゲルを介し
てエッチングする必要がなく、従って側部のエッチング
の抑制は簡単に行なうことができ、キセロゲルからエッ
チングしたビアスへのガス放出は問題とはならないとい
う利点を有する。
【００２７】(14) ２００〜３００ｎｍの平均厚みの層
１４４にシルセスキオキサン水素（ＨＳＱ）をスピンコ
ーティングして、これを４００℃で硬化させる。ＨＳＱ
層１４４は下になっているキセロゲル１４２に（恐らく
は、表面の開放細孔を充填することによって）付着し、
続いて厚みのあるキャッピング誘電体を蒸着するための
良好な表面を提供する。図５を参照されたい。ＨＳＱ接
着層１４４がなければ、キセロゲル１４２の疎水性層
は、プラズマによって増強されたＴＥＯＳ分解によって
蒸着した酸化物に対する接着がよくない。下記の接着の
項には、他のキセロゲル表面接着増強の好ましい態様が
記載されている。
【００２８】(15) １５００ｎｍの厚みの誘電体１４６
を、ＴＥＯＳの酸素またはオゾンを用いるプラズマによ
って増強された分解によってＨＳＱ表面に蒸着する。次
に、誘電体１４６を化学的機械的研磨（ＣＭＰ）によっ
て平坦化して、約１０００ｎｍの金属間レベル誘電体厚
みを提供する。これにより、第一の金属レベル相互接続
が完了し、他のレベルは反復段階(4) 〜(15)から得ら
れ、平坦化した誘電体のビアスは下になっている相互接
続に直接伸びている。ビアは、単にビアスの縦方向スタ
ックを形成し、小さな金属パッチを上に載せることによ
って２以上のレベルを通って効果的に伸びることができ
ることに留意されたい。
【００２９】エッチバックのないギャップ充填 前記の好ましい態様では、段階(13)においてキセロゲル
をエッチバックして、相互接続の最上部にライナーを露
出させた。対照的に、非エッチバックの好ましい態様で
は、このエッチバック段階を省略し、キセロゲルの乾燥
を完了した直後に接着層（例えば、ＨＳＱ）上でスピニ
ングを行なう。従って、図１〜４に対応する前記段階
(1) 〜(12)を行ない、段階(13)は省略して、段階(14)を
続ける。接着層上での７００ｎｍの厚みの平坦化した誘
電体層２４６を有する蒸着開始したキセロゲル２４２上
での１００ｎｍの平均厚みの接着層２４４を示す図８を
参照されたい。
【００３０】前記の好ましい態様の段階(15)と同様に、
次に誘電体２４６、接着層２４４、キセロゲル２４２、
およびライナー１４０を通って相互接続１３０まで画定
し、エッチングする。ビアエッチ(via etch)だけが、キ
セロゲル２４２の約１００ｎｍを通過する点に留意され
たい。実験的には、露出したキセロゲルはビア・ボトム
を混入していないと思われ、相互接続２６０のＴｉＮま
たはＴｉ／ＴｉＮバリアーはキセロゲル２４２との良好
な界面をなしている。
【００３１】ビア側壁のほとんどは、当然のことながら
酸化物２４６であり、従って障壁層によるキセロゲル２
４２への接着がよくないことは問題とはならない。前記
の好ましいエッチバック態様を有するギャップ充填の対
応する成分と同様にして、相互接続２６０をパターン化
し、ライナー２７０を蒸着し、第二のレベルキセロゲル
２７２を形成させ、ＨＳＱ接着層２７４をスピニング
し、キャッピング酸化物２７６を蒸着する。
【００３２】好ましい象眼態様 もう一つの好ましい態様では、図１０〜１５に例示され
ている象眼法でキセロゲル誘電体を用いている。特に、
ギャップ充填の好ましい態様の段階(1) 〜(4)から始め
（図１、２）、段階(5) （ブランケット金属をパターン
化して、第一のレベル相互接続を形成する）の代わり
に、ブランケット金属をエッチバックしてビアスにだけ
残す。ビアスにおける金属栓３３０を示している図１０
を参照されたい。金属のエッチバックは、例えば（等方
性）プラズマエッチ（終点は荷電降下による）またはＣ
ＭＰによることができる。代替的には、金属よりはむし
ろドープしたポリシリコンを用いて、同じ方法によって
ビアスを充填し、その場（insitu ，インシトゥ）でド
ープしたポリシリコン（これは、ビアスを充填する）を
ブランケット蒸着した後、エッチバックして、ビアスの
外側のポリシリコンを除去する。
【００３３】ビア充填の後、キセロゲル前駆体溶液（お
よび必要ならば触媒）上でスピニングし、前記のギャッ
プ充填の好ましい態様の段階(7) 〜(12)と同様に加工し
て、７００ｎｍの厚みのキセロゲル層３４２を形成す
る。
【００３４】次に、相互接続の部位を写真製版によって
画定し、これらの部位でキセロゲルをエッチングして誘
電体１２０または栓３３０までトレンチ３４１をつけ
る。図１１を参照されたい。隣接トレンチ間の最小空間
は約２００〜３００ｎｍであり、従って自立しているキ
セロゲルストリップ３４３はアスペクト比が約３：１で
ある。エッチングは異方性のフッ素を基剤とするプラズ
マエッチング、例えばＣＦ4 ＋ＣＨＦ3 ＋Ｈｅ＋Ａｒで
あることができる。キセロゲルの多孔度は高く、酸化物
よりずっと速くエッチングするので、下になっている誘
電体１２０が酸化物であっても、過剰エッチングでも誘
電体１２０を余り除去しない。あるいは、誘電体１２０
は、キセロゲルトレンチエッチングに対して更に選択的
にエッチングを停止する窒化物の上方部分を有すること
ができる。
【００３５】ＰＶＤまたはＣＶＤにより、２０〜５０ｎ
ｍの厚みのＴｉＮコンフォーマルバリヤー層３５０をブ
ランケット蒸着する。他のバリヤー材料としては、Ｔａ
Ｎ、Ｔａ2 Ｎ、Ｗ2 ＮおよびＴｉＳｉＮ（非晶質ＴｉＮ
のシラン処理によって形成させることができる）が挙げ
られる。キセロゲル３４２の疎水性表面は、バリヤー層
に対して十分な接着を提供することができないので、水
素含有プラズマ中で疎水性メチル基を除去することによ
ってキセロゲル表面を活性化する。下記の接着の項に
は、表面の活性化の態様が記載されている。また、ＣＶ
Ｄ ＴｉＮによりＰＶＤよりも良好な側壁被覆率を提供
するので、アンモニアおよびテトラキスジメチルアミノ
チタニウム（ＴＤＭＡＴ）のようなＣＶＤ法を用いる。
【００３６】ＴｉＮ上に２００ｎｍの厚みの銅層３５２
を蒸着する（例えば、電気メッキ、ＣＶＤ、ＰＶＤ）。
これが、前記段階でキセロゲル３４２でエッチングした
相互接続トレンチを満たし、ウェーハの残りを被覆す
る。図１２を参照されたい。
【００３７】相互接続の外側の銅３５２の部分をＣＭＰ
によって除去し、ＣＭＰにより、メッキした銅の凹凸を
平坦にする。あるいは、銅のハロゲンプラズマエッチン
グを用いるが、これらのエッチングはエッチング速度が
かなり低く、これは例えば塩化銅が重合しやすいからで
ある。ＣｕＣｌは、トリエチルホスフィンのような強ル
イス酸であって、反応して気体ＣｌＣｕ（ＰＥｔ3 ）2
を形成するものを用いて除去することができる。バリヤ
ー層３５０は、ＣＭＰ研磨停止であってもよく、この場
合には、バリヤーは研磨の後にエッチングによって除か
れなければならない。このＣＭＰ（又はエッチング）
は、銅を相互接続３５２としてのみ残す。
【００３８】銅の研磨の後、７００ｎｍの厚みの誘電層
３６０を蒸着する。図１３を参照されたい。誘電体は酸
化物であってもよく、酸素またはオゾンを用いるプラズ
マ増強ＴＥＯＳ分解によって蒸着することができる。こ
れにより、第一のレベル相互接続（図６に類似してい
る）が完了し、前記段階（エッチングおよび充填、キセ
ロゲル蒸着、トレンチエッチング、トレンチ充填、およ
び誘電体蒸着）を反復することにより、更に相互接続レ
ベルが提供される。
【００３９】ＣＭＰによる損傷からキセロゲルを一層保
護するためのもう一つの構造は、相互接続したトレンチ
エッチの前にキセロゲル３４２表面上に（接着層３４４
上に）１００ｎｍの厚みの酸化物層３４６を形成するこ
とを含んでいる。この場合には、トレンチを酸化物（お
よび接着層）およびキセロゲルをエッチングする。図５
を参照されたい。次いで、前記の段階であるバリヤー蒸
着、銅電気メッキおよびＣＭＰを行ない、相互接続の外
側の銅を除去する。ＣＭＰは、酸化物および接着層の一
部（または総て）を除去することができるが、酸化物
（および接着層）は、キセロゲルをＣＭＰに露出するの
を保護している。図１５を参照されたい。良好なＣＭＰ
特性も提供する厚い接着層を、薄い接着層および蒸着し
た酸化物の代わりに用いることができた。
【００４０】別のレベルの相互接続は、キセロゲルおよ
び最上部レベルの相互接続上の誘電体におけるエッチビ
アス、ビアスの充填、キセロゲル層の形成、キセロゲル
における相互接続のパターン化、ブランケット金属の蒸
着、相互接続を完成するための研磨、および下になって
いる誘電体の蒸着の段階を反復することによって作成す
ることができる。
【００４１】好ましいスロット・ジオメトリーの態様 更に好ましい態様では、相互接続に酸化物を蒸着し、最
小限の間隔をあけた相互接続間のトレンチをエッチング
した後、スピン・オンおよびエッチバックによってトレ
ンチにキセロゲルを充填する。特に、図１６〜１８に
は、この方法が例示されている。図１６は、平坦化した
酸化物４４０中、および最小限の間隔をおいた隣接相互
接続４３０間でエッチングしたトレンチ４４１を示して
いる。また、相互接続４３０は、高さが７００ｎｍであ
り、幅が２００ｎｍであり、最小間隔が２００ｎｍであ
ってもよい。
【００４２】次いで、トレンチ４４１および酸化物４４
０の水平部分を充填するキセロゲル前駆体溶液をスピン
・オンした後、反応させてゲルを形成し、乾燥してキセ
ロゲル４４２を形成する。キセロゲル４４２をエッチバ
ックして（フッ素を基剤とするプラズマ）、トレンチの
外側の総てのキセロゲルを除去する。図１７を参照され
たい。
【００４３】酸化物４４０およびキセロゲル４４２上に
厚い酸化物４６０を蒸着するが、酸化物４４０面積が大
きいため、キセロゲルに対する接着の悪さは問題ではな
い。酸化物４６０で相互接続４３０までエッチングし、
金属を蒸着してパターン化し、相互接続４７０を形成す
る。図１８を参照されたい。この方法だけが、隣接相互
接続間の最小ギャップにキセロゲルを有し、これは、キ
セロゲルが静電結合を低下させるのに最も大きな効果を
有する場合である。
【００４４】相互接続４３０は、窒化ケイ素ライナーを
有することができ、これにより選択的酸化物が隣接相互
接続間の最小ギャップにおけるトレンチをエッチング
し、窒化物ライナーをそのままにしてキセロゲル４４２
を金属相互接続４３０から保護する。しかしながら、こ
のようなライナーは、隣接相互接続間の有効誘電率を増
加させる。
【００４５】表面の充填接着 好ましい態様のＨＳＱ接着層１４４を、良好なギャップ
充填特性も有する他の材料に代えることもできる。特
に、キセロゲルの平均細孔径は誘電率によって変化し、
約１．５〜２．０の誘電率に対しては、平均細孔径は１
０〜２５ｎｍ程度である。従って、表面でこの径の開放
細孔を充填するために蒸着可能な材料は、キセロゲルに
結合するための大きな接触面積を有し、かつ接着を増加
するための機械的インターロッキングを有する。図１９
に、開放細孔充填を立面断面図で示す。図１９は、表面
から離れている内部細孔５１２と表面に開いている細孔
５１４〜５１６とを含むキセロゲル５１０を示し、ギャ
ップ充填材料層５２０は、細孔５１６の本質的に総てを
満たしているが、細孔５１４ではほぼ半分しか満たして
いない。ギャップ充填材料が表面の平均開放細孔の容積
の約５０％以上を満たしていると、接触面積は増加し、
機械的インターロッキングは有意になる。従って、次の
厚い誘電体蒸着のための良好な表面を提供するギャップ
充填材料を接着層材料として用いることができる。
【００４６】プラズマ増強ＴＥＯＳ酸化物（またはフッ
素化酸化物）の厚い誘電体に対しては、下記の材料はキ
セロゲル表面の開放細孔を十分に満たし、接着層を提供
すべきである。ＨＳＱ、大気圧以下のオゾンＴＥＯＳを
基剤とするＣＶＤ（ＳＡＣＶＤ）、メチルシルセスキオ
キサン、フロー・フィル酸化物（過酸化水素中０℃の温
度でシランからシラノールをスピン・オン）、など。
【００４７】表面活性化接着 蒸着した誘電体を接着するための前記の好ましい態様と
同様にキセロゲル１４２にＨＳＱ１４４のような細孔充
填材料を適用するよりは、別の好ましい態様では、１０
〜９０％水素および残りがアルゴンの、圧力が０．１〜
５トールの範囲のプラズマで１分間活性化することによ
ってキセロゲル表面を増強する。低エネルギープラズマ
水素は、疎水性キセロゲルの表面メチル基を、下記のよ
うな真の反応によって除去する。 −Ｓｉ（ＣＨ3 ）3 ＋６Ｈ → −ＳｉＨ3 ＋３ＣＨ4 水素化したシリコン表面は、蒸着した（フッ素化した）
酸化物および他の誘電体、例えばパリレンのような有機
ポリマーに対して良好な接着を提供する。
【００４８】更に、水素プラズマ処理は、次のプラズマ
増強酸化物蒸着と同じ室で行なうことができるので、水
素プラズマは加工処理をほとんど複雑にしない。プラズ
マ活性化キセロゲル表面は、前記の象眼相互接続構造に
おいて用いられるＴｉＮ及びＴａ2 Ｎのようなバリヤー
の蒸着に対して良好な接着も提供する。
【００４９】ＮＨ3 、Ｏ2 などの他の供給源の気体を基
剤とするプラズマを用いるプラズマ表面処理でも、下記
のような反応によって表面を活性化する。 −Ｓｉ（ＣＨ3 ）3 ＋ＮＨ3 → −Ｓｉ（ＮＨ2 ）3
＋ＣＨ4 −Ｓｉ（ＣＨ3 ）3 ＋Ｏ2 → −ＳｉＯ＋ＣＯ2 ＋Ｈ
2 Ｏ
【００５０】表面シェル接着 もう一つのキセロゲル表面増強は、表面のキセロゲルの
薄層を崩壊して、比較的連続的なシェルを形成し、シェ
ルは蒸着層に対して大きな接触面積を提供する。表面近
くの崩壊した細孔を有するシェルの連続表面を示してい
る図２０を参照されたい。シェルを形成するため、キセ
ロゲル表面をイオンビーム衝撃に暴露する。典型的に
は、線量が１０１６／ｃｍ2 であり、イオンエネルギー
のアルゴンイオンビームを用いるイオンインプランター
（ion implanter ，イオン注入装置）である。また、ア
ルゴンプラズマもイオン衝撃を提供することができた。
硬質シェルの厚みは、約２０〜５０ｎｍである。硬質シ
ェルは、プラズマ増強された蒸着した酸化物の良好な表
面接着を提供する。
【００５１】実際に、平均細孔径がＤであれは、表面か
ら２Ｄの距離内にあるキセロゲルの部分は、表面から離
れた細孔度の半分よりずっと少ない細孔度（総細孔容積
対総容積の比）を有する。
【００５２】ゲル乾燥 前記の好ましい態様段階(12)でのゲルの乾燥は、他の温
度および各種圧力の他の還元雰囲気で行なうこともでき
る。還元雰囲気は、部分的に酸化されていることもある
残留吸着物の除去を明らかに促進する。この処理によ
り、誘電率はキセロゲルに対して安定な最小値になる。
【００５３】特に、４００〜５００℃の範囲での１〜６
０分間の加熱は、１（ｍまでの厚みのキセロゲルにとっ
て十分であり、更に低温では更に長時間になる。典型的
には、集積回路のプロセスは、熱バジェット(thermal b
udget)と温度に対する上限を有し、従ってより低温でよ
り長時間の乾燥が必要なことがある。しかし、他の熱処
理に用いたのと同じ条件での乾燥、例えば成形ガス中で
の４３０℃、３０分間のアルミニウム焼結が好都合であ
る。
【００５４】還元雰囲気は、１ミリトール〜１０トール
の圧とすることができ、気体は、不活性ガス（Ｎ2 、Ａ
ｒ、Ｈｅなど）を各種割合で含むＨ2 とすることができ
る。他の還元性ガス、例えばＣＨ4 、ＮＨ3 なども用い
ることができる。
【００５５】粘度 スピン・オン誘電体溶液は、典型的には溶解した固形物
と溶媒の２成分からなっている。スピン・オン工程中
に、溶媒のほとんどが蒸発して、９０％を上回る固形物
含量のフィルムが残り、これは次にホット・プレートま
たは炉加熱の際に重合する。所期の固形物含量は比較的
小さくして（３０％未満）、ウェーハを横切るフィルム
厚みを均一にし、高いアスペクト比特性を有する良好な
ギャップ充填としなければならない。この低固形物含量
は一般的には、低粘度および平坦化に乏しいことを意味
している。
【００５６】前記の好ましい態様で用いたのと同様の好
ましい態様の前駆体溶液は、高蒸気圧溶媒（エタノー
ル）、低蒸気圧溶媒（エチレングリコールのようなポリ
ノール）及びＴＥＯＳオリゴマーの３成分を有すると考
えることができ、容積百分率は、約７０％の高蒸気圧溶
媒、２０％の低蒸気圧溶媒及び１０％のオリゴマーであ
る。この３成分系では、スピン・オン工程の２つの独立
した段階を行なうことができる。第一は、典型的なスピ
ン・オン誘電体の場合と同様に、３成分系を調節して、
厚みの均一性及び良好なギャップ充填を確保するのに十
分な低粘度を有することができる。しかし、高蒸気圧の
エタノールが蒸発してしまえば、溶解オリゴマーを含む
低蒸気圧ポリノールは、液体のままで架橋（重合）を開
始する。この粘性液体は、既に良好なウェーハ厚みの均
一性及びギャップ充電を達成しており、高速でスピニン
グして良好な平坦化を達成することができる。例えば、
初期スピン・オンは、１０００ｒｐｍであることがで
き、エタノール蒸発後の第二のスピンは５０００ｒｐｍ
とすることができる。最終的なキセロゲルフィルムプロ
フィールは、最終的なスピン工程の後のポリノール／オ
リゴマー液体の液化プロフィールと同一となり、ゾルゲ
ル法は全液体容積中に架橋網目構造を形成するからであ
る。従って、２種類のゾルゲル法により、平坦化からの
フィルム厚み均一性及びギャップ充填の有効なデカップ
リングが可能となる。
【００５７】ポリノール／オリゴマー液体の粘度を、ポ
リノールまたは高速スピニングの前の架橋を進行させる
時間を適当に選択することによって調節することができ
る。図２１、２２には、２段階スピン・オンが示されて
おり、図２１は、低速度でのスピン・オンの後の低粘度
３成分系プロフィールを示し、点線は高蒸気圧溶媒が蒸
発するとき容積が減少することを示しており、図２２
は、引き続いて粘性液体での平坦化のための高速スピン
の後のプロフィールを示している。
【００５８】ダミー金属および溝付きパッド 濃厚な酸化物と比較してキセロゲルの機械的強度の減少
は、応力濃度領域または大きな機械的応力を有する領域
での２つの潜在的な問題点を生じる。特に、下になって
いる金属トポロジーが最小金属ピッチの数倍を上回る長
さ尺度に亙って変化すると、キセロゲルの厚みが変化
し、クラッキングの開始点を生じる。また、チップの高
応力ボンドパッド領域では、ボンドパッドの最上部にお
けるキセロゲルの厚みを最小限にするのが望ましい。こ
の好ましい態様により、開放部分におけるダミー金属お
よび溝付きボンドパッドの組み合わせのこれらの問題
は、解決される。この構造のもう一つの利点は、シリコ
ン表面に対してキセロゲル最上部表面の高さがほぼ一定
であることである。これにより、ＣＭＰ工程の工程収率
が著しく増加する。
【００５９】図２３、２４は、相互接続８１０〜８１２
上のキセロゲル８２０の立面および平面断面図を示して
いる。好ましい態様の相互接続構造は、電気的に接続さ
れていない相互接続８５０〜８５２を加えて、８１０〜
８１１間のような開放部分を満たし、それによって図２
５、２６に例示されるようにキセロゲルを平坦化する。
実際に、相互接続８５０〜８５２は、ビアスによってい
ずれの他のレベル相互接続にも接続しておらず、電気的
に浮遊している。また、ダミー相互接続は、電気的に活
性な相互接続と同じ幅である必要はなく、８５２〜８５
３によって示されるように区分されていてもよい。実際
に、大きくはない開放面積を有する任意の幾何学的パタ
ーンで十分である。ダミー相互接続は、最近接した活性
な相互接続からの最小ギャップを上回ることがあり、有
意な表面傾斜がなくとも充填される。
【００６０】平坦化したキセロゲルは、最小限の量の平
坦化の必要性だけを用いることを意味しており、実際に
ＨＳＱ接着層を用いると、次のレベル相互接続のために
上になっている蒸着した誘電体のＣＭＰを回避する上で
も十分に平坦化される。
【００６１】象眼構造の相互接続では、ダミー相互接続
がキセロゲルの開放面積を制限し、機械的強度および熱
伝導性をキセロゲル相互接続層にを加える。図１１〜１
３を参照されたい。更に、相互接続（電気的に活性なも
のおよびダミー）は、直接ＣＭＰのための研磨停止を提
供し、図１４、１５におけるように酸化物および接着層
を必要としない。ダミー相互接続は、キセロゲルの限定
された熱伝導性を回避する目的で縦型の導管も提供す
る。
【００６２】ボンドパッドのような横に伸びた金属構造
は、キセロゲル上でのスピンのための高くした開放面積
のように作用し、従って厚い最上層を有する。スピニン
グしたキセロゲルを更に平坦化するため、好ましい態様
のボンドパッドおよび他の伸びた金属構造を、図２７に
示される相互接続した一連の相互接続区分のように形成
する。
【００６３】薄いライナー 相互接続上の５０ｎｍの酸化物ライナー（図１４のライ
ナー１４０を参照されたい）を他の誘電体材料に代え、
有効誘電率を低下させることができた。特に、相互接続
金属と反応せずかつキセロゲルが粘着するコンフォーマ
ルに蒸着可能な材料を用いることができた。例えば、パ
リレン（parylene）を蒸気相からコンフォーマルに蒸着
させることができ、次のキセロゲルはパリレンに付着す
ることになる。他の材料としては、フッ化パリレン（例
えば、ＡＦ４）などが挙げられる。
【００６４】修飾 好ましい態様を、表面接着、還元雰囲気での乾燥、およ
び２段階スピン・オンの対する３成分系でのダミー相互
接続の特性を保持したまま、様々な方法で修飾すること
ができる。例えば、キセロゲルは、ハイブリッド有機シ
リカ（元のＴＥＯＳを（ＥｔＯ） 3 Ｓｉ−Ｒ−Ｓｉ（Ｏ
Ｅｔ）3 のようなモノマーであって、ＲがＣ6 Ｈ4 のよ
うな炭素結合基であるもので置換）であることができ、
二量体化を評価することができる。
【００６５】以上の説明に関して更に以下の項を開示す
る。 (1) (a) 多孔性誘電体の第一層と、(b) 前記多孔性誘電
体上の第二の誘電体層とを含んで成り、(c) 第二誘電体
層は、前記多孔性誘電体層の表面の開放細孔の容積の少
なくとも５０％を満たすことを特徴とする、誘電体構造
体。 (2) （a)多孔性の誘電体層を含んでなり、(b) 前記誘電
体層の細孔の表面が、(i) 前記層の表面から離れた細孔
については疎水性であり、(ii)前記層の表面の細孔につ
いては非疎水性であることを特徴とする、誘電体構造
体。 (3) (a) 平均細孔径がＤであり、総細孔容積対総層容積
の比がｐである多孔性誘電体の層を含んでなる誘電体構
造体であって、(b) 前記層の表面の距離２Ｄ内にある前
記層の部分が、総細孔容積対総層部分容積の比がｐ／２
未満であることを特徴とする、誘電体構造体。 (4) 上に重なる層の付着力（接着）を高めるための多孔
性シリカの表面処理であって、キセロゲル５１０の開放
表面細孔５１４に侵入するギャップ充填層５２０、表面
基の置換、及び細孔の崩壊を含む表面処理。
【図面の簡単な説明】
【図１】集積回路製法の好ましい態様１の段階（１ａ）
の立面断面図である。
【図２】集積回路製法の好ましい態様１の段階（１ｂ）
の立面断面図である。
【図３】集積回路製法の好ましい態様１の段階（１ｃ）
の立面断面図である。
【図４】集積回路製法の好ましい態様１の段階（１ｄ）
の立面断面図である。
【図５】集積回路製法の好ましい態様１の段階（１ｅ）
の立面断面図である。
【図６】集積回路製法の好ましい態様１の段階（１ｆ）
の立面断面図である。
【図７】集積回路製法の好ましい態様１の段階（１ｇ）
の立面断面図である。
【図８】集積回路製法の好ましい態様２の段階（２ａ）
の立面断面図である。
【図９】集積回路製法の好ましい態様２の段階（２ａ）
の立面断面図である。
【図１０】集積回路製法の好ましい態様３の段階（３
ａ）の立面断面図である。
【図１１】集積回路製法の好ましい態様３の段階（３
ｂ）の立面断面図である。
【図１２】集積回路製法の好ましい態様３の段階（３
ｃ）の立面断面図である。
【図１３】集積回路製法の好ましい態様３の段階（３
ｄ）の立面断面図である。
【図１４】集積回路製法の好ましい態様３の段階（３
ｅ）の立面断面図である。
【図１５】集積回路製法の好ましい態様３の段階（３
ｆ）の立面断面図である。
【図１６】集積回路製法の好ましい態様４の段階（４
ａ）の立面断面図である。
【図１７】集積回路製法の好ましい態様４の段階（４
ｂ）の立面断面図である。
【図１８】集積回路製法の好ましい態様４の段階（４
ｃ）の立面断面図である。
【図１９】開放細孔の充填接着を示す。
【図２０】硬質シェルを示す。
【図２１】集積回路製法の好ましい態様７の段階（７
ａ）の立面断面図である。
【図２２】集積回路製法の好ましい態様７の段階（７
ｂ）の立面断面図である。
【図２３】レイアウト構造体の好ましい態様８の断面図
（８ａ）である。
【図２４】レイアウト構造体の好ましい態様８の平面図
（８ｂ）である。
【図２５】レイアウト構造体の好ましい態様９の断面図
（８ｃ）である。
【図２６】レイアウト構造体の好ましい態様９の平面図
（８ｄ）である。
【図２７】レイアウト構造体の好ましい態様１０の平面
図（８ｅ）である。
【符号の説明】
１０２ シリコン １０４ 酸化物 １１０ ゲート １１４ 供給源／ドレイン １２０ 誘電体 １４０ ライナー １４２ ゲル １４６ 酸化物 ３３０ 栓 ３４１ トレンチ ３４２ キセロゲル ３４４ 接着 ３４６ 酸化物 ３５０ ＴｉＮ ３５２ 銅 ４４０ 酸化物 ４４２ キセロゲル ４６０ 酸化物 ５１２ 内部細孔 ５１４ 開放表面細孔 ５１６ 開放表面細孔 ５２０ ギャップ充填層
フロントページの続き (31)優先権主張番号 ０４７７９３ (32)優先日 1997年５月28日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０４７７９４ (32)優先日 1997年５月28日 (33)優先権主張国 米国（ＵＳ） (72)発明者 チャングミング ジン アメリカ合衆国 テキサス州ダラス，フォ レスト レーン ナンバー1109 9744 (72)発明者 ケリー ジェイ．タイラー アメリカ合衆国 テキサス州アレン，チャ ーター オーク ストリート 829 (72)発明者 ジオング − ピング ルー アメリカ合衆国 テキサス州ダラス，フォ レスト レーン ナンバー1310 9744 (72)発明者 ステファン ダブリュ．ラッセル アメリカ合衆国 テキサス州ダラス，ファ ルミドウ レーン 7659 (72)発明者 ロバート エイチ．ハーブマン アメリカ合衆国 テキサス州ダラス，ステ ィルウォーター コート 7413

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 (a) 多孔性誘電体の第一層と、 (b) 前記多孔性誘電体上の第二の誘電体層とを含んで成
    り、 (c) 第二誘電体層が、前記多孔性誘電体層の表面の開放
    細孔の容積の少なくとも５０％を満たすことを特徴とす
    る、誘電体構造体。
JP10147773A 1997-05-28 1998-05-28 集積回路誘電体及び方法 Pending JPH113888A (ja)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US047847 1987-05-08
US047846 1993-04-15
US4779497P 1997-05-28 1997-05-28
US4779397P 1997-05-28 1997-05-28
US4784697P 1997-05-28 1997-05-28
US4778797P 1997-05-28 1997-05-28
US4784797P 1997-05-28 1997-05-28
US047794 1997-05-28
US047787 1997-05-28
US047793 1997-05-28

Publications (1)

Publication Number Publication Date
JPH113888A true JPH113888A (ja) 1999-01-06

Family

ID=27535020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10147773A Pending JPH113888A (ja) 1997-05-28 1998-05-28 集積回路誘電体及び方法

Country Status (4)

Country Link
EP (1) EP0881678A3 (ja)
JP (1) JPH113888A (ja)
KR (1) KR19980087552A (ja)
TW (1) TW411559B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003530692A (ja) * 2000-04-07 2003-10-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ウェーハ上の多孔性材料層とキャップ層の接着性を改善する方法
JP2007251212A (ja) * 1999-06-25 2007-09-27 Toshiba Corp Ｌｓｉの配線構造
JP2013517616A (ja) * 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
WO2017145808A1 (ja) * 2016-02-24 2017-08-31 日産化学工業株式会社 シリコン含有組成物を用いた半導体基板の平坦化方法
KR20200066568A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 그 형성 방법
US20200219759A1 (en) * 2018-10-04 2020-07-09 International Business Machines Corporation Back end of line integration for interconnects
US11848267B2 (en) 2018-11-30 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Functional component within interconnect structure of semiconductor device and method of forming same

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469390B2 (en) * 1999-01-26 2002-10-22 Agere Systems Guardian Corp. Device comprising thermally stable, low dielectric constant material
JP2000332010A (ja) 1999-03-17 2000-11-30 Canon Sales Co Inc 層間絶縁膜の形成方法及び半導体装置
JP3827056B2 (ja) 1999-03-17 2006-09-27 キヤノンマーケティングジャパン株式会社 層間絶縁膜の形成方法及び半導体装置
JP3403357B2 (ja) * 1999-06-03 2003-05-06 株式会社半導体先端テクノロジーズ 配線形成方法及び配線形成装置
US6318124B1 (en) * 1999-08-23 2001-11-20 Alliedsignal Inc. Nanoporous silica treated with siloxane polymers for ULSI applications
US6495479B1 (en) * 2000-05-05 2002-12-17 Honeywell International, Inc. Simplified method to produce nanoporous silicon-based films
JP3600507B2 (ja) 2000-05-18 2004-12-15 キヤノン販売株式会社 半導体装置及びその製造方法
JP3532830B2 (ja) 2000-05-24 2004-05-31 キヤノン販売株式会社 半導体装置及びその製造方法
JP2002009069A (ja) 2000-06-22 2002-01-11 Canon Sales Co Inc 成膜方法
JP3934343B2 (ja) 2000-07-12 2007-06-20 キヤノンマーケティングジャパン株式会社 半導体装置及びその製造方法
US6835669B2 (en) 2000-07-21 2004-12-28 Canon Sales Co., Inc. Film forming method, semiconductor device and semiconductor device manufacturing method
US6420276B2 (en) 2000-07-21 2002-07-16 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
US6500752B2 (en) 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
US6303525B1 (en) * 2000-08-18 2001-10-16 Philips Electronics No. America Corp. Method and structure for adhering MSQ material to liner oxide
JP3545364B2 (ja) 2000-12-19 2004-07-21 キヤノン販売株式会社 半導体装置及びその製造方法
US6703324B2 (en) 2000-12-21 2004-03-09 Intel Corporation Mechanically reinforced highly porous low dielectric constant films
DE10112561C2 (de) 2001-03-15 2003-12-18 Infineon Technologies Ag Verfahren zur Erzeugung von auf einem Substrat haftenden porösen organischen Schichten
JP2005504433A (ja) 2001-07-18 2005-02-10 トリコン ホールディングス リミティド 低誘電率層
US6605549B2 (en) * 2001-09-29 2003-08-12 Intel Corporation Method for improving nucleation and adhesion of CVD and ALD films deposited onto low-dielectric-constant dielectrics
WO2003044843A2 (en) 2001-11-16 2003-05-30 Trikon Holdings Limited Forming low k dielectric layers
JP3701626B2 (ja) 2001-12-06 2005-10-05 キヤノン販売株式会社 半導体装置の製造方法
JP4437922B2 (ja) * 2001-12-13 2010-03-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 基板上の電気的相互接続構造およびその形成方法
DE10221503A1 (de) 2002-05-14 2003-11-27 Infineon Technologies Ag Zur wenigstens teilweisen Beschichtung mit einer Substanz bestimmter Metallgegenstand
US20040071878A1 (en) * 2002-08-15 2004-04-15 Interuniversitair Microelektronica Centrum (Imec Vzw) Surface preparation using plasma for ALD Films
EP1543549A1 (en) * 2002-09-20 2005-06-22 Honeywell International, Inc. Interlayer adhesion promoter for low k materials
US7625642B2 (en) 2002-09-26 2009-12-01 Hitachi Chemical Co., Ltd Borazine-based resin, and method for production thereof, borazine based resin composition, insulating coating and method for formation thereof, and electronic parts having the insulating coating
US8053159B2 (en) 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
US8642246B2 (en) 2007-02-26 2014-02-04 Honeywell International Inc. Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof
DE102008011282A1 (de) * 2007-12-20 2009-06-25 Osram Opto Semiconductors Gmbh Gehäuseanordnung und Verfahren zur Herstellung eines Gehäuses
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
US10544329B2 (en) 2015-04-13 2020-01-28 Honeywell International Inc. Polysiloxane formulations and coatings for optoelectronic applications
CN110911343A (zh) * 2018-09-14 2020-03-24 长鑫存储技术有限公司 浅沟槽隔离结构及其制备方法
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
CN110357113B (zh) * 2019-07-03 2020-11-17 华中科技大学 一种3d纳米多孔二氧化硅的制备方法及产品
US11495532B2 (en) 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques to inhibit delamination from flowable gap-fill dielectric
CN116396483A (zh) * 2023-03-16 2023-07-07 东南大学 一种用于防止二维共价有机框架材料中的孔道塌陷的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5076980A (en) * 1990-08-01 1991-12-31 Geltech, Inc. Method of making sol-gel monoliths
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5548159A (en) * 1994-05-27 1996-08-20 Texas Instruments Incorporated Porous insulator for line-to-line capacitance reduction
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251212A (ja) * 1999-06-25 2007-09-27 Toshiba Corp Ｌｓｉの配線構造
JP2003530692A (ja) * 2000-04-07 2003-10-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ウェーハ上の多孔性材料層とキャップ層の接着性を改善する方法
JP2013517616A (ja) * 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
WO2017145808A1 (ja) * 2016-02-24 2017-08-31 日産化学工業株式会社 シリコン含有組成物を用いた半導体基板の平坦化方法
JPWO2017145808A1 (ja) * 2016-02-24 2018-12-13 日産化学株式会社 シリコン含有組成物を用いた半導体基板の平坦化方法
TWI707400B (zh) * 2016-02-24 2020-10-11 日商日產化學工業股份有限公司 使用含矽組成物之半導體基板之平坦化方法
US10910220B2 (en) 2016-02-24 2021-02-02 Nissan Chemical Corporation Planarization method for a semiconductor substrate using a silicon-containing composition
US20200219759A1 (en) * 2018-10-04 2020-07-09 International Business Machines Corporation Back end of line integration for interconnects
KR20200066568A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 상호접속 구조체 내의 기능 콤포넌트 및 그 형성 방법
US11183454B2 (en) 2018-11-30 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Functional component within interconnect structure of semiconductor device and method of forming same
US11848267B2 (en) 2018-11-30 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Functional component within interconnect structure of semiconductor device and method of forming same

Also Published As

Publication number Publication date
EP0881678A2 (en) 1998-12-02
KR19980087552A (ko) 1998-12-05
EP0881678A3 (en) 2000-12-13
TW411559B (en) 2000-11-11

Similar Documents

Publication Publication Date Title
JPH113888A (ja) 集積回路誘電体及び方法
US6008540A (en) Integrated circuit dielectric and method
US6351039B1 (en) Integrated circuit dielectric and method
US6059553A (en) Integrated circuit dielectrics
JP4428531B2 (ja) 半導体装置の製造方法
US7564136B2 (en) Integration scheme for Cu/low-k interconnects
JP3196203B2 (ja) 半導体素子の形成方法
US7094669B2 (en) Structure and method of liner air gap formation
US6187672B1 (en) Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6528426B1 (en) Integrated circuit interconnect and method
TWI424493B (zh) 使用低介電常數介電質之積體電路系統及其製造方法
US6358849B1 (en) Integrated circuit interconnect and method
EP0822586A2 (en) Improvements in or relating to integrated circuits
US6284675B1 (en) Method of forming integrated circuit dielectric by evaporating solvent to yield phase separation
US6800928B1 (en) Porous integrated circuit dielectric with decreased surface porosity
US7300868B2 (en) Damascene interconnection having porous low k layer with a hard mask reduced in thickness
US20070232062A1 (en) Damascene interconnection having porous low k layer followed by a nonporous low k layer
US20070232047A1 (en) Damage recovery method for low K layer in a damascene interconnection
KR100685734B1 (ko) 다공성 스핀 온 글래스 조성물, 이의 제조 방법 및 이를이용한 다공성 실리콘 산화막 제조 방법
JPH11214658A (ja) 集積回路誘電体の製法
US20040115910A1 (en) Method for making interconnection networks
JP2004259753A (ja) 半導体装置およびその製造方法
US6784121B1 (en) Integrated circuit dielectric and method
KR100518988B1 (ko) 집적회로절연체및그제조방법
JP3371576B2 (ja) 半導体集積回路装置の製法