JP2005504433A - 低誘電率層 - Google Patents
低誘電率層 Download PDFInfo
- Publication number
- JP2005504433A JP2005504433A JP2003514609A JP2003514609A JP2005504433A JP 2005504433 A JP2005504433 A JP 2005504433A JP 2003514609 A JP2003514609 A JP 2003514609A JP 2003514609 A JP2003514609 A JP 2003514609A JP 2005504433 A JP2005504433 A JP 2005504433A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pores
- layer according
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011148 porous material Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000003989 dielectric material Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 230000009977 dual effect Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 13
- 239000012528 membrane Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 239000001307 helium Substances 0.000 description 4
- 229910052734 helium Inorganic materials 0.000 description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 4
- 238000007373 indentation Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/56—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
Abstract
本発明は、基材上に形成された誘電材料の層に関する。ここでこの層は、(a)基材に隣接し、その中に気孔が分布した底部領域であって、この気孔の少なくとも大部分の直径が、1〜10nmである底部領域、(b)前記基材から間隔をおいて配置された原子レベルで平坦な表面領域、及び(c)その中に気孔が分布している中間領域であって、この気孔の少なくとも大部分の直径が、2nm又はそれ未満である中間領域を有し、それによってこの層の底部から上部に向かって総じて気孔サイズが小さくなっている。
Description
【技術分野】
【0001】
本発明は低誘電率(k)層に関する。
【背景技術】
【0002】
半導体技術分野でよく知られているように、幾何学的形状が小さくなっているので、金属間誘電体層特にシャロートレンチアイソレーションに用いる層の誘電率を低減することが求められている。米国特許第6,171,945号及び米国特許第6,054,206号にはそれぞれ、堆積層の有効誘電率を、その堆積層を形成する材料の誘電率よりも低減させる方法が記載されている。それぞれの場合において、原子又は分子状物質の除去によって、その材料内に空隙を作り出している。しかしながらこのような材料は、表面の機械的強度が低く、研磨工程で簡単に壊れる恐れがあるため、例えば化学機械研磨を用いることが難しい。またそれらの表面多孔性は、化学機械研磨、及び実際には他の洗浄工程が湿式であるので問題となる。多孔性はまた、粗い表面をもたらす。層をキャッピングすることによってこれらの問題を克服する提案がなされてきたが、これらのキャッピング層は、化学機械研磨の力がかかると層間剥離を起こす恐れがある。またそれらの密度の増加のために、多孔構造を作り出すことによって達成されたk値の低減の大半を打ち消す可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本願出願人等の実施形態は、これら問題の少なくともいくつかを軽減する。
【課題を解決するための手段】
【0004】
本発明は、層の最下部から上部に向かって孔径が総じて小さくなるように、
(a)その大部分の直径が1〜10nmの範囲にある気孔がその中に分布し、基材に隣接している底部領域、
(b)その基材から間隔をおいて配置された原子レベルで平坦な表面領域、及び
(c)少なくともその大部分の直径が2nm未満の気孔がその中に分布している中間領域、
を有する、基材上に形成される誘電材料の層からなる。
【0005】
本出願人等は、驚くべきことに、この手法はきわめて低いk値(1.85の値が達成された)をもたらすことができるだけでなく、その原子レベルで平坦な表面が、化学機械研磨に適した平滑で硬い層を提供できることを発見した。上記米国特許に述べられている理論によれば、層中に取り込むことができる空隙が多ければ多いほど誘電率の低下も大きいので、本出願人等の手法の成功は驚くべきであり、且つ直感とは逆である。
【0006】
中間及び/又は底部層中の気孔は、表面に近いほど小さな直径を有することが特に好ましく、この段階的に変化させる手法によれば、それら領域間に硬いしっかりした境界が存在しないことが理解されよう。少なくともいくつかの実験的に好ましい層では、表面領域は、その層の深さの10%の領域を占め、中間層は深さの40%の領域を占め、また底部領域は深さの50%の領域を占めると推定される。
【0007】
底部領域中の気孔の直径は好ましくは1〜4nmの範囲、一般的な値は3nmであり、中間領域中の気孔の直径は好ましくは1nm未満である。表面領域の表面の高さの変動は約2.4〜4.0Åである。ここで原子間隔は約2 Åである。
【0008】
一般に完全に密な形態の材料の誘電率が2.5を超える場合、層の誘電率は好ましくは2.5未満である。
【0009】
この誘電体材料は、有機二酸化ケイ素タイプであることができ、特に炭素を含有する水素化二酸化ケイ素タイプのものであることができる。このような膜は多くの方法で形成することができるが、例えば1つのこのような方法が、国際公開第99/60621号に記載されている。ここで、その内容は参考により本明細書に援用される。このケースでは、層は化学蒸着され、また好ましくはこれらの層は低温CVD法によって形成される。
【0010】
上記の段階的に変化する多孔性は、任意の適切なやり方で達成することができる。しかしながらこの層は、境界又は積層構造のない単一の一体化した層であることが好ましい。本出願人等が確認した一つの方法は、この堆積層を水素含有プラズマに曝すことである。この手法は、あらゆる種類の膜でうまくいくわけではないかも知れないが、広く応用できると思われる。例えばテトラメチルシランと酸素の反応で形成される500nmの膜は、必要な多孔度を達成するためには、おそらく、水素プラズマで5分間処理する。
【0011】
その表面の硬さは、中間領域の硬さよりも大きいことが特に好ましい。
【0012】
本発明はまた、上記で規定した層を組み込んだ半導体デバイスである。この場合、その層は、例えばその構造物中の金属被覆が主に銅であるデュアルダマシン構造の一部を形成してもよい。
【0013】
本発明はまた、有機二酸化ケイ素タイプの材料を化学蒸着する工程、及びそれを、主に水素を含有するプラズマに曝す工程を含む、上記の層を形成する方法を含む。
【0014】
本発明を上記で規定したが、本発明は、上述の又は下記の説明の特徴の任意の発明的組合せが含むことを理解すべきである。
【0015】
本発明は様々なやり方で実施することができるが、以下では特定の実施形態を、添付の図面を参照して例示する。
【発明を実施するための最良の形態】
【0016】
図1では層10が基材11上に堆積されている。この基材11の上面は、シリコンウェハーのシリコンのような基材であっても、又はその上に堆積された相互接続層の一部であってもよい。図から分かるとおり層10は、孔径が1〜10nmの範囲の底部領域(a)、原子レベルで平坦な表面領域(b)、及び気孔の直径が2nm未満の中間領域(c)を有し、上部から下部まで段階的に変化する多孔度を有する。孔径に言及する場合、それは、任意の特定の領域において言及される気孔の大部分であることを理解されたい。また示されている実施形態中では、特定の領域から別の領域への極端な遷移がないことも理解されたい。これは、このことが機械的特性の連続的変化につながり、それゆえ例えば化学機械研磨の力による層間剥離の傾向を減らすので好ましい。
【0017】
ある特定の実験ではこのような層は、基材温度30℃において、N2キャリアガス中のテトラメチルシランと酸素とを反応させることによって堆積させた。次いで堆積した膜を、400℃において、その膜厚に応じた時間にわたって、H2プラズマ処理した。500nm以上の厚さの層の場合、最初は比較的長い時間について実験したが、一般に100nm当たり1分で十分である。TEM解析によれば、膜の下部では、4nm程度の気孔を示し、中間領域で大きさは1nmまで低下し、次いで観察されなくなった。表面12における高さの変化は、2.4Å〜4.0Å(原子間力顕微鏡による測定)であることが測定された。ここで原子間隔は2Åであった。従ってこの表面12は、事実上原子的に平坦である。
【0018】
k値が低下するにつれてk値の測定は次第に困難になるが、1.85〜2.25の範囲の測定値が達成された。特にこの小さい方の数値は、この分野で報告されたどの値よりも低い。
【0019】
図2では、膜の硬さを押し込み深さに対して示している。ここでは、プローブは、標準の硬度試験に従って膜に対して使用される。これは、表面では硬さが少なくとも1.2GPaであり、押し込みプローブを膜に押し込むに従って低下し、その後で下にある基材11の硬さの結果として再び増加することを示す。
【0020】
図3は、弾性率についての同様なグラフである。弾性率は、応力対ひずみ曲線の一次勾配であり、硬度試験の間の負荷及び無負荷条件の値をプロットすることによって知ることができる。熱二酸化ケイ素の弾性率は78GPaである。このケースでは、膜厚90nmでの弾性率は約6.51GPaである。前述の従来技術による材料の弾性率は3GPa未満である。
【0021】
水素プラズマ処理は、比較的高いk値の表面「表皮」をもたらす。これは、一般に20nmの厚さであり、それによって「処理したまま」の300nmの層が2.8のk値を有し、また30nmエッチバックした後では2.6のk値を有することが分かった。このエッチバックは一般に、C3F8を用いた30秒の工程である。この表面は本発明の表面領域ではなく、好ましくは除去することができる。
【0022】
最初は、水素プラズマの処理時間は長いこと、例えば30分であることが必要であると考えた。しかしながら一般的な膜厚の場合、本発明の目的を達成するには100nm当たり約1分で十分であることが分かった。きわめて薄い膜の場合、k値は水素プラズマ処理によって低下しないことが以前から分かっている。これは得られた膜が、本発明の多孔層を有さないためであると考えられる。これらの特定の実験びおいて堆積された膜はO-Hを含有し、これらの薄い層では、十分な拡散が、この特定の工程による気孔発生の機構を無効にすると考えられる。図4及び5を参照。
【0023】
図4では、ウェハー上の様々な点において、k値を3つの公称膜厚及び各膜厚に対する様々な処理時間について測定した。表面表皮は上記のようにエッチングで除去した。図5は同じデータをグラフで表している。
【0024】
図に見られるように、1,000nm(=10,000Å)及び600nmの膜は、膜厚100nm当たり約1分のプラズマ処理後にきわめて低いk値を達成するが、300nmの膜では、k値はこの処理によって低下せず、従来技術で周知のように更なる高密度化によってむしろ増加するようである。従って超低k値のきわめて薄い膜を達成するには、比較的厚い膜を堆積させ、上層の一部をエッチングで除去する。実験的には、500nmの厚い膜を堆積させ処理し、次いで上側の200nmをエッチバックすることによって、300nmの低k膜を再現可能に作ることが可能であることが分かった。この種の膜は、500nm厚でk値2.4を有し、また300nmまでエッチバックしたときk値2.2を有していた。このk値の低下は、層中の多孔性材料の割合が増したせいであるが、その膜はなお、現状技術のような更なるデュアルダマシンプロセスに必要な硬さ、剛性、低吸水性、及び平滑さを有していた。
【0025】
従って本出願人等は、半導体及びその他のシリコンに基づくデバイスの製造の間に行わなければならない工程の多くに適応するのに十分な上面の機械的強度を有しながら、その膜を形成する材料の誘電率よりも有意に小さい誘電率を有する層又は膜の構造を決定した。
【0026】
この材料は、化学機械研磨を伴って使用するのに特に適することが結論された。このことは、この材料が、金属被覆に銅を用いるデバイスにとって現在好ましい手法であるデュアルダマシンプロセスに関連してきわめて有利であることを意味する。このkが特に低い材料と銅の低抵抗率との組合せは、現在のこの分野における設計上の制約に照らして見た場合に、きわめて有力である。
【0027】
層中に気孔を形成する特定の方法について上記で述べたが、本発明はこの特定の方法に限定されず、前述の構造を有する任意の誘電体層を包含する。
【0028】
上述においては、複数の領域が存在し、またこれらの領域のいくつかにおいて特定の孔径範囲の気孔が存在する誘電材料について述べた。
【0029】
ここまでに述べた試験では、それらの特定の寸法を実際には、焦点を調整することによって透過型電子顕微鏡(TEM)解析により測定した。これは、きわめて小さな構造の寸法の推定に関して正確で、反復可能で、且つ再現可能な技術であると考えられる。約1μm厚のより厚い同じ材料を、陽電子消滅分光分析計を用いて分析した。これもまた、気孔が、上部でよりも下部で大きいことを示し、また試験したこの試料中では気孔径が2〜5nmの範囲にあることを示す。このような測定技術の誤差を考慮に入れるならば、これら2つの結果は矛盾しないが、中間領域では少なくとも気孔の大部分が2nm以下の直径を有すると言い切ることはそれほど不確かではないかも知れない。実際に、別の面では本発明は、基材から間隔をおいて配置された原子レベルで平坦な表面領域と、気孔の平均直径が表面領域に向かって小さくなる、表面領域と基材の間の多孔性部分とを有する、基材上に形成された誘電材料の層を含むことができる。この構造が、いくつかの用途において望ましい低誘電率及び表面の機械的安定性の組合せを与えることを理解されたい。
【0030】
更なる実験として、同じプロセス条件とガス流量とを用いて、キャリアガスとしてヘリウムを伴うテトラメチルシランと酸素の反応によって層を堆積させた。次いで上記と同様にこの膜を水素処理した。その結果は驚くべきものであった。得られた誘電率の値は、窒素を用いた場合の2.26と比較してかなり大きく、ヘリウムを用いた場合には3.03であることが分かった。窒素とヘリウムは、両方ともプラズマ処理において化学的に不活性であると考えられ、それが「キャリアガス」として求められ指定される理由である。しかしながら、窒素がここで述べた多孔層をもたらすのに必要な反応を促進し又は助けるのか、あるいはヘリウムがこれらの反応を抑制するかのいずれかであることが明らかである。
【図面の簡単な説明】
【0031】
【図1】図1は、基材上に堆積させた層の断面概略図である。
【図2】図2は、試料層への押し込み深さに対する硬さのグラフである。
【図3】図3は、押し込み深さに対する弾性率のグラフである。
【図4】図4は、公称3,000Å、6,000Å、10,000Åの3種類の厚さ及び様々な処理時間に対するk値の表である。
【図5】図5は、図4と同じデータを示すグラフである。
【0001】
本発明は低誘電率(k)層に関する。
【背景技術】
【0002】
半導体技術分野でよく知られているように、幾何学的形状が小さくなっているので、金属間誘電体層特にシャロートレンチアイソレーションに用いる層の誘電率を低減することが求められている。米国特許第6,171,945号及び米国特許第6,054,206号にはそれぞれ、堆積層の有効誘電率を、その堆積層を形成する材料の誘電率よりも低減させる方法が記載されている。それぞれの場合において、原子又は分子状物質の除去によって、その材料内に空隙を作り出している。しかしながらこのような材料は、表面の機械的強度が低く、研磨工程で簡単に壊れる恐れがあるため、例えば化学機械研磨を用いることが難しい。またそれらの表面多孔性は、化学機械研磨、及び実際には他の洗浄工程が湿式であるので問題となる。多孔性はまた、粗い表面をもたらす。層をキャッピングすることによってこれらの問題を克服する提案がなされてきたが、これらのキャッピング層は、化学機械研磨の力がかかると層間剥離を起こす恐れがある。またそれらの密度の増加のために、多孔構造を作り出すことによって達成されたk値の低減の大半を打ち消す可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本願出願人等の実施形態は、これら問題の少なくともいくつかを軽減する。
【課題を解決するための手段】
【0004】
本発明は、層の最下部から上部に向かって孔径が総じて小さくなるように、
(a)その大部分の直径が1〜10nmの範囲にある気孔がその中に分布し、基材に隣接している底部領域、
(b)その基材から間隔をおいて配置された原子レベルで平坦な表面領域、及び
(c)少なくともその大部分の直径が2nm未満の気孔がその中に分布している中間領域、
を有する、基材上に形成される誘電材料の層からなる。
【0005】
本出願人等は、驚くべきことに、この手法はきわめて低いk値(1.85の値が達成された)をもたらすことができるだけでなく、その原子レベルで平坦な表面が、化学機械研磨に適した平滑で硬い層を提供できることを発見した。上記米国特許に述べられている理論によれば、層中に取り込むことができる空隙が多ければ多いほど誘電率の低下も大きいので、本出願人等の手法の成功は驚くべきであり、且つ直感とは逆である。
【0006】
中間及び/又は底部層中の気孔は、表面に近いほど小さな直径を有することが特に好ましく、この段階的に変化させる手法によれば、それら領域間に硬いしっかりした境界が存在しないことが理解されよう。少なくともいくつかの実験的に好ましい層では、表面領域は、その層の深さの10%の領域を占め、中間層は深さの40%の領域を占め、また底部領域は深さの50%の領域を占めると推定される。
【0007】
底部領域中の気孔の直径は好ましくは1〜4nmの範囲、一般的な値は3nmであり、中間領域中の気孔の直径は好ましくは1nm未満である。表面領域の表面の高さの変動は約2.4〜4.0Åである。ここで原子間隔は約2 Åである。
【0008】
一般に完全に密な形態の材料の誘電率が2.5を超える場合、層の誘電率は好ましくは2.5未満である。
【0009】
この誘電体材料は、有機二酸化ケイ素タイプであることができ、特に炭素を含有する水素化二酸化ケイ素タイプのものであることができる。このような膜は多くの方法で形成することができるが、例えば1つのこのような方法が、国際公開第99/60621号に記載されている。ここで、その内容は参考により本明細書に援用される。このケースでは、層は化学蒸着され、また好ましくはこれらの層は低温CVD法によって形成される。
【0010】
上記の段階的に変化する多孔性は、任意の適切なやり方で達成することができる。しかしながらこの層は、境界又は積層構造のない単一の一体化した層であることが好ましい。本出願人等が確認した一つの方法は、この堆積層を水素含有プラズマに曝すことである。この手法は、あらゆる種類の膜でうまくいくわけではないかも知れないが、広く応用できると思われる。例えばテトラメチルシランと酸素の反応で形成される500nmの膜は、必要な多孔度を達成するためには、おそらく、水素プラズマで5分間処理する。
【0011】
その表面の硬さは、中間領域の硬さよりも大きいことが特に好ましい。
【0012】
本発明はまた、上記で規定した層を組み込んだ半導体デバイスである。この場合、その層は、例えばその構造物中の金属被覆が主に銅であるデュアルダマシン構造の一部を形成してもよい。
【0013】
本発明はまた、有機二酸化ケイ素タイプの材料を化学蒸着する工程、及びそれを、主に水素を含有するプラズマに曝す工程を含む、上記の層を形成する方法を含む。
【0014】
本発明を上記で規定したが、本発明は、上述の又は下記の説明の特徴の任意の発明的組合せが含むことを理解すべきである。
【0015】
本発明は様々なやり方で実施することができるが、以下では特定の実施形態を、添付の図面を参照して例示する。
【発明を実施するための最良の形態】
【0016】
図1では層10が基材11上に堆積されている。この基材11の上面は、シリコンウェハーのシリコンのような基材であっても、又はその上に堆積された相互接続層の一部であってもよい。図から分かるとおり層10は、孔径が1〜10nmの範囲の底部領域(a)、原子レベルで平坦な表面領域(b)、及び気孔の直径が2nm未満の中間領域(c)を有し、上部から下部まで段階的に変化する多孔度を有する。孔径に言及する場合、それは、任意の特定の領域において言及される気孔の大部分であることを理解されたい。また示されている実施形態中では、特定の領域から別の領域への極端な遷移がないことも理解されたい。これは、このことが機械的特性の連続的変化につながり、それゆえ例えば化学機械研磨の力による層間剥離の傾向を減らすので好ましい。
【0017】
ある特定の実験ではこのような層は、基材温度30℃において、N2キャリアガス中のテトラメチルシランと酸素とを反応させることによって堆積させた。次いで堆積した膜を、400℃において、その膜厚に応じた時間にわたって、H2プラズマ処理した。500nm以上の厚さの層の場合、最初は比較的長い時間について実験したが、一般に100nm当たり1分で十分である。TEM解析によれば、膜の下部では、4nm程度の気孔を示し、中間領域で大きさは1nmまで低下し、次いで観察されなくなった。表面12における高さの変化は、2.4Å〜4.0Å(原子間力顕微鏡による測定)であることが測定された。ここで原子間隔は2Åであった。従ってこの表面12は、事実上原子的に平坦である。
【0018】
k値が低下するにつれてk値の測定は次第に困難になるが、1.85〜2.25の範囲の測定値が達成された。特にこの小さい方の数値は、この分野で報告されたどの値よりも低い。
【0019】
図2では、膜の硬さを押し込み深さに対して示している。ここでは、プローブは、標準の硬度試験に従って膜に対して使用される。これは、表面では硬さが少なくとも1.2GPaであり、押し込みプローブを膜に押し込むに従って低下し、その後で下にある基材11の硬さの結果として再び増加することを示す。
【0020】
図3は、弾性率についての同様なグラフである。弾性率は、応力対ひずみ曲線の一次勾配であり、硬度試験の間の負荷及び無負荷条件の値をプロットすることによって知ることができる。熱二酸化ケイ素の弾性率は78GPaである。このケースでは、膜厚90nmでの弾性率は約6.51GPaである。前述の従来技術による材料の弾性率は3GPa未満である。
【0021】
水素プラズマ処理は、比較的高いk値の表面「表皮」をもたらす。これは、一般に20nmの厚さであり、それによって「処理したまま」の300nmの層が2.8のk値を有し、また30nmエッチバックした後では2.6のk値を有することが分かった。このエッチバックは一般に、C3F8を用いた30秒の工程である。この表面は本発明の表面領域ではなく、好ましくは除去することができる。
【0022】
最初は、水素プラズマの処理時間は長いこと、例えば30分であることが必要であると考えた。しかしながら一般的な膜厚の場合、本発明の目的を達成するには100nm当たり約1分で十分であることが分かった。きわめて薄い膜の場合、k値は水素プラズマ処理によって低下しないことが以前から分かっている。これは得られた膜が、本発明の多孔層を有さないためであると考えられる。これらの特定の実験びおいて堆積された膜はO-Hを含有し、これらの薄い層では、十分な拡散が、この特定の工程による気孔発生の機構を無効にすると考えられる。図4及び5を参照。
【0023】
図4では、ウェハー上の様々な点において、k値を3つの公称膜厚及び各膜厚に対する様々な処理時間について測定した。表面表皮は上記のようにエッチングで除去した。図5は同じデータをグラフで表している。
【0024】
図に見られるように、1,000nm(=10,000Å)及び600nmの膜は、膜厚100nm当たり約1分のプラズマ処理後にきわめて低いk値を達成するが、300nmの膜では、k値はこの処理によって低下せず、従来技術で周知のように更なる高密度化によってむしろ増加するようである。従って超低k値のきわめて薄い膜を達成するには、比較的厚い膜を堆積させ、上層の一部をエッチングで除去する。実験的には、500nmの厚い膜を堆積させ処理し、次いで上側の200nmをエッチバックすることによって、300nmの低k膜を再現可能に作ることが可能であることが分かった。この種の膜は、500nm厚でk値2.4を有し、また300nmまでエッチバックしたときk値2.2を有していた。このk値の低下は、層中の多孔性材料の割合が増したせいであるが、その膜はなお、現状技術のような更なるデュアルダマシンプロセスに必要な硬さ、剛性、低吸水性、及び平滑さを有していた。
【0025】
従って本出願人等は、半導体及びその他のシリコンに基づくデバイスの製造の間に行わなければならない工程の多くに適応するのに十分な上面の機械的強度を有しながら、その膜を形成する材料の誘電率よりも有意に小さい誘電率を有する層又は膜の構造を決定した。
【0026】
この材料は、化学機械研磨を伴って使用するのに特に適することが結論された。このことは、この材料が、金属被覆に銅を用いるデバイスにとって現在好ましい手法であるデュアルダマシンプロセスに関連してきわめて有利であることを意味する。このkが特に低い材料と銅の低抵抗率との組合せは、現在のこの分野における設計上の制約に照らして見た場合に、きわめて有力である。
【0027】
層中に気孔を形成する特定の方法について上記で述べたが、本発明はこの特定の方法に限定されず、前述の構造を有する任意の誘電体層を包含する。
【0028】
上述においては、複数の領域が存在し、またこれらの領域のいくつかにおいて特定の孔径範囲の気孔が存在する誘電材料について述べた。
【0029】
ここまでに述べた試験では、それらの特定の寸法を実際には、焦点を調整することによって透過型電子顕微鏡(TEM)解析により測定した。これは、きわめて小さな構造の寸法の推定に関して正確で、反復可能で、且つ再現可能な技術であると考えられる。約1μm厚のより厚い同じ材料を、陽電子消滅分光分析計を用いて分析した。これもまた、気孔が、上部でよりも下部で大きいことを示し、また試験したこの試料中では気孔径が2〜5nmの範囲にあることを示す。このような測定技術の誤差を考慮に入れるならば、これら2つの結果は矛盾しないが、中間領域では少なくとも気孔の大部分が2nm以下の直径を有すると言い切ることはそれほど不確かではないかも知れない。実際に、別の面では本発明は、基材から間隔をおいて配置された原子レベルで平坦な表面領域と、気孔の平均直径が表面領域に向かって小さくなる、表面領域と基材の間の多孔性部分とを有する、基材上に形成された誘電材料の層を含むことができる。この構造が、いくつかの用途において望ましい低誘電率及び表面の機械的安定性の組合せを与えることを理解されたい。
【0030】
更なる実験として、同じプロセス条件とガス流量とを用いて、キャリアガスとしてヘリウムを伴うテトラメチルシランと酸素の反応によって層を堆積させた。次いで上記と同様にこの膜を水素処理した。その結果は驚くべきものであった。得られた誘電率の値は、窒素を用いた場合の2.26と比較してかなり大きく、ヘリウムを用いた場合には3.03であることが分かった。窒素とヘリウムは、両方ともプラズマ処理において化学的に不活性であると考えられ、それが「キャリアガス」として求められ指定される理由である。しかしながら、窒素がここで述べた多孔層をもたらすのに必要な反応を促進し又は助けるのか、あるいはヘリウムがこれらの反応を抑制するかのいずれかであることが明らかである。
【図面の簡単な説明】
【0031】
【図1】図1は、基材上に堆積させた層の断面概略図である。
【図2】図2は、試料層への押し込み深さに対する硬さのグラフである。
【図3】図3は、押し込み深さに対する弾性率のグラフである。
【図4】図4は、公称3,000Å、6,000Å、10,000Åの3種類の厚さ及び様々な処理時間に対するk値の表である。
【図5】図5は、図4と同じデータを示すグラフである。
Claims (21)
- (a)基材に隣接し、その中に気孔が分布している底部領域、
(b)前記基材から間隔をおいて配置された原子レベルで平坦な表面領域、及び
(c)その中に気孔が分布している中間領域、
を有し、前記中間及び/又は前記底部領域中の気孔が、表面に近いほど小さな直径を有する、基材上に形成された誘電材料の層。 - 層の下部から上部に向かって孔径が全体的に低下するようにして、前記底部領域中の気孔の少なくとも大部分が1〜10nmの範囲の直径を有し、且つ前記中間領域中の気孔の少なくとも大部分が2nm以下の直径を有する、請求項1に記載の層。
- 前記底部領域が層の深さの約50%を構成している、請求項1に記載の層。
- 前記中間領域が層の深さの約40%を構成している、請求項1〜3のいずれかに記載の層。
- 孔径の前記変化が、下部から上部へ連続的である、請求項1〜4のいずれかに記載の層。
- 前記底部領域中の気孔が1〜4nmの範囲の直径を有する、請求項1〜5のいずれかに記載の層。
- 前記中間領域中の気孔が1nm未満の直径を有する、請求項1〜6のいずれかに記載の層。
- 2.5未満の誘電率を有する、請求項1〜7のいずれかに記載の層。
- 完全に密な前記材料の誘電率が2.5超である、請求項1〜8のいずれかに記載の層。
- 前記誘電体材料が有機二酸化ケイ素タイプである、請求項1〜9のいずれかに記載の層。
- 前記誘電材料が炭素を含有する水素化二酸化ケイ素タイプである、請求項10に記載の層。
- 前記層が、基材上に化学蒸着されている、請求項1〜11のいずれかに記載の層。
- 前記層が、テトラメチルシラン、酸素、及び窒素のガス混合物から化学蒸着されている、請求項1〜12のいずれかに記載の層。
- 前記層が、H2又はH2含有プラズマで処理される、請求項1〜13のいずれかに記載の層。
- 前記処理時間が、膜厚1nm当たり約1分である、請求項14に記載の層。
- 前記水素処理によって上面に形成される化学的に消耗した層をエッチングで除去して、表面領域を露出させる、請求項14又は請求項15に記載の層。
- 表面の硬さが、前記中間領域の硬さよりも大きい、請求項1〜16のいずれかに記載の層。
- 基材から間隔をおいて配置された原子レベルで平坦な表面領域及び、この表面領域と基材との間の多孔性部分を有し、前記気孔の平均直径が、表面領域の方向に向かうに従って小さくなっている、基材上に形成された誘電体材料の層。
- 請求項1〜18のいずれかに記載の層を組み込んだ半導体デバイス。
- 前記層がデュアルダマシン構造の一部を形成している、請求項19に記載のデバイス。
- 前記デュアルダマシン構造中の金属被覆が主として銅である、請求項20に記載のデバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0117460A GB0117460D0 (en) | 2001-07-18 | 2001-07-18 | Low dielectric constant layers |
GB0124356A GB0124356D0 (en) | 2001-10-11 | 2001-10-11 | Low dielectric constant layers |
PCT/GB2002/003231 WO2003009364A2 (en) | 2001-07-18 | 2002-07-15 | Low dielectric constant layers |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005504433A true JP2005504433A (ja) | 2005-02-10 |
Family
ID=26246318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003514609A Pending JP2005504433A (ja) | 2001-07-18 | 2002-07-15 | 低誘電率層 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6963137B2 (ja) |
JP (1) | JP2005504433A (ja) |
GB (1) | GB2393577B (ja) |
TW (1) | TW578258B (ja) |
WO (1) | WO2003009364A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008193038A (ja) * | 2007-02-07 | 2008-08-21 | United Microelectronics Corp | 多孔質低誘電率層の製造方法及び構造、相互接続処理方法及び相互接続構造 |
WO2011070694A1 (ja) * | 2009-12-10 | 2011-06-16 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146798A (ja) * | 2002-09-30 | 2004-05-20 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP4109531B2 (ja) * | 2002-10-25 | 2008-07-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
TW200631095A (en) * | 2005-01-27 | 2006-09-01 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
US20070232046A1 (en) * | 2006-03-31 | 2007-10-04 | Koji Miyata | Damascene interconnection having porous low K layer with improved mechanical properties |
FR2918997B1 (fr) | 2007-07-20 | 2010-12-03 | Commissariat Energie Atomique | Procede de preparation de couches minces de materiaux dielectriques nanoporeux. |
FR2934051B1 (fr) * | 2008-07-16 | 2011-12-09 | Commissariat Energie Atomique | Detecteur d'humidite capacitif a dielectrique hydrophile nanoporeux |
KR101998788B1 (ko) | 2013-04-22 | 2019-07-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR102129602B1 (ko) * | 2014-05-15 | 2020-07-03 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US10008382B2 (en) * | 2015-07-30 | 2018-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a porous low-k structure |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5494858A (en) * | 1994-06-07 | 1996-02-27 | Texas Instruments Incorporated | Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications |
AU7371898A (en) | 1997-05-07 | 1998-11-27 | Mark J. Hampden-Smith | Low density film for low dielectric constant applications |
EP0881678A3 (en) | 1997-05-28 | 2000-12-13 | Texas Instruments Incorporated | Improvements in or relating to porous dielectric structures |
US6800928B1 (en) * | 1997-05-28 | 2004-10-05 | Texas Instruments Incorporated | Porous integrated circuit dielectric with decreased surface porosity |
US6376859B1 (en) * | 1998-07-29 | 2002-04-23 | Texas Instruments Incorporated | Variable porosity porous silicon isolation |
US6153528A (en) * | 1998-10-14 | 2000-11-28 | United Silicon Incorporated | Method of fabricating a dual damascene structure |
US6465365B1 (en) * | 2000-04-07 | 2002-10-15 | Koninklijke Philips Electronics N.V. | Method of improving adhesion of cap oxide to nanoporous silica for integrated circuit fabrication |
EP1172847A3 (en) * | 2000-07-10 | 2004-07-28 | Interuniversitair Micro-Elektronica Centrum Vzw | A method to produce a porous oxygen-silicon layer |
-
2002
- 2002-07-15 WO PCT/GB2002/003231 patent/WO2003009364A2/en active Application Filing
- 2002-07-15 GB GB0400229A patent/GB2393577B/en not_active Expired - Fee Related
- 2002-07-15 JP JP2003514609A patent/JP2005504433A/ja active Pending
- 2002-07-15 US US10/482,971 patent/US6963137B2/en not_active Expired - Fee Related
- 2002-07-18 TW TW091116045A patent/TW578258B/zh not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008193038A (ja) * | 2007-02-07 | 2008-08-21 | United Microelectronics Corp | 多孔質低誘電率層の製造方法及び構造、相互接続処理方法及び相互接続構造 |
US8350246B2 (en) | 2007-02-07 | 2013-01-08 | United Microelectronics Corp. | Structure of porous low-k layer and interconnect structure |
WO2011070694A1 (ja) * | 2009-12-10 | 2011-06-16 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2003009364A2 (en) | 2003-01-30 |
US6963137B2 (en) | 2005-11-08 |
GB2393577B (en) | 2005-07-20 |
TW578258B (en) | 2004-03-01 |
US20040207083A1 (en) | 2004-10-21 |
GB0400229D0 (en) | 2004-02-11 |
GB2393577A (en) | 2004-03-31 |
WO2003009364A3 (en) | 2003-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7544606B2 (en) | Method to implement stress free polishing | |
TWI528454B (zh) | 半導體裝置及半導體裝置之製造方法 | |
US20040071878A1 (en) | Surface preparation using plasma for ALD Films | |
WO2000054329A1 (fr) | Dispositif semi-conducteur et procede de fabrication correspondant | |
JP2004172590A (ja) | シリコンオキシカーバイド、シリコンオキシカーバイド層の成長方法、半導体装置、および半導体装置の製造方法 | |
US20030089950A1 (en) | Bonding of silicon and silicon-germanium to insulating substrates | |
JP2005504433A (ja) | 低誘電率層 | |
US20070170594A1 (en) | Insulating tube, semiconductor device employing the tube, and method of manufacturing the same | |
US20110147882A1 (en) | Semiconductor device and method for fabricating the same | |
JP2009194072A (ja) | 半導体装置の製造方法 | |
KR20100003353A (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
Liu et al. | Characterization of the Chemical‐Mechanical Polishing Process Based on Nanoindentation Measurement of Dielectric Films | |
Takeishi et al. | Stabilizing Dielectric Constants of Fluorine‐Doped SiO2 Films by N 2 O‐Plasma Annealing | |
US20060205193A1 (en) | Method for forming SiC-based film and method for fabricating semiconductor device | |
EP1195801B1 (en) | Process for plasma treating an isolation layer with low permittivity | |
US8878364B2 (en) | Method for fabricating semiconductor device and semiconductor device | |
US20070269646A1 (en) | Bond termination of pores in a porous diamond dielectric material | |
US20070164390A1 (en) | Silicon nitride passivation layers having oxidized interface | |
US6365508B1 (en) | Process without post-etch cleaning-converting polymer and by-products into an inert layer | |
US20070128553A1 (en) | Method for forming feature definitions | |
TWI397126B (zh) | 半導體裝置及其製造方法 | |
TW200945491A (en) | Method for fabricating a semiconductor device | |
US7157367B2 (en) | Device structure having enhanced surface adhesion and failure mode analysis | |
KR20070028480A (ko) | 반도체 장치에서의 저-k 필름 다공질 세라믹 재료 | |
Earwaker et al. | Analysis of porous silicon silicon-on-insulator materials |