KR102129602B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치 제조 방법은 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막의 상부는 상기 층간 절연막의 하부보다 높은 포어(pore) 밀도를 가지며, 상기 층간 절연막의 중간부는 상기 층간 절연막의 상부를 향할수록 점진적으로 증가하는 상기 포어 밀도를 갖는 것; 및 상기 층간 절연막을 관통하는 도전 패턴들을 형성하는 것을 포함할 수 있다. 상기 도전 패턴들 사이에는 에어갭이 제공될 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 배선 구조를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치가 미세화, 대용량화 및 고집적화됨에 따라, 반도체 장치 내의 금속 배선의 좁은 피치화가 진행되고 있다. 이에 따라, 반도체 장치의 캐패시턴스가 증가하여, 반도체 장치의 동작 속도가 느려지는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위하여, 저저항 구리 배선과 및 저유전율의 유전체의 연구 등 반도체 장치의 캐패시턴스를 감소시키려는 다양한 시도들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 장치 및 그 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 낮은 캐패시턴스를 가지며, 고속동작이 가능한 반도체 장치 및 그 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다. 본 발명의 반도체 장치의 제조방법은 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 기판과 인접하여 형성되고 제1 포어(pore) 밀도를 갖는 제1 부분, 상기 제1 부분 상의 제2 부분, 및 상기 제2 부분 상에 형성되고 상기 제1 포어 밀도보다 높은 제2 포어 밀도를 갖는 제3 부분을 가지되, 상기 제2 부분의 포어 밀도는 상기 제3 부분을 향할수록 점진적으로 증가하는 것; 상기 층간 절연막의 제3 부분을 관통하는 도전 패턴들을 형성하는 것; 상기 층간 절연막의 제3 부분을 식각하여, 상기 층간 절연막의 높이를 감소시키는 것; 및 상기 도전 패턴들 상에 캡핑 절연막을 형성하는 것을 포함하되, 상기 도전 패턴들 사이에 에어갭이 형성될 수 있다.
실시예에 따르면, 상기 층간 절연막의 제2 부분의 포어 밀도는 상기 제1 포어 밀도보다는 같거나 크고 상기 제2 포어 밀도보다는 같거나 작을 수 있다.
실시예에 따르면, 상기 층간 절연막을 형성하는 것은 제1 증착 구간 및 제2 증착 구간을 포함하는 증착 공정을 수행하는 것을 포함하되, 상기 제1 증착 구간에서 상기 실리콘 전구체 가스에 유기물 전구체 가스 및 포로겐 가스가 점진적으로 더 첨가되어 상기 기판 상에 공급되고; 그리고 상기 제2 증착 구간에서 상기 실리콘 전구체 가스, 상기 유기물 전구체 가스, 및 상기 포로겐 가스가 상기 기판 상에 일정하게 공급될 수 있다.
실시예에 따르면, 상기 층간 절연막을 형성하는 것은: 상기 층간 절연막 내에 포로겐부들을 형성하는 것; 및 상기 포로겐부들을 제거하여, 상기 층간 절연막에 포어들을 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 포어들을 형성하는 것은 상기 층간 절연막 상에 열 또는 자외선을 가하여, 상기 포로겐부들에 포함된 탄화수소물질을 제거하는 것을 포함할 수 있다.
실시예에 따르면, 상기 층간 절연막의 제3 부분에서의 탄소 원소비는 상기 층간 절연막의 제1 부분에서의 탄소 원소비보다 크고, 상기 층간 절연막의 제2 부분에서의 탄소 원소비는 상기 층간 절연막의 제 3 부분을 향할수록 점진적으로 증가할 수 있다.
실시예에 따르면, 상기 층간 절연막의 제3 부분의 식각률은 상기 층간 절연막의 제1 부분의 식각률보다 높을 수 있다.
실시예에 따르면, 상기 기판은 제1 영역 및 제2 영역을 갖고, 상기 도전 패턴들은 상기 제1 영역 상에 형성되며, 상기 층간 절연막의 제3 부분을 식각하는 것은 상기 제1 영역 상의 상기 층간 절연막을 노출시키는 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 사용하여, 상기 제1 영역의 상기 층간 절연막의 제3 부분을 식각하는 것을 포함할 수 있다.
실시예에 따르면, 상기 층간 절연막을 식각하는 것은 상기 층간 절연막의 식각된 바닥면이 상기 도전 패턴들 사이에서 상기 도전 패턴들의 바닥면과 동일하거나 높은 레벨을 갖도록 진행될 수 있다.
실시예에 따르면, 상기 에어갭을 형성하는 것은 상기 층간 절연막의 식각에 의해, 상기 도전 패턴들 사이에 그루브를 형성하는 것; 및 상기 도전 패턴 상에 배치되며, 상기 그루브의 상부를 막는 상기 캡핑 절연막을 형성하는 것을 포함할 수 있다.
본 발명의 반도체 장치의 제조방법은 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막내에 리세스 영역들을 형성하는 것; 상기 리세스 영역들을 채우는 도전 패턴들을 형성하는 것; 상기 도전 패턴들 사이의 상기 층간 절연막의 상부를 제거하여, 상기 층간 절연막의 높이를 감소시키는 것; 및 상기 도전 패턴들 사이에 에어갭이 형성되도록 상기 도전 패턴들 상에 캡핑 절연막을 형성하는 것을 포함하되, 상기 층간 절연막을 형성하는 것은 실리콘 전구체 가스를 공급하되, 상기 실리콘 가스에 유기물 전구체 가스 및 포로겐 가스가 점진적으로 더 공급되는 제1 증착 구간; 및 상기 실리콘 전구체 가스, 상기 유기물 전구체 가스, 및 상기 포로겐 가스를 일정하게 공급하는 제2 증착 구간을 포함하는 증착 공정을 수행할 수 있다.
실시예에 따르면, 상기 층간 절연막을 형성하는 것은 상기 층간 절연막 내에 포어들을 형성하는 것을 더 포함하고, 상기 포어들은 상기 포로겐 가스에 의해 형성된 포로겐부들을 제거하여 형성될 수 있다.
실시예에 따르면, 상기 제2 증착 구간에서 형성된 상기 층간 절연막은 상기 제1 증착 구간에서 형성된 상기 층간 절연막보다 높은 포어 밀도를 가질 수 있다.
실시예에 따르면, 상기 제1 증착 구간에서 형성된 상기 층간 절연막은 그 하면에서 그 상면을 향해 점진적으로 증가하는 포어 밀도를 가질 수 있다.
실시예에 따르면, 상기 층간 절연막을 형성하는 것은 상기 실리콘 전구체 가스를 공급하여 상기 기판 상에 글루층을 형성하는 것을 더 포함하되, 상기 글루층은 상기 유기물 전구체 가스 및 상기 포로겐 가스가 더 공급되기 이전에 형성될 수 있다.
실시예에 따르면, 상기 제2 증착 구간에서 형성된 상기 층간 절연막은 상기 제1 구간에서 형성된 상기 층간 절연막보다 높은 탄소 원소비를 가질 수 있다.
본 발명의 반도체 장치는 기판 상의 층간 절연막, 상기 층간 절연막은 상기 기판과 인접하여 형성되고 제1 포어(pore) 밀도를 갖는 제1 부분, 상기 제1 부분 상에 형성된 제2 부분, 및 상기 제2 부분 상에 형성되고 상기 제1 포어 밀도보다 높은 제2 포어 밀도를 갖는 제3 부분을 가지되, 상기 제2 부분의 포어 밀도는 상기 층간 절연막의 제 3부분을 향할수록 점진적으로 증가하고; 상기 층간 절연막내에 상기 제3 부분을 관통하는 리세스 영역들; 상기 리세스 영역들을 채우는 도전 패턴들; 상기 도전 패턴들 상의 캡핑 절연막; 및 상기 도전 패턴들 사이의 에어갭을 포함할 수 있다.
실시예에 따르면, 상기 층간 절연막의 제2 부분의 포어 밀도는 상기 제1 포어 밀도보다 같거나 크고 상기 제2 포어 밀도보다 같거나 작은 것을 포함할 수 있다.
실시예에 따르면, 상기 도전 패턴들의 바닥면들은 상기 층간 절연막의 상기 제2 부분 내에 배치되는 것을 포함할 수 있다.
실시예에 따르면, 상기 도전 패턴들의 상면들과 상기 캡핑 절연막 사이에 도전 패턴 보호막들을 더 포함할 수 있다.
본 발명의 층간 절연막은 제1 증착 구간 및 제2 증착 구간을 포함하는 증착 공정에 의해 형성될 수 있다. 층간 절연막의 상부는 층간 절연막의 하부보다 높은 포어 밀도를 가질 수 있다. 포어 밀도 차이로 인해, 층간 절연막의 상부는 층간 절연막보다 높은 식각률을 가질 수 있다. 포어 밀도의 조절에 의해, 에어갭 형성을 위한 식각 공정에서, 식각되고 남아있는 층간 절연막의 높이가 제어될 수 있다. 식각 후, 도전 패턴들의 바닥면은 층간 절연막의 중간부에 배치될 수 있다. 이에 따라, 도전 배선들이 식각 공정에서 무너지는 현상이 방지될 수 있다. 본 발명에 따르면, 서로 다른 포어 밀도 및 식각률을 갖는 층간 절연막이 간소하게 제조될 수 있다.
본 실시예의 반도체 장치는 에어갭을 포함함에 따라, 금속 패턴들 사이에서 기생 캐패시턴스가 감소될 수 있다.
도 1, 및 도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2는 일 실시예에 따른 층간 절연막의 증착 공정에 사용되는 반도체 제조설비를 개략적으로 도시하였다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 10은 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(IDL)이 형성될 수 있다. 기판(100)은 반도체 기판, 가령 실리콘(Si) 기판, 게르마늄(Ge) 기판(100) 또는 실리콘-게르마늄(SiGe) 기판일 수 있다. 기판(100)의 내부에는 트랜지스터(transistor)들 및/또는 메모리 셀(memory cell)들을 포함하는 집적 회로가 제공될 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다.
층간 절연막(IDL)은 증착 공정, 예를 들어, 화학적 기상 증착(Chemical Vapor Deposition: CVD)에 의하여 형성될 수 있다. 층간 절연막(IDL)은 SiCOH를 포함할 수 있다. 층간 절연막(IDL)의 증착 이전에, 글루층(150)이 형성될 수 있다.
도 2는 일 실시예에 따른 층간 절연막의 증착 공정에 사용되는 반도체 제조설비를 개략적으로 도시하였다.
도 2를 참조하면, 반도체 제조설비(10)는 챔버(11), 가스 공급부(12), 파워 공급부(13), 진공 펌프(14), 및 척(15)을 포함할 수 있다. 챔버(11)는 외부로부터 밀폐된 공간을 제공 수 있다. 가스 공급부(12)는 챔버(11) 내에 반응 가스(예를 들어, 실리콘 전구체 가스, 유기물 전구체 가스, 및/또는 포로겐 가스)를 제공할 수 있다. 챔버(11) 내의 상단에 샤워헤드(16)가 배치될 수 있다. 샤워헤드(16)는 반응 가스를 토출할 수 있다. 샤워헤드(16) 내에 전극(17)이 배치될 수 있다. 파워 공급부(13)는 전극(17)에 파워를 제공할 수 있다. 전극(17)은 샤워헤드(16) 및 챔버(11) 내의 반응 가스의 플라즈마 반응을 유도할 수 있다.
도 1을 도 2와 함께 참조하면, 기판(100)이 반도체 제조설비(10)의 챔버(11) 내에 로딩될 수 있다. 예를 들어, 기판(100)은 챔버(11) 내의 척(15) 상에 배치될 수 있다.
글루층(150)이 기판(100) 상에 증착될 수 있다. 예를 들어, 실리콘 전구체 가스가 가스 공급부(12)를 통해 챔버(11) 내에 공급될 수 있다. 글루층(150)의 증착 공정에서, 실리콘 전구체 가스에 의해 실리콘-산소(-Si-O-) 결합으로 이루어진 실리콘 산화물이 형성될 수 있다. 이에 따라, 글루층(150)은 실리콘 산화물(SiO2)을 포함할 수 있다.
층간 절연막(IDL)의 증착 공정은 제1 증착 구간 및 제2 증착 구간을 포함할 수 있다. 제1 증착 구간에서, 유기물 전구체 가스 및 포로겐(porogen) 가스가 실리콘 전구체 가스에 점진적으로 더 첨가될 수 있다. 여기에서, 유기물 전구체 가스는 탄소, 산소, 및 수소로 구성된 물질을 포함할 수 있다. 포로겐 가스는 탄화 수소(CxHy; x 및 y는 각각 실수) 계열의 물질을 포함할 수 있다. 제1 증착 구간에서 형성된 층간 절연막(IDL)은 층간 절연막의 제1 부분(IDL1) 및 제2 부분(IDL2)에 해당할 수 있다. 여기에서, 제1 부분(IDL1)은 층간 절연막(IDL)의 하부로, 기판(100)에 인접한 부분일 수 있다. 제2 부분(IDL2)은 제1 부분(IDL1) 상에 제공되며, 층간 절연막(IDL)의 중간부에 해당할 수 있다. 층간 절연막(IDL)은 SiCOH를 포함할 수 있다. 실리콘 전구체 가스에 유기물 전구체 가스가 더 공급됨에 따라, 실리콘-탄소(-Si-O-) 결합뿐만 아니라 실리콘-탄소(-Si-C-) 결합 또는 실리콘-수소(-Si-H-) 결합이 층간 절연막(IDL) 내에 형성될 수 있다. 더불어, 유기물 전구체 가스의 공급량이 점진적으로 증가함에 따라, 형성되는 실리콘-탄소(-Si-C-) 결합이 점진적으로 증가할 수 있다. 예를 들어, 층간 절연막의 제1 부분(IDL1) 및 제2 부분(IDL2)에서의 탄소 원소비는 그 하면에서부터 상면을 향하여 점진적으로 증가하는 일부의 구간을 포함할 수 있다. 일 예로, 층간 절연막의 제2 부분(IDL2)에서의 탄소 원소비는 그 하면(IDL2l)에서부터 특정 레벨까지 점진적으로 증가되고, 상기 특정 레벨에서부터 그 상면(IDL2u)까지 상기 증가된 탄소 원소비가 일정하게 유지될 수 있다. 상기 특정 레벨은 층간 절연막의 제2 부분(IDL2)에서의 하면(IDL2l) 및 상면(IDL2u) 사이에 해당할 수 있다.
포로겐 가스가 더 공급됨에 따라, 포로겐부(PG)가 층간 절연막(IDL) 내에 분산되어 형성될 수 있다. 포로겐부(PG)는 실리콘-탄소(-Si-C-) 결합에 인접하여 형성될 수 있다. 만일 실리콘-탄소(-Si-C-) 결합이 층간 절연막(IDL) 내에 형성되지 않는 경우, 포로겐부(PG)가 층간 절연막(IDL) 내에 형성되지 않을 수 있다. 본 발명의 층간 절연막(IDL)은 실리콘-탄소(-Si-C-) 결합을 포함함에 따라, 포로겐부(PG)가 그 내부에 형성될 수 있다. 포로겐부(PG)는 앞서 포로겐 가스의 예에서 설명한 탄화 수소(CxHy) 물질을 포함할 수 있다. 층간 절연막의 제1 부분(IDL1)에서의 낮은 실리콘-탄소(-Si-C-) 결합의 갯수에 의해, 층간 절연막의 제1 부분(IDL1)에서의 포로겐부(PG)의 밀도는 매우 낮을 수 있다. 상기 포로겐 가스의 공급량 및 실리콘-탄소(-Si-C-) 결합의 갯수가 점진적으로 증가함에 따라, 층간 절연막의 제2 부분(IDL2)에서의 포로겐부(PG)의 밀도는 점진적으로 증가될 수 있다. 예를 들어, 층간 절연막의 제2 부분(IDL2)에서의 포로겐부(PG)의 밀도는 그 하면(IDL2l)으로부터 상면(IDL2u)을 향할수록 점전적으로 더 증가할 수 있다. 가스 공급부(12)에 공급되는 유기물 전구체 가스 및 포로겐 가스의 램핑 속도(ramping rate)가 제어되어, 층간 절연막의 제1 부분(IDL1) 및 제2 부분(IDL2)의 두께가 조절될 수 있다. 유기물 전구체 가스의 공급량 및 램핑 속도는 포로겐 가스의 공급량 및 램핑 속도와 다를 수 있다. 층간 절연막(IDL)에서의 탄소 원소비가 점진적으로 증가하는 부분의 간격은 층간 절연막(IDL)에서 포로겐부(PG)의 밀도가 점진적으로 증가하는 부분의 간격보다 짧을 수 있다. 이에 따라, 포로겐부(PG)의 형성을 위한 실리콘-탄소(-Si-C-) 결합이 충분히 형성된 후, 포로겐부(PG)가 형성될 수 있다.
제2 증착 구간에서, 실리콘 전구체 가스, 유기물 전구체 가스, 및 포로겐 가스는 일정하게 공급될 수 있다. 제1 증착 구간 및 제2 증착 구간은 연속적으로 진행될 수 있다. 상기 유기물 전구체 가스 및 포로겐 가스의 공급량은 제1 증착 구간에서 증가된 가스들의 공급량과 동일 수 있다. 제2 증착 구간에서 증착된 층간 절연막(IDL)은 층간 절연막의 제3 부분(IDL3)에 해당할 수 있다. 제3 부분(IDL3)은 제2 부분(IDL2) 상에 제공되고, 층간 절연막(IDL)의 상부에 해당할 수 있다. 층간 절연막의 제3 부분(IDL3)에서의 탄소 원소비 및 포로겐부(PG)의 밀도는 일정할 수 있다. 층간 절연막의 제3 부분(IDL3)에서의 탄소 원소비 및 포로겐부(PG)의 밀도는 층간 절연막의 제1 부분(IDL1)에서의 탄소 원소비 및 포로겐부(PG)의 밀도보다 클 수 있다. 층간 절연막의 제3 부분(IDL3)에서의 포로겐부(PG)의 밀도는 층간 절연막의 제2 부분(IDL2)의 상면(IDL2u)에서의 포로겐부(PG) 밀도, 즉 제2 부분(IDL2)에서의 포로겐부(PG) 밀도의 최대값과 실질적으로 동일할 수 있다. 층간 절연막의 제3 부분(IDL3)의 탄소 원소비는 층간 절연막의 제2 부분(IDL2)에서 증가된 탄소 원소비의 최대값과 실질적으로 동일할 수 있다. 층간 절연막(IDL)은 글루층(150)에 의해 기판(100)에 양호하게 부착될 수 있다. 층간 절연막(IDL)이 증착된 후, 기판(100)은 반도체 제조설비(10)에서 언로딩될 수 있다.
도 3을 참조하면, 포로겐부(PG)의 제거에 의해, 포어(P)가 층간 절연막(IDL) 내에 형성될 수 있다. 예를 들어, 자외선(UV) 또는 열이 층간 절연막(IDL)에 가해질 수 있다. 일 예로, 층간 절연막(IDL)은 대략 400℃의 조건에서 열처리될 수 있다. 상기 자외선 조사 또는 열처리에 의해, 포로겐부(PG)에 포함된 탄화 수소 물질들이 제거될 수 있다. 이에 따라, 포어(P)가 층간 절연막(IDL) 내에 형성될 수 있다. 층간 절연막의 제3 부분(IDL3)은 층간 절연막의 제1 부분(IDL1)보다 높은 포어(P) 밀도를 가질 수 있다. 포어(P)에 의해, 층간 절연막의 제3 부분(IDL3)은 층간 절연막의 제1 부분(IDL1)보다 낮은 유전율을 가질 수 있다. 층간 절연막의 제2 부분(IDL2)에서의 포어(P) 밀도는 그 하면(IDL2l)에서부터 상면(IDL2u)을 향할수록 증가될 수 있다. 층간 절연막의 제2 부분(IDL2)의 포어 밀도는 층간 절연막의 제1 부분(IDL1)의 포어 밀도와 같거나 크고, 층간 절연막의 제1 부분(IDL3)의 포어 밀도와 같거나 작을 수 있다. 층간 절연막의 제3 부분(IDL3)에서의 포어(P) 밀도는 일정할 수 있다. 층간 절연막(IDL)에서 탄소 원소비가 점진적으로 증가하는 부분의 간격은 층간 절연막(IDL)에서의 포어(P) 밀도가 점진적으로 증가하는 부분의 간격보다 짧을 수 있다. 본 발명에 따르면, 제1 증착 구간 및 제2 증착 구간의 공급 가스들이 조절되어, 서로 다른 포어(P) 밀도를 갖는 층간 절연막(IDL)이 용이하게 형성될 수 있다.
도 4를 참조하면, 도전 패턴들(220)이 층간 절연막(IDL) 내에 형성될 수 있다. 도전 패턴들(220)은 기판(100)의 제1 영역(R1) 상에 형성될 수 있다. 앞서 설명한 바와 같이 트랜지스터(transistor)들 및/또는 메모리 셀(memory cell)들을 포함하는 집적 회로가 기판(100) 내에 제공될 수 있다. 도전 패턴들(220)은 다마신 공정(Damascene Process)을 사용해서 형성될 수 있다. 예를 들어, 리세스들(201)이 층간 절연막의 제3 부분(IDL3)을 관통할 수 있다. 리세스들(201)은 층간 절연막의 제2 부분(IDL2)의 적어도 일부를 더 관통할 수 있다. 리세스들(201)은 플러그들(미도시)을 노출시킬 수 있다. 플러그들(미도시)은 집적 회로와 전기적으로 연결될 수 있다. 리세스들(201)은 서로 옆으로 이격될 수 있다.
배리어 패턴들(210)이 리세스들(201)의 바닥면 및 측벽 상에 각각 형성될 수 있다. 배리어 패턴들(210)은 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 나이트라이드(TaN), 및/또는 티타늄 나이트라이드(TiN)을 포함할 수 있다. 도전 패턴들(220)이 리세스들(201) 내의 배리어 패턴들(210) 상에 각각 형성될 수 있다. 도전 패턴들(220)의 중심축은 상기 기판(100)의 상부면과 실질적으로 수직할 수 있다. 도전 패턴들(220)의 바닥면은 층간 절연막의 제2 부분(IDL2) 내에 제공될 수 있다. 도전 패턴들(220)은 금속 라인들일 수 있다. 예를 들어. 금속 패턴들은 일 방향으로 서로 평행하게 연장될 수 있으며, 상기 일 방향은 기판(100)의 상부면에 평행할 수 있다. 도전 패턴들(220)은 금속, 예를 들어, 구리를 포함할 수 있다. 도전 패턴들(220)에 포함된 물질은 배리어 패턴들(210)에 의해 층간 절연막(IDL) 내로 확산되지 않을 수 있다. 도전 패턴 보호막들(230)이 도전 패턴들(220) 상에 각각 형성될 수 있다. 도전 패턴 보호막들(230)은 서로 옆으로 이격되며, 서로 전기적으로 연결되지 않을 수 있다. 도전 패턴 보호막들(230)은 텅스텐(W), 코발트(Co), 및/또는 코발트 텅스텐 인(CoWP)을 포함할 수 있다. 도전 패턴들(220)은 도전 패턴 보호막들(230)에 의해 외부로 노출되지 않을 수 있다.
도 5를 참조하면, 제1 영역(R1) 상의 층간 절연막의 제3 부분(IDL3)이 제거되어, 그루브(250)가 도전 배턴들 사이에 형성될 수 있다. 예를 들어, 마스크 패턴(300)이 제2 영역(R2) 상의 층간 절연막(IDL) 상에 형성될 수 있다. 마스크 패턴(300)은 제1 영역(R1) 상의 층간 절연막(IDL)을 노출시킬 수 있다. 상기 마스크 패턴(300)을 사용한 식각 공정이 진행될 수 있다. 이 때, 포어(P) 밀도 차이로 인해, 층간 절연막의 제3 부분(IDL3)은 층간 절연막의 제1 부분(IDL1)보다 식각률이 높을 수 있다. 이에 따라, 층간 절연막(IDL)이 선택적으로 식각될 수 있다. 이 때, 층간 절연막의 제2 부분(IDL2)의 일부도 함께 식각될 수 있다. 층간 절연막의 제3 부분(IDL3)이 제1 부분(IDL1)과 동일한 식각률을 갖는 경우, 층간 절연막(IDL)의 식각이 제어되기 어려울 수 있다. 예를 들어, 식각된 층간 절연막(IDL)의 바닥면(IDLb)이 도전 패턴들(220)의 바닥면(220b)보다 낮은 레벨을 갖거나, 불균일하게 식각될 수 있다. 이에 따라, 도전 패턴들(220)은 기판(100)의 상부면으로부터 기울어질 수 있다. 본 발명에 따른 층간 절연막(IDL)은 포어(P) 밀도 차이로 인해, 식각에 의해 제거되는 층간 절연막(IDL)이 제어될 수 있다. 층간 절연막(IDL)이 포어(P) 밀도가 점진적으로 증가하는 부분의 간격이 길어질수록, 식각에 의해 제거되는 층간 절연막(IDL) 부분이 용이하게 조절될 수 있다. 예를 들어, 식각된 제1 영역(R1) 상의 층간 절연막(IDL)의 바닥면(IDLb)은 도전 패턴들(220)의 바닥면(220b)과 동일하거나 더 높은 레벨을 가질 수 있다. 이에 따라, 도전 패턴들(220)의 쓰러짐 현상이 방지되고, 도전 패턴들(220)은 기판(100)의 상부면과 실질적으로 수직할 수 있다. 반도체 장치(1)는 높은 신뢰성을 갖도록 제조될 수 있다. 상기 층간 절연막(IDL)의 식각이 건식 식각에 의해 진행되는 경우, 도전 패턴들(220)이 손상될 수 있다. 도전 패턴들(220)은 도전 패턴 보호막들(230)에 의해 식각 공정에서 손상이 방지될 수 있다.
상기 식각 공정 이후, 제2 영역(R2) 상의 층간 절연막(IDL)의 상면에서의 포어(P) 밀도 및 탄소 원소비는 제1 영역(R1) 상의 층간 절연막(IDL)의 상면에서의 포어(P) 밀도 및 탄소 원소비 보다 높을 수 있다. 동일한 레벨에서, 제2 영역(R2) 상의 층간 절연막(IDL)은 제1 영역(R1) 상의 층간 절연막(IDL)과 실질적으로 동일한 포어(P) 밀도 및 탄소 원소비를 가질 수 있다. 제2 영역(R2) 상의 층간 절연막(IDL)의 제1 부분(IDL1), 제2 부분(IDL2), 및 제3 부분(IDL3)의 포어(P) 밀도 및 탄소 원소비는 앞서 설명한 바와 동일할 수 있다. 이후, 마스크 패턴(300)은 제거될 수 있다.
도 6 및 7을 참조하면, 층간 절연막(IDL) 및 도전 패턴들(220) 상에 캡핑 절연막(400)이 형성될 수 있다. 일 예로, 절연막(400)은 화학 기상 증착법에 의하여 형성될 수 있다. 캡핑 절연막(400)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함할 수 있다. 캡핑 절연막(400)이 낮은 단차 피복(Step Coverage)을 가지도록 도전 패턴들(220) 상에 도포되어, 에어갭(AG)이 형성될 수 있다. 일 예로, 도 6에 도시된 바와 같이 캡핑 절연막(400)은 도전 패턴들(220) 사이에 제공된 그루브(250)의 상부에만 채워질 수 있다. 다른 예로, 도 7에 도시된 바와 같이 캡핑 절연막(401)은 그루브(250)의 바닥면 및 측벽을 일부 덮으나, 그루브(250)를 채우지 않을 수 있다. 이에 따라, 에어갭(AG)이 도전 패턴들(220) 사이에 형성될 수 있다. 에어갭(AG)은 공기를 포함할 수 있는데, 공기는 층간 절연막(IDL)보다 낮은 유전상수를 가질 수 있다. 이에 따라, 에어갭(AG)이 제공된 반도체 장치(1, 2)는 금속 패턴들 사이의 기생 캐패시턴스가 감소될 수 있다. 지금까지 설명한 예들에 의해, 반도체 장치(1, 2)의 제조가 완성될 수 있다.
<응용예>
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 8을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block : ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory: ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 10은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 10을 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator: MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 9에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 기판과 인접하여 형성되고 제1 포어(pore) 밀도를 갖는 제1 부분, 상기 제1 부분 상의 제2 부분, 및 상기 제2 부분 상에 형성되고 상기 제1 포어 밀도보다 높은 제2 포어 밀도를 갖는 제3 부분을 가지되, 상기 제2 부분의 포어 밀도는 상기 제3 부분을 향할수록 점진적으로 증가하는 것;
    상기 층간 절연막의 제3 부분을 관통하는 도전 패턴들을 형성하는 것;
    상기 층간 절연막의 제3 부분을 식각하여, 상기 층간 절연막의 높이를 감소시키는 것; 및
    상기 도전 패턴들 상에 캡핑 절연막을 형성하는 것을 포함하되,
    상기 도전 패턴들 사이에 에어갭이 형성되는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 층간 절연막의 제2 부분의 포어 밀도는 상기 제1 포어 밀도보다는 같거나 크고 상기 제2 포어 밀도보다는 같거나 작은 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 층간 절연막을 형성하는 것은 제1 증착 구간 및 제2 증착 구간을 포함하는 증착 공정을 수행하는 것을 포함하되,
    상기 제1 증착 구간에서 실리콘 전구체 가스에 유기물 전구체 가스 및 포로겐 가스가 점진적으로 더 첨가되어 상기 기판 상에 공급되고; 그리고
    상기 제2 증착 구간에서 상기 실리콘 전구체 가스, 상기 유기물 전구체 가스, 및 상기 포로겐 가스가 상기 기판 상에 일정하게 공급되는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 층간 절연막을 형성하는 것은:
    상기 층간 절연막 내에 포로겐부들을 형성하는 것; 및
    상기 포로겐부들을 제거하여, 상기 층간 절연막에 포어들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 기판 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막내에 리세스 영역들을 형성하는 것;
    상기 리세스 영역들을 채우는 도전 패턴들을 형성하는 것;
    상기 도전 패턴들 사이의 상기 층간 절연막의 상부를 제거하여, 상기 층간 절연막의 높이를 감소시키는 것; 및
    상기 도전 패턴들 사이에 에어갭이 형성되도록 상기 도전 패턴들 상에 캡핑 절연막을 형성하는 것을 포함하되,
    상기 층간 절연막을 형성하는 것은:
    실리콘 전구체 가스를 공급하되, 상기 실리콘 전구체 가스에 유기물 전구체 가스 및 포로겐 가스가 점진적으로 더 공급되는 제1 증착 구간; 및
    상기 실리콘 전구체 가스, 상기 유기물 전구체 가스, 및 상기 포로겐 가스를 일정하게 공급하는 제2 증착 구간을 포함하는 증착 공정을 수행하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 층간 절연막을 형성하는 것은 상기 층간 절연막 내에 포어들을 형성하는 것을 더 포함하고, 상기 포어들은 상기 포로겐 가스에 의해 형성된 포로겐부들을 제거하여 형성되는 반도체 장치의 제조 방법.
  7. 기판 상의 층간 절연막, 상기 층간 절연막은 상기 기판과 인접하여 형성되고 제1 포어(pore) 밀도를 갖는 제1 부분, 상기 제1 부분 상에 형성된 제2 부분, 및 상기 제2 부분 상에 형성되고 상기 제1 포어 밀도보다 높은 제2 포어 밀도를 갖는 제3 부분을 가지되, 상기 제2 부분의 포어 밀도는 상기 층간 절연막의 제 3부분을 향할수록 점진적으로 증가하는 것;
    상기 층간 절연막내에 상기 제3 부분을 관통하는 리세스 영역들;
    상기 리세스 영역들을 채우는 도전 패턴들;
    상기 도전 패턴들 상의 캡핑 절연막; 및
    상기 도전 패턴들 사이의 에어갭을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 층간 절연막의 제2 부분의 포어 밀도는 상기 제1 포어 밀도보다 같거나 크고 상기 제2 포어 밀도보다 같거나 작은 것을 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 도전 패턴들의 바닥면들은 상기 층간 절연막의 상기 제2 부분 내에 배치되는 것을 포함하는 반도체 장치.
  10. 제7 항에 있어서,
    상기 도전 패턴들의 상면들과 상기 캡핑 절연막 사이에 도전 패턴 보호막들을 더 포함하는 반도체 장치.
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