CN106876325B - 互连结构及其形成方法 - Google Patents

互连结构及其形成方法 Download PDF

Info

Publication number
CN106876325B
CN106876325B CN201510923180.5A CN201510923180A CN106876325B CN 106876325 B CN106876325 B CN 106876325B CN 201510923180 A CN201510923180 A CN 201510923180A CN 106876325 B CN106876325 B CN 106876325B
Authority
CN
China
Prior art keywords
aluminum nitride
layer
silicon
nitride layer
doped aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510923180.5A
Other languages
English (en)
Other versions
CN106876325A (zh
Inventor
徐建华
邓浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510923180.5A priority Critical patent/CN106876325B/zh
Publication of CN106876325A publication Critical patent/CN106876325A/zh
Application granted granted Critical
Publication of CN106876325B publication Critical patent/CN106876325B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers

Abstract

一种互连结构及其形成方法。其中,互连结构的形成方法包括提供前端器件结构,前端器件结构具有第一介质层和位于第一介质层中的导电结构;在第一介质层和导电结构上形成第一硅掺杂氮化铝层;或者,先在导电结构上形成帽盖层,然后在第一介质层和帽盖层上形成第一硅掺杂氮化铝层;在第一硅掺杂氮化铝层上形成纯氮化铝层;在纯氮化铝层上形成第二硅掺杂氮化铝层;在第二硅掺杂氮化铝层上形成扩散阻挡层;在扩散阻挡层上形成第二介质层;刻蚀介质层和扩散阻挡层,直至形成贯穿介质层和扩散阻挡层的通孔,通孔底部暴露至少部分第二硅掺杂氮化铝层;在通孔中填充导电材料,直至形成导电插塞。所述形成方法提高所形成互连结构的可靠性能。

Description

互连结构及其形成方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种互连结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展,集成电路的集成度越来越高。在半导体器件的后段工艺(back-end-of-line,BEOL)中,需要形成互连结构,相应的,集成电路中半导体器件的互连结构排布也更为密集,互连结构之间因寄生电容等原因而产生的RC延迟(RCdelay)对半导体器件的影响越来越大。
为了解决上述问题,现有技术开始采用低k介电材料(low-k)或超低k介电材料(ultra low-k)形成互连结构的层间介质层,以降低金属插塞之间的寄生电容,进而减小RC延迟。随着工艺节点的减小,后段工艺的可靠性提高和RC延迟降低变得越来越困难。为增强界面的相互作用并提高通孔的填充能力,许多新的材料被引进相应的工艺。
与此同时,现有技术采用电阻系数更小的铜来取代传统的铝作为互连结构中金属插塞的材料,以降低金属插塞自身的电阻。由于铜的熔点高,且抗电致迁移能力也比较强,相对于传统的铝材料金属插塞而言,能够承载更高的电流密度,进而有利于提高所形成芯片的封装密度。并且现有技术经常采用大马士革(Damascene)或者双大马士革(DualDamascene)工艺形成铜的金属插塞。
然而,低k介电材料或者超低k介电材料很容易在互连结构形成工艺过程中受到损伤,造成互连结构的可靠性能下降。
发明内容
本发明解决的问题是提供一种互连结构及其形成方法,以提高互连结构的可靠性能。
为解决上述问题,本发明提供一种互连结构的形成方法,包括:
提供前端器件结构,所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构;
在所述第一介质层和所述导电结构上形成第一硅掺杂氮化铝层;或者,先在所述导电结构上形成帽盖层,然后在所述第一介质层和所述帽盖层上形成第一硅掺杂氮化铝层;
在所述第一硅掺杂氮化铝层上形成纯氮化铝层;
在所述纯氮化铝层上形成第二硅掺杂氮化铝层;
在所述第二硅掺杂氮化铝层上形成扩散阻挡层;
在所述扩散阻挡层上形成第二介质层;
刻蚀所述介质层和所述扩散阻挡层,直至形成贯穿所述介质层和所述扩散阻挡层的通孔,所述通孔底部暴露至少部分所述第二硅掺杂氮化铝层;
在所述通孔中填充导电材料,直至形成导电插塞。
可选的,所述第一硅掺杂氮化铝层的形成过程包括:采用原子层沉积法形成第一氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;对所述第一氮化铝层进行硅掺杂,直至形成所述第一硅掺杂氮化铝层;采用原子层沉积法形成所述纯氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;所述第二硅掺杂氮化铝层的形成过程包括:采用原子层沉积法形成第二氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;对所述第二氮化铝层进行硅掺杂,直至形成所述第二硅掺杂氮化铝层。
可选的,所述硅掺杂采用的反应气体为甲硅烷,所述甲硅烷的流量范围为50sccm~200sccm。
可选的,所述第一硅掺杂氮化铝层、所述纯氮化铝层和所述第二硅掺杂氮化铝层的总厚度为
Figure BDA0000875615780000021
所述第一硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一,所述第二硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一。
可选的,所述扩散阻挡层的材料为碳氮化硅,所述帽盖层的材料为钴,所述第一介质层包括低k介质层和超低k介质层的至少其中之一,所述第二介质层包括低k介质层和超低k介质层的至少其中之一。
可选的,所述通孔的形状为大马士革形孔或者双大马士革形孔。
为解决上述问题,本发明还提供了一种互连结构,包括:
前端器件结构,所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构;
所述第一介质层和所述导电结构上具有第一硅掺杂氮化铝层;或者,所述导电结构上具有帽盖层,所述第一介质层和所述帽盖层上具有第一硅掺杂氮化铝层;
所述第一硅掺杂氮化铝层上具有纯氮化铝层;
所述纯氮化铝层上具有第二硅掺杂氮化铝层;
所述第二硅掺杂氮化铝层上具有扩散阻挡层;
所述扩散阻挡层上具有第二介质层;
所述第二介质层和所述扩散阻挡层中,具有贯穿所述第二介质层和所述扩散阻挡层的导电插塞,所述导电插塞同时贯穿所述第二硅掺杂氮化铝层、所述纯氮化铝层和所述第一硅掺杂氮化铝层。
可选的,所述第一硅掺杂氮化铝层、所述纯氮化铝层和所述第二硅掺杂氮化铝层的总厚度为
Figure BDA0000875615780000031
所述第一硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一,所述第二硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一。
可选的,所述扩散阻挡层的材料为碳氮化硅,所述帽盖层的材料为钴。
可选的,所述第一介质层包括低k介质层和超低k介质层的至少其中之一,所述第二介质层包括低k介质层和超低k介质层的至少其中之一。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的技术方案中,所述形成方法在导电结构和第一介质层上依次形成第一硅掺杂氮化铝层、纯氮化铝层和第二硅掺杂氮化铝层。由于首先形成的是第一硅掺杂氮化铝层,因此能够防止所形成的氮化铝叠层(所述氮化铝叠层即第一硅掺杂氮化铝层、纯氮化铝层和第二硅掺杂氮化铝层的叠层)与导电结构和第一介质层之间出现界面剥落问题,同时,继续生成结构致密的纯氮化铝层,以进一步增强氮化铝叠层的刻蚀停止作用,最后,再形成第二硅掺杂氮化铝层,以保证所述氮化铝叠层与后续形成的扩散阻挡层之间具有良好的界面作用,最终,在保证所述氮化铝叠层与相应的介质层之间具有较高刻蚀选择作用的同时,防止所述氮化铝叠层与各层结构之间出现界面剥落问题,提高互连结构的可靠性能。
附图说明
图1至图4是本发明实施例所提供互连结构的形成方法各步骤对应结构示意图。
具体实施方式
正如背景技术所述,低k介电材料或者超低k介电材料很容易在互连结构形成工艺过程中受到损伤。并且,现有方法中,通常将绝缘材料制作的扩散阻挡层同时作为刻蚀停止层。这是因为,现有绝缘材料制作的扩散阻挡层不仅具有绝缘性质,以及防止金属发生扩散的性质,而且在一定程度上,又与相应的介质层之间存在一定的刻蚀选择比,因此又能够同时直接作为刻蚀停止层。
但是,随着工艺节点进一步发展,现有绝缘材料制作的扩散阻挡层的刻蚀停止作用减小。因此,仅采用扩散阻挡层同时作为刻蚀停止层时,容易导致通孔底部的低k材料或超低k材料受到破坏。
特别的,当通孔位置发生误配准(via mis-alignment,通孔的位置发生偏差)的情况时,在刻蚀过程中,相应的刻蚀作用更容易造成通孔底部的低k材料或超低k材料受到破坏,因此导致通孔底部的低k材料或超低k材料更加需要保护。
为此,本发明提供一种新的互连结构的形成方法,所述形成方法通过形成氮化铝叠层,所述氮化铝叠层包括第一硅掺杂氮化铝层、纯氮化铝层和第二硅掺杂氮化铝层,从而一方面在互连结构的形成过程中保护位于所述氮化铝叠层下方的结构,另一方面保证各层结构之间的界面接触作用良好,防止界面剥落问题的出现。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种互连结构的形成方法,请结合参考图1至图4。
请参考图1,本实施例首先提供前端器件结构(未标注),所述前端器件结构具有第一介质层101和位于第一介质层101中的导电结构。图1中未显示整个前端器件结构,只显示其中的部分第一介质层101中和导电结构103。
本实施例中,所述前端器件结构可以包括有多种有源器件和无源器件,例如包括MOS晶体管、电容和电阻等,这些有源器件和无源器件可以制作在体硅半导体衬底上,也可以制作在其它合适的半导体衬底上,例如锗硅半导体衬底或者绝缘体上硅半导体衬底等。
本实施例中,第一介质层101可以是覆盖上述有源器件和无源器件的介质层。第一介质层101具体可以是低k介质层或者超低k介质层,也可以是低k介质层和超低k介质层的叠层,也可以是低k介质层和氧化硅层(氧化硅层也可以制作为低k介质层或者超低k介质层,但本说明书中的氧化硅层指传统绝缘材料的二氧化硅层,而非低k介质层或者超低k介质层)叠层,还可以是超低k介质层和(非低k的)氧化硅层的叠层等。
本实施例中,导电结构103可以为铜互连导电结构,具体的,图1所示的导电结构103可以为铜插塞或者铜互连线。
请继续参考图1,在导电结构103上形成帽盖层(capping layer)105。
本实施例中,帽盖层105的材料可以为钴,并且可以采用化学气相沉积法形成选择性钴(Selective Co Capping layer),选择性钴的帽盖层105被引进,可以提高台阶覆盖率(step coverage)和金属填充工艺的工艺窗口,并提高互连结构的抗电子迁移(ElectronicMigration,EM)的作用。
具体的,在导电结构103顶部形成帽盖层105的步骤可以是选择性钴(selectiveCo)的沉积形成步骤,相应过程可以为:将包括导电结构103的所述前端器件结构放到处理腔室(未示出)内,然后进行预处理,以使导电结构103顶部表面接触还原剂,从而保证后续气相沉积钴的制程期间,使导电结构103顶部表面接触钴前驱物,从而在导电结构103顶部选择性形成钴,即形成帽盖层105,而第一介质层101表面则不会形成帽盖层,即第一介质层101表面不会沉积钴。
本实施例中,采用钴金属材料来制作帽盖层105,有助于发挥钴对铜所起到的钉扎作用,从而有助于防止导电结构103中的铜发生扩散。
需要特别说明的是,本实施例中,除了在导电结构103顶部形成钴金属的帽盖层105之外,导电结构103侧面也具有帽盖层(此部分的帽盖层未标注),这部分帽盖层可以在形成导电结构103之前或之时形成,在此不再赘述。
请结合参考图1和图2,在帽盖层105上形成第一硅掺杂氮化铝层1071。
本实施例中,形成第一硅掺杂氮化铝层1071的过程包括:采用原子层沉积法形成第一氮化铝层(未示出),对所述第一氮化铝层进行硅掺杂,直至形成第一硅掺杂氮化铝层1071。
所述原子层沉积法采用的材料可以包括铝的碳氢化合物(AlxCyHz)和氨气(NH3)。即本实施例可以采用铝的碳氢化合物和氨气作为前躯体,并且将气相前驱体脉冲交替地通入相应的反应器,从而在第一介质层101和帽盖层105上进行化学吸附,进而使前驱体发生相应的反应,形成氮化铝沉积膜。所述沉积膜即为所述第一氮化铝层。所述铝的碳氢化合物具体可以为三甲基铝,即可以使三甲基铝与氨气反应形成氮化铝。其中,相应的反应压强可以设置为70Pa~100Pa,反应温度可以设置为345℃~360℃。其它实施例中,所述原子层沉积法也可以根据需要选择其它的适合工艺条件。
所述原子层沉积法形成的所述第一氮化铝层具有很好的台阶覆盖率和填充能力(gap fill ability),同时原子层沉积法对所形成的停止层厚度控制精准,并且没有等离子体轰击问题的困扰,从而防止对第一介质层101和帽盖层105造成破坏。
进行所述硅掺杂的操作是指对第一氮化铝层进行硅元素的掺杂,对所述第一氮化铝层进行硅掺杂采用的反应气体可以为甲硅烷,即可以采用甲硅烷形成硅离子,然后可以将所述硅离子注入到所述第一氮化铝层,从而实现掺杂。所述甲硅烷的流量范围可以根据需要进行调整,具体控制为50sccm~200sccm,此时,掺杂到所述第一氮化铝层的硅元素的剂量由所述甲硅烷的流量决定。
如果未对氮化铝层进行硅掺杂,而直接将氮化铝层作为刻蚀停止层,此时由于氮化铝层主要接触的下层界面是介质层,介质层通常是非晶结构,而氮化铝层是柱状晶结构,因此,氮化铝层与介质层之间易出现界面剥落现象,造成工艺良率下降。特别当所述介质层为SiCOH和SiCN等材料制作的低k介质层或者超低k介质层时,所述介质层与氮化铝层的界面接触作用更差,更加容易出现界面剥落(剥离或者脱落)问题。
而本实施例中,通过对所述第一氮化铝层进行硅掺杂,从而形成第一硅掺杂氮化铝层1071,从原来规整柱状晶结构的所述第一氮化铝层,经硅掺杂后,成为晶格结构被破坏的第一硅掺杂氮化铝层1071,此时第一硅掺杂氮化铝层1071与其下方的介质层之间的界面作用增强,即第一硅掺杂氮化铝层1071与第一介质层101和帽盖层105之间具有更好的界面(附着)作用,从而防止第一硅掺杂氮化铝层1071与第一介质层101和帽盖层105之间发生剥落问题。
请结合参考图1和图2,为了保证相应的氮化铝层能够起到较好的刻蚀停止作用,在第一硅掺杂氮化铝层1071上继续形成纯氮化铝层,在第一硅掺杂氮化铝层1071上形成纯氮化铝层1070。
本实施例中,纯氮化铝层是柱状晶结构,而第一硅掺杂氮化铝层1071是经过硅掺杂后的柱状晶结构,它们之间的结构相似程度仍然较高,因此,它们之间的界面匹配程度较高,界面作用较强,此时它们之间也不会出现界面剥落问题。同时,纯氮化铝层1070的结构规整致密,因此,能够起到更好的刻蚀停止作用。
请结合参考图1和图3,在纯氮化铝层1070上形成第二硅掺杂氮化铝层1072。
本实施例中,第二硅掺杂氮化铝层1072的形成过程可以参考第一硅掺杂氮化铝层1071的形成过程:采用原子层沉积法形成第二氮化铝层(未示出),对所述第二氮化铝层进行硅掺杂,直至形成第二硅掺杂氮化铝层1072。
本实施例中,第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072与后续将形成的第二低k介质层111之间具有很高的刻蚀选择比,因此,选择氮化铝作为刻蚀停止层(即第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072组成的氮化铝叠层作为刻蚀停止层)的材料能够在后续的通孔刻蚀步骤中,起到很好的提高刻蚀选择比的作用,从而达到良好的刻蚀停止作用。需要说明的是,第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072与第一介质层101之间同样也具有很高的刻蚀选择比。
由于氮化铝与后续形成的第二介质层之间具有较高的刻蚀选择比(特别是第二介质层的材料为低k材料或者超低k材料时,相应的刻蚀选择比更高),因此,形成第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072后,可以保证精确停止在这三层叠层结构上,因而能够在后续通孔的形成过程中,防止保护帽盖层105和第一介质层101受到破坏。
图2是图1所示结构中被虚线框107A包围部分的放大示意图,从图2中可以看到刻蚀停止层107包括上述过程形成的第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,其中纯氮化铝层1070位于第一硅掺杂氮化铝层1071和第二硅掺杂氮化铝层1072之间,它们呈现一种三明治叠层结构。
本实施例中,第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072的总厚度可以为
Figure BDA0000875615780000081
第一硅掺杂氮化铝层1071的厚度可以为所述总厚度的四分之一至三分之一,例如具体可以为
Figure BDA0000875615780000082
第二硅掺杂氮化铝层1072的厚度可以为所述总厚度的四分之一至三分之一,例如具体可以为
Figure BDA0000875615780000083
请继续参考图1,在第二硅掺杂氮化铝层1072上形成扩散阻挡层109。
本实施例中,扩散阻挡层109的材料可以为碳氮化硅(SiCN)。扩散阻挡层109可以防止导电结构103和帽盖层105中的金属扩散到介质层中。
请继续参考图1,在扩散阻挡层109上形成第二介质层(未标注)。本实施例中,所述第二介质层包括低k介质层111和普通的氧化硅层113。需要说明的是,其它实施例中,所述第二介质层可以包括超低k介质层和氧化硅层,也可以包括低k介质层和超低k介质层的叠层。
本实施例中,在低k介质层111上形成氧化硅层113,是为了保护结构疏松的低k介质层111。
请继续参考图1,在所述第二介质层上形成硬掩膜层(未标注),所述硬掩膜层包括氮化钛层115和位于氮化钛层115上的氮氧化硅层117。需要说明的是,其它实施例中,也可以采用其它材料和层结构形成所述硬掩膜层。
本实施例中,所述硬掩膜层在后续进行图案化后,用于作为刻蚀形成通孔过程中的掩模。
请参考图3,刻蚀所述第二介质层和所述扩散阻挡层109,直至形成通孔119,通孔119底部暴露至少部分第二硅掺杂氮化铝层1072。
上述形成通孔119的刻蚀过程可以包括:先用光刻胶为掩模,刻蚀所述硬掩膜层,然后把所述光刻胶去除,再以硬掩膜层为掩模,对所述第二介质层和扩散阻挡层109进行刻蚀,直至停止在第二硅掺杂氮化铝层1072。
本实施例中,在刻蚀所述第二介质层和所述扩散阻挡层109的过程中,氧化硅层113和低k介质层111被分别刻穿。由于所述扩散阻挡层109的材料可以为SiCN,或者为SiO2、SiOCH和SiCN等材料的组合叠层结构。此时,所采用的刻蚀气体可以为含氟和含氧为主的气体。采用这种刻蚀气体进行刻蚀时,对第二硅掺杂氮化铝层1072的刻蚀速率很低,因此第二硅掺杂氮化铝层1072与所述介质层和所述扩散阻挡层109之间具有较高的刻蚀选择比。最终,此刻蚀过程会精确停止在第二硅掺杂氮化铝层1072,从而提高下一步刻蚀工艺的时间窗口,并避免此刻蚀过程对第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072下方的结构造成损伤(所述下方的结构包括帽盖层105和导电结构103等)。
需要说明的是,其它实施例中,通孔119可以停止在纯氮化铝层1070,正如前面所述纯氮化铝层1070具有更好的刻蚀停止作用,因此,整个第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072的叠层结构有三重刻蚀停止保险,从而能够起到良好的刻蚀停止作用。
在此需要特别说明的是,由于在通孔制作过程中,不可避免地会出现通孔位置发生误配准的情况,即通孔没有正好对准在导电结构正上方。正如图3所示,通孔119并不是正好全部位于帽盖层105(导电结构103)正上方,而是有部分宽度没有位于帽盖层105正上方,这部分宽度位于导电结构103旁边的第一介质层101正上方。此时,如果未形成第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,则上述形成通孔119的刻蚀过程就非常容易对这部分第一介质层101造成损伤,从而降低互连结构的可靠性能。并且,如果第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072与低k介质层111和扩散阻挡层109之间的刻蚀选择比较低,则即使形成有第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,也无法达到保护第一介质层101的作用。而本实施例采用上述过程所形成的第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,相互层叠、结构致密且与低k介质层111和扩散阻挡层109之间具有很高的刻蚀选择比,因此能够在发生上述误配准的情况下,仍然对第一介质层101进行良好的保护,即本实施例所提供的方法能够保护第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072下方的结构,提高互连结构的可靠性能。
需要说明的是,其它实施例中,上述过程形成的通孔形状可以为大马士革形孔或者双大马士革形孔。由于存在上述的第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072能够保证通孔刻蚀过程中的精确停止,从而使导电结构103、帽盖层105和第一介质层101在通孔119刻蚀过程不受到破坏。并且,由于形成有第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,因此不需要扩散阻挡层109起到刻蚀停止的作用,因此还可以有效地减小扩散阻挡层109的厚度,从而减小扩散阻挡层109引起的电阻和电容(RC)。
请参考图4,沿通孔119继续刻蚀位于通孔119底部的第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,直至暴露帽盖层105。
在对第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072进行刻蚀时,可以采用含氯(Cl)的气体来进行刻蚀,并且及时停止在金属材料的帽盖层105表面。
需要说明的是,图中虽未显示,但本实施例后续还可以包括在图4所示通孔119中填充导电材料,直至形成导电插塞的过程。
本实施例所提供的互连结构的形成方法中,所述形成方法在帽盖层105和第一介质层101上依次形成第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072。由于首先形成的是第一硅掺杂氮化铝层1071,因此能够防止所形成的氮化铝叠层(所述氮化铝叠层即第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072的叠层)与帽盖层105和第一介质层101之间出现界面剥落问题,同时,继续生成结构致密的纯氮化铝层1070,以进一步增强氮化铝叠层的刻蚀停止作用,最后,再形成第二硅掺杂氮化铝层,以保证所述氮化铝叠层与后续形成的扩散阻挡层109之间具有良好的界面作用,最终,在保证所述氮化铝叠层与相应的介质层之间具有较高刻蚀选择作用的同时(即所述氮化铝叠层能够起到较好的刻蚀停止作用的同时),防止所述氮化铝叠层与各层结构之间出现界面剥落问题,提高互连结构的可靠性能。
本发明实施例还提供了一种互连结构,所述互连结构可以采用前述实施例所提供的形成方法形成,因此,所述互连结构的结构和性质可以参考前述实施例相应内容。
具体的,请参考图4,所述互连结构包括:前端器件结构(未标注),所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构。图4中未显示整个前端器件结构,只显示其中的部分第一介质层101中和导电结构103。导电结构103上具有帽盖层105,第一介质层101和帽盖层105上具有第一硅掺杂氮化铝层1071。第一硅掺杂氮化铝层1071上具有纯氮化铝层1070。纯氮化铝层1070上具有第二硅掺杂氮化铝层1072。第二硅掺杂氮化铝层1072上具有扩散阻挡层109。扩散阻挡层109上具有第二介质层。所述第二介质层包括低k介质层111和普通的氧化硅层113,请参考前述实施例相应内容。所述第二介质层和扩散阻挡层109中,具有贯穿第二介质层和扩散阻挡层109的导电插塞(未示出),所述导电插塞即导电材料填充图4所示通孔119所形成的,图4所示通孔119贯穿第二硅掺杂氮化铝层1072、纯氮化铝层1070和第一硅掺杂氮化铝层1071,因此所述导电插塞同时贯穿第二硅掺杂氮化铝层1072、纯氮化铝层1070和第一硅掺杂氮化铝层1071。
需要说明的是,其它实施例中,第一硅掺杂氮化铝层1071也可以直接位于第一介质层101和导电结构103上,即导电结构103和第一硅掺杂氮化铝层1071之间可以省略帽盖层105。
本实施例中,第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072的总厚度可以为
Figure BDA0000875615780000121
第一硅掺杂氮化铝层1071的厚度可以为总厚度的四分之一至三分之一,第二硅掺杂氮化铝层1072的厚度可以为总厚度的四分之一至三分之一,可参考前述实施例相应内容。
本实施例中,扩散阻挡层109的材料可以为碳氮化硅,帽盖层105的材料可以为钴,可参考前述实施例相应内容。
本实施例中,第一介质层101可以包括低k介质层和超低k介质层的至少其中之一,所述第二介质层可以包括低k介质层和超低k介质层的至少其中之一,可参考前述实施例相应内容。
本实施例所提供的互连结构中,具有位于第一介质层101和扩散阻挡层109之间的第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072,第一硅掺杂氮化铝层1071与第一介质层101之间的界面接触作用良好,第二硅掺杂氮化铝层1072与扩散阻挡层109之间的界面接触作用良好,纯氮化铝层1070与上下间的第一硅掺杂氮化铝层1071和第二硅掺杂氮化铝层1072界面接触作用良好,因此,可以避免各层之间发生界面剥落问题,同时,在所述互连结构形成过程中,所述第一硅掺杂氮化铝层1071、纯氮化铝层1070和第二硅掺杂氮化铝层1072还能够起到良好的刻蚀停止作用,从而保护它们下方的介质层,最终提高互连结构的可靠性能。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种互连结构的形成方法,其特征在于,包括:
提供前端器件结构,所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构;
在所述第一介质层和所述导电结构上形成第一硅掺杂氮化铝层;或者,先在所述导电结构上形成帽盖层,然后在所述第一介质层和所述帽盖层上形成所述第一硅掺杂氮化铝层;
在所述第一硅掺杂氮化铝层上形成纯氮化铝层;
在所述纯氮化铝层上形成第二硅掺杂氮化铝层;
在所述第二硅掺杂氮化铝层上形成扩散阻挡层;
在所述扩散阻挡层上形成第二介质层;
刻蚀所述第二介质层和所述扩散阻挡层,直至形成贯穿所述第二介质层和所述扩散阻挡层的通孔,所述通孔底部暴露至少部分所述第二硅掺杂氮化铝层,其中,采用的刻蚀气体为含氟和含氧为主的气体,所述刻蚀气体进行刻蚀时,第二硅掺杂氮化铝层与所述第二介质层和所述扩散阻挡层之间具有较高的刻蚀选择比,所以,刻蚀过程会精确停止在第二硅掺杂氮化铝层,以提高下一步刻蚀工艺的时间窗口,并避免此刻蚀过程对第一硅掺杂氮化铝层、纯氮化铝层和第二硅掺杂氮化铝层下方的结构造成损伤,且由于形成有第一硅掺杂氮化铝层、纯氮化铝层和第二硅掺杂氮化铝层,因此不需要扩散阻挡层起到刻蚀停止的作用,以减小扩散阻挡层的厚度,从而减小扩散阻挡层引起的电阻和电容;
在所述通孔中填充导电材料,直至形成导电插塞。
2.如权利要求1所述的互连结构的形成方法,其特征在于,所述第一硅掺杂氮化铝层的形成过程包括:采用原子层沉积法形成第一氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;对所述第一氮化铝层进行硅掺杂,直至形成所述第一硅掺杂氮化铝层;采用原子层沉积法形成所述纯氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;所述第二硅掺杂氮化铝层的形成过程包括:采用原子层沉积法形成第二氮化铝层,所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气;对所述第二氮化铝层进行硅掺杂,直至形成所述第二硅掺杂氮化铝层。
3.如权利要求2所述的互连结构的形成方法,其特征在于,所述硅掺杂采用的反应气体为甲硅烷,所述甲硅烷的流量范围为50sccm~200sccm。
4.如权利要求3所述的互连结构的形成方法,其特征在于,所述第一硅掺杂氮化铝层、所述纯氮化铝层和所述第二硅掺杂氮化铝层的总厚度为
Figure FDA0002324373580000021
所述第一硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一,所述第二硅掺杂氮化铝层的厚度为所述总厚度的四分之一至三分之一。
5.如权利要求1所述的互连结构的形成方法,其特征在于,所述扩散阻挡层的材料为碳氮化硅,所述帽盖层的材料为钴,所述第一介质层包括低k介质层和超低k介质层的至少其中之一,所述第二介质层包括低k介质层和超低k介质层的至少其中之一。
6.如权利要求2所述的互连结构的形成方法,其特征在于,所述通孔的形状为大马士革形孔或者双大马士革形孔。
CN201510923180.5A 2015-12-11 2015-12-11 互连结构及其形成方法 Active CN106876325B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510923180.5A CN106876325B (zh) 2015-12-11 2015-12-11 互连结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510923180.5A CN106876325B (zh) 2015-12-11 2015-12-11 互连结构及其形成方法

Publications (2)

Publication Number Publication Date
CN106876325A CN106876325A (zh) 2017-06-20
CN106876325B true CN106876325B (zh) 2020-04-03

Family

ID=59178110

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510923180.5A Active CN106876325B (zh) 2015-12-11 2015-12-11 互连结构及其形成方法

Country Status (1)

Country Link
CN (1) CN106876325B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122821B (zh) * 2016-11-29 2021-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN108695237B (zh) * 2017-04-05 2020-12-15 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制作方法
CN109309043B (zh) * 2017-07-27 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11315829B2 (en) * 2019-08-26 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous layers for reducing copper diffusion and method forming same
CN113539947A (zh) * 2020-04-17 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064251A (zh) * 2006-04-24 2007-10-31 台湾积体电路制造股份有限公司 半导体结构的形成方法及半导体结构
TW200941644A (en) * 2007-09-28 2009-10-01 Tel Epion Inc Method to improve a copper/dielectric interface in semiconductor devices
CN101681873A (zh) * 2007-01-31 2010-03-24 先进微装置公司 通过使用氮化铝增加微结构中的铜基金属化结构的可靠性
CN104733378A (zh) * 2013-12-13 2015-06-24 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064251A (zh) * 2006-04-24 2007-10-31 台湾积体电路制造股份有限公司 半导体结构的形成方法及半导体结构
CN101681873A (zh) * 2007-01-31 2010-03-24 先进微装置公司 通过使用氮化铝增加微结构中的铜基金属化结构的可靠性
TW200941644A (en) * 2007-09-28 2009-10-01 Tel Epion Inc Method to improve a copper/dielectric interface in semiconductor devices
CN104733378A (zh) * 2013-12-13 2015-06-24 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
CN106876325A (zh) 2017-06-20

Similar Documents

Publication Publication Date Title
US7119441B2 (en) Semiconductor interconnect structure
CN106876325B (zh) 互连结构及其形成方法
TWI611545B (zh) 互連線結構與其製造方法
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
US8404582B2 (en) Structure and method for manufacturing interconnect structures having self-aligned dielectric caps
US10777452B2 (en) Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
US9824918B2 (en) Method for electromigration and adhesion using two selective deposition
KR20100107604A (ko) 배선 구조물 및 이의 형성 방법
US10832946B1 (en) Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
TW202121588A (zh) 半導體裝置
US9553017B2 (en) Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures
US9165822B2 (en) Semiconductor devices and methods of forming same
CN108074910A (zh) 半导体器件及其制造方法
US20180025989A1 (en) Formation of liner and metal conductor
US9806024B1 (en) Simultaneous formation of liner and metal conductor
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US6413438B1 (en) Method of forming via hole by dry etching
CN106876324A (zh) 互连结构的形成方法
US7622331B2 (en) Method for forming contacts of semiconductor device
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US10453797B2 (en) Interconnection structures and fabrication methods thereof
US9831181B1 (en) Simultaneous formation of liner and metal conductor
CN102956539B (zh) 铜互连结构及其制造方法
US20230178379A1 (en) Film deposition for patterning process
KR100859474B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant