JP2007059705A - キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 - Google Patents
キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 Download PDFInfo
- Publication number
- JP2007059705A JP2007059705A JP2005244441A JP2005244441A JP2007059705A JP 2007059705 A JP2007059705 A JP 2007059705A JP 2005244441 A JP2005244441 A JP 2005244441A JP 2005244441 A JP2005244441 A JP 2005244441A JP 2007059705 A JP2007059705 A JP 2007059705A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- forming
- dielectric film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000007788 liquid Substances 0.000 title claims description 24
- 238000002347 injection Methods 0.000 title 1
- 239000007924 injection Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 34
- YUYCVXFAYWRXLS-UHFFFAOYSA-N trimethoxysilane Chemical compound CO[SiH](OC)OC YUYCVXFAYWRXLS-UHFFFAOYSA-N 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 141
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 141
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 22
- 230000015654 memory Effects 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- 238000012360 testing method Methods 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 238000006722 reduction reaction Methods 0.000 description 8
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229960001730 nitrous oxide Drugs 0.000 description 3
- 235000013842 nitrous oxide Nutrition 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000035699 permeability Effects 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/88—Mounts; Supports; Enclosures; Casings
- H10N30/883—Additional insulation means preventing electrical, physical or chemical damage, e.g. protective coatings
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1607—Production of print heads with piezoelectric elements
- B41J2/161—Production of print heads with piezoelectric elements of film type, deformed by bending and disposed on a diaphragm
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1621—Manufacturing processes
- B41J2/1625—Manufacturing processes electroforming
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1621—Manufacturing processes
- B41J2/164—Manufacturing processes thin film formation
- B41J2/1642—Manufacturing processes thin film formation thin film formation by CVD [chemical vapor deposition]
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1621—Manufacturing processes
- B41J2/164—Manufacturing processes thin film formation
- B41J2/1645—Manufacturing processes thin film formation thin film formation by spincoating
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1621—Manufacturing processes
- B41J2/164—Manufacturing processes thin film formation
- B41J2/1646—Manufacturing processes thin film formation thin film formation by sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/02—Forming enclosures or casings
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/42—Piezoelectric device making
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Materials Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 誘電体膜へのダメージを低減させることができるキャパシタの製造方法を提供する。
【解決手段】 本発明に係るキャパシタ１０の製造方法は、
基板１の上方に下部電極４を形成する工程と、
下部電極４の上方に、強誘電体または圧電体からなる誘電体膜５を形成する工程と、
誘電体膜５の上方に上部電極６を形成する工程と、
少なくとも誘電体膜５を被覆するように酸化シリコン膜２０を形成する工程と、を含み、
酸化シリコン膜２０は、トリメトキシシランを用いて形成される。
【選択図】 図２
【解決手段】 本発明に係るキャパシタ１０の製造方法は、
基板１の上方に下部電極４を形成する工程と、
下部電極４の上方に、強誘電体または圧電体からなる誘電体膜５を形成する工程と、
誘電体膜５の上方に上部電極６を形成する工程と、
少なくとも誘電体膜５を被覆するように酸化シリコン膜２０を形成する工程と、を含み、
酸化シリコン膜２０は、トリメトキシシランを用いて形成される。
【選択図】 図２
Description
本発明は、キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法に関する。
近年、次世代型メモリの一つとして、強誘電体メモリ（ＦｅＲＡＭ）が期待されている。強誘電体メモリは、不揮発性、高速動作、低消費電力などの特長を有する。
この強誘電体メモリにおいては、強誘電体からなる誘電体膜の結晶状態がデバイスの特性を決定する要因の一つとなる。そして、強誘電体メモリの製造工程は、層間絶縁膜や保護膜を形成する工程を有し、通常、該工程では水素が大量に発生する。このとき、誘電体膜は、酸化物から形成されているため、製造工程中に発生した水素により酸化物が還元され、強誘電体メモリの特性に望ましからぬ影響を与えることがある。
このため、従来の強誘電体メモリにおいては、特性劣化を防止するために酸化アルミニウム膜などの水素バリア膜により誘電体膜を被覆することによってキャパシタの耐還元性を担保していた（例えば特開２００３−２４３６２５号公報参照）。
特開２００３−２４３６２５号公報
本発明の目的は、誘電体膜へのダメージを低減させることができるキャパシタの製造方法、および、該製造方法によって得られるキャパシタを提供することにある。また、本発明の他の目的は、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法を提供することにある。
本発明に係るキャパシタの製造方法は、
基板の上方に下部電極を形成する工程と、
前記下部電極の上方に、強誘電体または圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
基板の上方に下部電極を形成する工程と、
前記下部電極の上方に、強誘電体または圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
このキャパシタの製造方法では、前記酸化シリコン膜は、トリメトキシシラン（ＴＭＳ）を用いて形成される。ＴＭＳを用いることにより、プロセス中の水素の発生が抑えられるとともに、低温で良質な前記酸化シリコン膜を得ることができる。即ち、ＴＭＳを用いた前記酸化シリコン膜の形成プロセスは、低水素量、低温で行うことができるため、水素が前記誘電体膜へ拡散するのを抑えることができる。従って、ＴＭＳを用いることにより、前記誘電体膜への還元反応によるプロセスダメージを低減させつつ、良質な前記酸化シリコン膜を得ることができる。
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
本発明に係るキャパシタの製造方法において、
前記酸化シリコン膜は、２周波プラズマＣＶＤ法により形成されることができる。
前記酸化シリコン膜は、２周波プラズマＣＶＤ法により形成されることができる。
本発明に係るキャパシタの製造方法において、
前記酸化シリコン膜は、１周波プラズマＣＶＤ法により形成されることができる。
前記酸化シリコン膜は、１周波プラズマＣＶＤ法により形成されることができる。
本発明に係るキャパシタの製造方法において、
前記酸化シリコン膜を形成する工程は、
少なくとも前記誘電体膜および前記上部電極を被覆するように１周波プラズマＣＶＤ法により第１酸化シリコン膜を形成する工程と、
前記第１酸化シリコン膜を被覆するように２周波プラズマＣＶＤ法により第２酸化シリコン膜を形成する工程と、を含むことができる。
前記酸化シリコン膜を形成する工程は、
少なくとも前記誘電体膜および前記上部電極を被覆するように１周波プラズマＣＶＤ法により第１酸化シリコン膜を形成する工程と、
前記第１酸化シリコン膜を被覆するように２周波プラズマＣＶＤ法により第２酸化シリコン膜を形成する工程と、を含むことができる。
本発明に係るキャパシタは、
基板の上方に形成された下部電極と、
前記下部電極の上方に形成された、強誘電体または圧電体からなる誘電体膜と、
前記誘電体膜の上方に形成された上部電極と、
少なくとも前記誘電体膜および前記上部電極を被覆するように形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜を被覆するように形成された第２酸化シリコン膜と、を含み、
前記第１酸化シリコン膜の前記上部電極に対する密着性は、前記第２酸化シリコン膜の該上部電極に対する密着性より高く、
前記第２酸化シリコン膜の絶縁性は、前記第１酸化シリコン膜の絶縁性より高い。
基板の上方に形成された下部電極と、
前記下部電極の上方に形成された、強誘電体または圧電体からなる誘電体膜と、
前記誘電体膜の上方に形成された上部電極と、
少なくとも前記誘電体膜および前記上部電極を被覆するように形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜を被覆するように形成された第２酸化シリコン膜と、を含み、
前記第１酸化シリコン膜の前記上部電極に対する密着性は、前記第２酸化シリコン膜の該上部電極に対する密着性より高く、
前記第２酸化シリコン膜の絶縁性は、前記第１酸化シリコン膜の絶縁性より高い。
本発明に係る強誘電体メモリ装置の製造方法は、
基板の上方に下部電極を形成する工程と、
前記下部電極の上方に強誘電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記上部電極および前記下部電極のうちの少なくとも一方と電気的に接続された制御回路部を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
基板の上方に下部電極を形成する工程と、
前記下部電極の上方に強誘電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記上部電極および前記下部電極のうちの少なくとも一方と電気的に接続された制御回路部を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
本発明に係るアクチュエータの製造方法は、
弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
本発明に係る液体噴射ヘッドの製造方法は、
基板の上方に弾性板を形成する工程と、
前記弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記基板に流路を形成する工程と、
前記基板の下方に、前記流路に連続するノズル穴を有するノズルプレートを形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
基板の上方に弾性板を形成する工程と、
前記弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記基板に流路を形成する工程と、
前記基板の下方に、前記流路に連続するノズル穴を有するノズルプレートを形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される。
なお、本発明に係る記載では、「下方」という文言を、例えば、「Ａの「下方」にＢを形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａの下に直接Ｂを形成するような場合と、Ａの下に他のものを介してＢを形成するような場合とが含まれるものとして、「下方」という文言を用いている。
以下、本発明に好適な実施形態について、図面を参照しながら説明する。
１． 第１の実施形態
１．１． まず、第１の実施形態に係るキャパシタの製造方法およびその製造方法により得られるキャパシタについて説明する。図１、図２は、本実施形態に係るキャパシタの一製造工程を模式的に示す断面図である。
１．１． まず、第１の実施形態に係るキャパシタの製造方法およびその製造方法により得られるキャパシタについて説明する。図１、図２は、本実施形態に係るキャパシタの一製造工程を模式的に示す断面図である。
（１）まず、基板１上に下部電極４、誘電体膜５、上部電極６を順次積層する。次に、図１に示すように、上部電極６、誘電体膜５、および下部電極４をエッチングして所望の形状に加工する。これにより、基板１上に、下部電極４、誘電体膜５、および上部電極６から構成される柱状の堆積体（以下「柱状部」という）３０が形成される。
基板１としては、例えば、半導体基板、樹脂基板などを用途に応じて任意に用いることができ、特に限定されない。下部電極４および上部電極６としては、例えば、Ｐｔ、Ｉｒなどの高融点金属やその酸化物などを用いることができる。下部電極４および上部電極６は、例えば、スパッタ法、蒸着法などにより形成することができる。誘電体膜５は、強誘電体または圧電体からなる。下部電極４および上部電極６としては、誘電体膜５と反応しにくく、かつ、良好に誘電体膜５が形成されるものを用いることが望ましい。具体的には、例えば、下部電極４および上部電極６として、Ｐｔを用い、誘電体膜５として、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含むチタン酸ジルコン酸鉛にＮｂをドープした強誘電体膜（以下「ＰＺＴＮ」という）を用いることができる。誘電体膜５は、例えば、Ｐｂ、Ｚｒ、Ｔｉ、Ｎｂを含むゾルゲル溶液をスピンコート法などを用いて、下部電極４上に塗布することにより形成されることができる。下部電極４の膜厚は、例えば２００ｎｍ、誘電体膜５の膜厚は、例えば１５０ｎｍ、上部電極６の膜厚は、例えば１００ｎｍとすることができる。
（２）次に、図２に示すように、下部電極４、誘電体膜５、および上部電極６、即ち、柱状部３０を被覆するように、酸化シリコン（ＳｉＯ２）膜２０を形成する。酸化シリコン膜２０は、トリメトキシシラン（ＴＭＳ）を用いて形成される。酸化シリコン膜２０は、例えば１００ｎｍ〜２００ｎｍの膜厚となるように形成されることができる。
酸化シリコン膜２０は、化学気相成長（ＣＶＤ）法により形成されることができる。ＣＶＤ法としては、例えば、プラズマソース側とバイアス側の両方にＲＦ（radio frequency）を印加する２周波プラズマＣＶＤ法を用いることができる。具体的な条件としては、例えば、プラズマソース側の周波数を２７ＭＨｚ、電力を３００Ｗ、バイアス側の周波数を３８０ｋＨｚ、電力を３００Ｗとすることができる。また、ＣＶＤ法としては、例えば、プラズマソース側のみにＲＦを印加する１周波プラズマＣＶＤ法を用いることができる。具体的な条件としては、例えば、プラズマソース側の周波数を２７ＭＨｚ、電力を３００Ｗとすることができる。ＣＶＤ法に用いられる酸化剤としては、例えば、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）などを挙げることができる。
（３）次に、必要に応じて熱処理を行うことができる。これにより、電気的な特性を向上させることができる。熱処理の温度としては、例えば４５０℃とすることができる。
（４）以上の工程によって、図２に示すように、本実施形態に係るキャパシタ１０を形成することができる。
なお、キャパシタ１０としては、図２に示すようなスタック型であっても良いし、プレーナ型であっても良い。キャパシタ１０は、例えば強誘電体からなる誘電体膜５を用いて、強誘電体キャパシタとして用いられることができる。これらのことについては、後述する第２の実施形態においても同様である。
１．２． 次に、実験例について説明する。
まず、上述した製造方法を用いて得られたキャパシタ１０のヒステリシス特性を測定した。図３は、酸化シリコン膜２０を成膜する前のヒステリシス特性の測定結果を示す図である。図４は、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜し、熱処理を行った後のヒステリシス特性の測定結果を示す図である。図５は、１周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜し、熱処理を行った後のヒステリシス特性の測定結果を示す図である。本実験例では、酸化シリコン膜２０の成膜温度を３００℃とした。
２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合、酸化シリコン膜２０の成膜前（図３）と熱処理後（図４）とにおいてヒステリシス特性は変化しておらず、特性が劣化していないことが分かる。また、１周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合、図５に示すように、熱処理後は良好なヒステリシス特性を示していることが分かる。
次に、フーリエ変換赤外分光法（ＦＴ−ＩＲ：Fourier transform infrared spectroscopy）により、酸化シリコン膜２０中の水分を測定した。図６は、２周波プラズマＣＶＤ法により成膜した酸化シリコン膜２０のＦＴ−ＩＲの分析結果を示す図である。図６において、一点鎖線に囲まれた領域（Ｈ２Ｏ）におけるピークが膜中の水分を示す。
図６に示すように、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合には、膜中の水分が観察されず、良質な酸化シリコン膜２０が形成されていることが確認された。
次に、プレッシャークッカーテスト（ＰＣＴ：pressure cooker test）を行い、水（Ｈ２Ｏ）に対する酸化シリコン膜２０のバリア性を調査した。具体的には、以下のようにしてプレッシャークッカーテストを行った。
まず、シリコン基板上にＰＳＧ（phospho silicate glass）膜を成膜する。次に、ＦＴ−ＩＲにより、ＰＳＧ膜中のリン（Ｐ）のピークを確認する。次に、ＰＳＧ膜上に、上述した製造方法を用いて酸化シリコン膜２０を成膜する。次に、加速寿命試験装置にて、加速処理を行う。加速処理の条件としては、温度を１１７℃、湿度を１００％、圧力を１．８ｋｇ／ｃｍ２、時間を０．５ｈ〜６ｈとした。次に、再度、ＦＴ−ＩＲにより、リン（Ｐ）のピークを観測し、変化量を測定する。この変化量から、酸化シリコン膜２０における水（Ｈ２Ｏ）の透過率を測定することができる。
図７は、ＰＣＴの結果を示す図であって、加速処理時間に対する水の透過率の関係を示す図である。図７中におけるグラフａは、２周波プラズマＣＶＤ法により成膜した酸化シリコン膜２０のＰＣＴの結果を示している。なお、２周波プラズマＣＶＤ法の酸化剤としては、Ｎ２Ｏを用いた。図７中におけるグラフａが示すように、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合には、水の透過率は２０％以下となり、水に対する良好なバリア性を示すことが確認された。なお、図７中におけるグラフｂについては、後述する第２の実施形態にて説明する。
次に、水滴滴下試験を行い、酸化シリコン膜２０の絶縁性を調査した。具体的には、以下のようにして水滴滴下試験を行った。
まず、上述した製造方法を用いてキャパシタ１０を形成する。本実験例では、酸化シリコン膜２０の成膜温度を３５０℃とした。次に、キャパシタ１０の酸化シリコン膜２０上に水滴を滴下する。次に、上部電極６および水滴のそれぞれに、探針を接触させる。次に、探針間に電圧を印加して、探針間に流れる電流を測定する。これにより、酸化シリコン膜２０に流れるリーク電流を測定することができ、酸化シリコン膜２０の絶縁性を調べることができる。
図８は、水滴滴下試験の結果を示す図であり、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合の結果を示している。
図８に示すように、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合には、リーク電流は１×１０−８Ａ／ｃｍ２以下となり、良好な絶縁性を示すことが確認された。
次に、白金（Ｐｔ）からなる上部電極６上に形成された酸化シリコン膜２０を光学顕微鏡によって観察し、剥離の有無を調べた。１周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合には、剥離が観察されず、２周波プラズマＣＶＤ法により酸化シリコン膜２０を成膜した場合には、一部の剥離が観察された。
１．３． 本実施形態では、酸化シリコン膜２０は、トリメトキシシラン（ＴＭＳ）を用いて形成される。トリメトキシシラン（ＴＭＳ：（ＣＨ３Ｏ）３ＳｉＨ）における１分子当りの炭素原子（Ｃ）と水素原子（Ｈ）の数は、酸化シリコン膜の形成に一般的に用いられているテトラエトキシシラン（ＴＥＯＳ：（Ｃ２Ｈ５Ｏ）４Ｓｉ）に比べ、約半分である。このため、ＴＭＳを用いることにより、ＣＶＤプロセス中の水素の発生が抑えられるとともに、ＴＥＯＳと比較してＴＭＳは分解されやすく、低温（室温〜３５０℃）で良質な酸化シリコン膜２０を得ることができる。即ち、ＴＭＳを用いた酸化シリコン膜２０の形成プロセスは、ＴＥＯＳを用いた形成プロセス（形成温度４００℃以上）に比べて、低水素量、低温で行うことができるため、水素が誘電体膜５へ拡散するのを抑えることができる。従って、ＴＭＳを用いることにより、誘電体膜５への還元反応によるプロセスダメージを低減させつつ、良質な酸化シリコン膜２０を得ることができる。特に、誘電体膜５としてＰＺＴＮを用いると、誘電体膜５にほとんどダメージが入らない。
また、本実施形態によれば、上述したように、誘電体膜５への還元反応によるプロセスダメージを低減させることができるので、酸化アルミニウム膜などの水素バリア膜を形成せずに、キャパシタ１０の所望の品質を確保することができる。水素バリア膜を形成しないことにより、生産性の向上および生産コストの低減を図ることができる。
また、本実施形態によれば、ＴＭＳを用いて形成される酸化シリコン膜２０により、柱状部３０を良好に埋め込むことができる。
また、本実施形態では、酸化シリコン膜２０を２周波プラズマＣＶＤ法により形成することができる。これにより、酸化シリコン膜２０中に水分が混入するのを防ぐことができ、良質な酸化シリコン膜２０を形成することができる。さらに、水に対する良好なバリア性および良好な絶縁性を示す酸化シリコン膜２０を形成することができる。これらのことは、上述した実験例において確認されている。
また、本実施形態では、酸化シリコン膜２０を１周波プラズマＣＶＤ法により形成することができる。これにより、上部電極６に対して良好な密着性を示す酸化シリコン膜２０を形成することができる。
２． 第２の実施形態
２．１． 次に、第２の実施形態に係るキャパシタの製造方法およびその製造方法により得られるキャパシタについて説明する。図９、図１０は、本実施形態に係るキャパシタの一製造工程を模式的に示す断面図である。なお、第１の実施形態に係るキャパシタ１０と同一の部材については、同一の符合を付し、その詳細な説明を省略する。
２．１． 次に、第２の実施形態に係るキャパシタの製造方法およびその製造方法により得られるキャパシタについて説明する。図９、図１０は、本実施形態に係るキャパシタの一製造工程を模式的に示す断面図である。なお、第１の実施形態に係るキャパシタ１０と同一の部材については、同一の符合を付し、その詳細な説明を省略する。
（１）まず、図１に示すように、基板１上に、下部電極４、誘電体膜５、および上部電極６から構成される柱状部３０を形成する。本工程は、上述した第１の実施形態に係るキャパシタの一製造工程と同様であるので、詳細な説明を省略する。
（２）次に、図９に示すように、下部電極４、誘電体膜５、および上部電極６、即ち、柱状部３０を被覆するように、第１酸化シリコン（ＳｉＯ２）膜１２を形成する。第１酸化シリコン膜１２は、トリメトキシシラン（ＴＭＳ）を用いて形成される。第１酸化シリコン膜１２は、例えば１００ｎｍの膜厚となるように形成されることができる。
第１酸化シリコン膜１２は、１周波プラズマＣＶＤ法により形成される。具体的な条件としては、例えば、プラズマソース側の周波数を２７ＭＨｚ、電力を３００Ｗとすることができる。ＣＶＤ法に用いられる酸化剤としては、例えば、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）などを挙げることができる。
（３）次に、図１０に示すように、第１酸化シリコン膜１２を被覆するように、第２酸化シリコン（ＳｉＯ２）膜１４を形成する。その結果、第１酸化シリコン膜１２および第２酸化シリコン膜１４の２層から構成される酸化シリコン膜２０を形成することができる。第２酸化シリコン膜１４は、トリメトキシシラン（ＴＭＳ）を用いて形成される。第２酸化シリコン膜１４は、例えば３０ｎｍの膜厚となるように形成されることができる。
第２酸化シリコン膜１４は、２周波プラズマＣＶＤ法により形成される。具体的な条件としては、例えば、プラズマソース側の周波数を２７ＭＨｚ、電力を３００Ｗ、バイアス側の周波数を３８０ｋＨｚ、電力を３００Ｗとすることができる。ＣＶＤ法に用いられる酸化剤としては、例えば、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）などを挙げることができる。
（４）次に、必要に応じて熱処理を行うことができる。これにより、電気的な特性を向上させることができる。熱処理の温度としては、例えば４５０℃とすることができる。
（５）以上の工程によって、図１０に示すように、本実施形態に係るキャパシタ１００を形成することができる。
２．２． 次に、実験例について説明する。
まず、上述した第１の実施形態の実験例と同様にしてプレッシャークッカーテスト（ＰＣＴ）を行い、水（Ｈ２Ｏ）に対する酸化シリコン膜２０のバリア性を調査した。
図７中におけるグラフｂは、酸化シリコン膜２０のＰＣＴの結果を示している。図７中におけるグラフｂが示すように、本実験例に係る酸化シリコン膜２０の水の透過率は２２％以下となり、水に対する良好なバリア性を示すことが確認された。
次に、上述した第１の実施形態の実験例と同様にして水滴滴下試験を行い、酸化シリコン膜２０の絶縁性を調査した。
図１１は、水滴滴下試験の結果を示す図である。図１１に示すように、印加電圧が３０Ｖ以下では、リーク電流は１×１０−８Ａ／ｃｍ２以下となり、本実施形態に係る酸化シリコン膜２０は良好な絶縁性を示すことが確認された。
次に、白金（Ｐｔ）からなる上部電極６上に形成された酸化シリコン膜２０を光学顕微鏡によって観察し、剥離の有無を調べた。成膜後も熱処理後も酸化シリコン膜２０の剥離は観察されず、上部電極６に対して良好な密着性を示すことが確認された。なお、熱処理の温度は、４５０℃とした。
２．３． 本実施形態では、酸化シリコン膜２０（第１酸化シリコン膜１２および第２酸化シリコン膜１４）は、トリメトキシシラン（ＴＭＳ）を用いて形成される。これにより、第１の実施形態と同様に、誘電体膜５への還元反応によるプロセスダメージを低減させつつ、良質な酸化シリコン膜２０を得ることができる。特に、誘電体膜５としてＰＺＴＮを用いると、誘電体膜５にほとんどダメージが入らない。
また、本実施形態によれば、第１の実施形態と同様に、酸化アルミニウム膜などの水素バリア膜を形成せずに、キャパシタ１００の所望の品質を確保することができる。水素バリア膜を形成しないことにより、生産性の向上および生産コストの低減を図ることができる。
また、本実施形態では、上部電極６上に、まず、１周波プラズマＣＶＤ法により第１酸化シリコン膜１２を形成する。第１の実施形態で述べたように、１周波プラズマＣＶＤ法により形成された第１酸化シリコン膜１２は、上部電極６に対して良好な密着性を示す。そして、その第１酸化シリコン膜１２上に２周波プラズマＣＶＤ法により第２酸化シリコン膜１４を形成して、酸化シリコン膜２０を得る。第１の実施形態で述べたように、２周波プラズマＣＶＤ法により形成された第２酸化シリコン膜１４は、水に対する良好なバリア性および良好な絶縁性を示す。従って、本実施形態によれば、上部電極６に対して良好な密着性を示し、かつ、水に対する良好なバリア性および良好な絶縁性を示す２層構造の酸化シリコン膜２０を形成することができる。言い換えるならば、本実施形態によれば、第１酸化シリコン膜１２の上部電極６に対する密着性が、第２酸化シリコン膜１４の上部電極６に対する密着性より高いキャパシタ１００を提供することができる。さらに、本実施形態によれば、第２酸化シリコン膜１４の水に対するバリア性および絶縁性が、第１酸化シリコン膜１２の水に対するバリア性および絶縁性より高いキャパシタ１００を提供することができる。なお、これらのことは、上述した実験例においても確認されている。
３． 第３の実施形態
３．１． 次に、上述した第１または第２の実施形態で説明したキャパシタおよびその製造方法を強誘電体メモリ装置およびその製造方法に適用する例について説明する。
３．１． 次に、上述した第１または第２の実施形態で説明したキャパシタおよびその製造方法を強誘電体メモリ装置およびその製造方法に適用する例について説明する。
図１２は、本実施形態に係る強誘電体メモリ装置１０００を模式的に示す平面図であり、図１３は、図１２のXIII−XIII線断面図である。なお、図示の例は、単純マトリクス型（クロスポイント型）の強誘電体メモリ装置である。
強誘電体メモリ装置１０００は、図１２に示すように、メモリセルアレイ２００と、制御回路部３００と、を含む。制御回路部３００は、メモリセルアレイ２００に対して基板４００上の異なる領域に配置されている。メモリセルアレイ２００では、行選択のための下部電極２１０（ワード線）と、列選択のための上部電極２２０（ビット線）とが交差するように配列されている。なお、図１２において、ワード線とビット線の一部は、その図示を省略されている。
図１３に示すように、下部電極２１０と上部電極２２０との間には、強誘電体からなる誘電体膜２１５が配置されている。メモリセルアレイ２００では、下部電極２１０と上部電極２２０との交差する領域において、強誘電体キャパシタとして機能するメモリセルが構成されている。なお、誘電体膜２１５は、少なくとも下部電極２１０と上部電極２２０との交差する領域の間に配置されていればよい。強誘電体メモリ装置１０００では、下部電極２１０、誘電体膜２１５、および上部電極２２０を覆うように、酸化シリコン膜４３０が形成されている。酸化シリコン膜４３０上には配線層４５０を覆うように絶縁性の保護層４４０が形成されている。
制御回路部３００は、メモリセルアレイ２００に対して選択的に情報の書き込み、または読出しを行うための各種回路を含む。制御回路部３００は、図１３に示すように、基板４００上に形成されたＭＯＳトランジスタ３３０を有する。ＭＯＳトランジスタ３３０は、他の素子（図示せず）と素子分離領域４１０によって分離されている。ＭＯＳトランジスタ３３０が形成された基板４００上には、層間絶縁膜４２０が形成されている。制御回路部３００とメモリセルアレイ２００とは、配線層４５０によって電気的に接続されている。制御回路部３００は、上部電極２２０および下部電極２１０のうちの少なくとも一方と電気的に接続されている。
強誘電体メモリ装置１０００の製造方法において、下部電極２１０、誘電体膜２１５、上部電極２２０、および酸化シリコン膜４３０のそれぞれは、上述した第１または第２の実施形態に係る下部電極４、誘電体膜５、上部電極６、および酸化シリコン膜２０の製造方法を用いて形成される。また、強誘電体メモリ装置１０００の製造方法は、制御回路部３００を形成する工程を有する。制御回路部３００は、公知の方法により形成される。
なお、上述した例では、単純マトリクス型（クロスポイント型）の強誘電体メモリ装置およびその製造方法について説明したが、本実施形態の強誘電体メモリ装置およびその製造方法は、例えば、１Ｔ１Ｃ型や２Ｔ２Ｃ型などの各種のセル方式を用いた強誘電体メモリ装置およびその製造方法にも適用することができる。
３．２． 本実施形態によれば、第１および第２の実施形態と同様に、誘電体膜２１５への還元反応によるプロセスダメージを低減させつつ、良質な酸化シリコン膜４３０を得ることができる。これにより、強誘電体メモリ装置１０００の品質の向上を図ることができる。
また、本実施形態では、第１および第２の実施形態と同様に、埋め込み性の良好な酸化シリコン膜４３０を形成することができる。従って、本実施形態によれば、ＴＭＳを用いて形成される酸化シリコン膜４３０により、下部電極２１０、誘電体膜２１５、および上部電極２２０を良好に埋め込むことができる。特に、単純マトリクス型（クロスポイント型）の強誘電体メモリ装置であって、多数のメモリセルが高集積化されて配置されているような場合に、埋め込み性の良好な酸化シリコン膜４３０を形成することができることは極めて有効である。
４． 第４の実施形態
４．１． 次に、上述した第１または第２の実施形態で説明したキャパシタおよびその製造方法を、アクチュエータおよびその製造方法、並びに、液体噴射ヘッドおよびその製造方法に適用する例について説明する。
４．１． 次に、上述した第１または第２の実施形態で説明したキャパシタおよびその製造方法を、アクチュエータおよびその製造方法、並びに、液体噴射ヘッドおよびその製造方法に適用する例について説明する。
図１４は、本実施形態に係る液体噴射ヘッド５０を模式的に示す断面図であり、図１５は、本実施形態に係る液体噴射ヘッド５０の分解斜視図である。なお、図１５は、通常使用される状態とは上下を逆に示したものである。
液体噴射ヘッド５０は、図１４に示すように、ノズルプレート５１と、基板５２と、アクチュエータ７０と、を含む。アクチュエータ７０は、基板５２の上に形成された弾性板５５と、弾性板５５の上に形成された圧電部（振動源）５４と、を含む。圧電部５４は、下部電極１０４と、圧電体からなる誘電体膜１０５と、上部電極１０６と、酸化シリコン膜１２０と、を含む。なお、図１５において、圧電部５４の各層の図示は省略されている。
液体噴射ヘッド５０は、図１５に示すように、さらに、基体５６を含む。基体５６に、ノズルプレート５１、基板５２、弾性板５５、および圧電部５４が収納される。基体５６は、例えば、各種樹脂材料、各種金属材料等を用いて形成される。
ノズルプレート５１は、例えばステンレス製の圧延プレート等で構成されたものである。ノズルプレート５１には、液滴を吐出するための多数のノズル穴５１１が一列に配置されている。ノズルプレート５１には、基板５２が固定されている。基板５２は、ノズルプレート５１と弾性板５５との間の空間を区画して、リザーバ５２３、供給口５２４、および複数の流路５２１を形成する。リザーバ５２３は、液体カートリッジ（図示せず）から供給される液体を一時的に貯留する。供給口５２４によって、リザーバ５２３から各流路５２１へ液体が供給される。
流路５２１は、図１４および図１５に示すように、各ノズル穴５１１に対応して配設されている。ノズル穴５１１は、流路５２１と連続している。流路５２１は、弾性板５５の振動によってそれぞれ容積可変になっている。この容積変化によって、流路５２１から液体が吐出される。
弾性板５５の所定位置には、図１５に示すように、弾性板５５の厚さ方向に貫通した貫通孔５３１が形成されている。貫通孔５３１によって、液体カートリッジからリザーバ５２３へ液体が供給される。
圧電部５４は、圧電素子駆動回路（図示せず）に電気的に接続され、圧電素子駆動回路の信号に基づいて作動（振動、変形）することができる。弾性板５５は、圧電部５４の振動（たわみ）によって振動し（たわみ）、流路５２１の内部圧力を瞬間的に高めることができる。
アクチュエータ７０の製造方法および液体噴射ヘッド５０の製造方法において、下部電極１０４、誘電体膜１０５、上部電極１０６、および酸化シリコン膜１２０のそれぞれは、上述した第１または第２の実施形態に係る下部電極４、誘電体膜５、上部電極６、および酸化シリコン膜２０の製造方法を用いて形成される。また、液体噴射ヘッド５０の製造方法は、基板５２上に弾性板５５を形成する工程と、基板５２に流路５２１を形成する工程と、基板５２の下にノズルプレート５１を形成する工程と、を含む。弾性板５５、流路５２１、およびノズルプレート５１は、公知の方法により形成される。
４．２． 本実施形態によれば、第１および第２の実施形態と同様に、誘電体膜１０５への還元反応によるプロセスダメージを低減させつつ、良質な酸化シリコン膜１２０を得ることができる。これにより、アクチュエータ７０および液体噴射ヘッド５０の品質の向上を図ることができる。
また、本実施形態によれば、上述したように、誘電体膜１０５への還元反応によるプロセスダメージを低減させることができるので、酸化アルミニウム膜などの水素バリア膜を形成せずに、アクチュエータ７０および液体噴射ヘッド５０の所望の品質を確保することができる。酸化シリコン膜１２０よりも硬質な酸化アルミニウム膜などの水素バリア膜を形成しないことによって、圧電部５４の作動時の変位量を大きくすることができる。従って、本実施形態によれば、特性の良好なアクチュエータ７０および液体噴射ヘッド５０を提供することができる。
５． 上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
１ 基板、４ 下部電極、５ 誘電体膜、６ 上部電極、１０ キャパシタ、１２ 第１酸化シリコン膜、１４ 第２酸化シリコン膜、２０ 酸化シリコン膜、３０ 柱状部、５０ 液体噴射ヘッド、５１ ノズルプレート、５２ 基板、５４ 圧電部、５５ 弾性板、５６ 基体、７０ アクチュエータ、１００ キャパシタ、１０４ 下部電極、１０５ 誘電体膜、１０６ 上部電極、１２０ 酸化シリコン膜、２００ メモリセルアレイ、２１０ 下部電極、２１５ 誘電体膜、２２０ 上部電極、３００ 制御回路部、３３０ ＭＯＳトランジスタ、４００ 基板、４１０ 素子分離領域、４２０ 層間絶縁膜、４３０ 酸化シリコン膜、４４０ 保護層、４５０ 配線層、５１１ ノズル穴、５２１ 流路、５２３ リザーバ、５２４ 供給口、５３１ 貫通孔、１０００ 強誘電体メモリ装置
Claims (8)
- 基板の上方に下部電極を形成する工程と、
前記下部電極の上方に、強誘電体または圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される、キャパシタの製造方法。 - 請求項１において、
前記酸化シリコン膜は、２周波プラズマＣＶＤ法により形成される、キャパシタの製造方法。 - 請求項１において、
前記酸化シリコン膜は、１周波プラズマＣＶＤ法により形成される、キャパシタの製造方法。 - 請求項１において、
前記酸化シリコン膜を形成する工程は、
少なくとも前記誘電体膜および前記上部電極を被覆するように１周波プラズマＣＶＤ法により第１酸化シリコン膜を形成する工程と、
前記第１酸化シリコン膜を被覆するように２周波プラズマＣＶＤ法により第２酸化シリコン膜を形成する工程と、を含む、キャパシタの製造方法。 - 基板の上方に形成された下部電極と、
前記下部電極の上方に形成された、強誘電体または圧電体からなる誘電体膜と、
前記誘電体膜の上方に形成された上部電極と、
少なくとも前記誘電体膜および前記上部電極を被覆するように形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜を被覆するように形成された第２酸化シリコン膜と、を含み、
前記第１酸化シリコン膜の前記上部電極に対する密着性は、前記第２酸化シリコン膜の該上部電極に対する密着性より高く、
前記第２酸化シリコン膜の絶縁性は、前記第１酸化シリコン膜の絶縁性より高い、キャパシタ。 - 基板の上方に下部電極を形成する工程と、
前記下部電極の上方に強誘電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記上部電極および前記下部電極のうちの少なくとも一方と電気的に接続された制御回路部を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される、強誘電体メモリ装置の製造方法。 - 弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される、アクチュエータの製造方法。 - 基板の上方に弾性板を形成する工程と、
前記弾性板の上方に下部電極を形成する工程と、
前記下部電極の上方に圧電体からなる誘電体膜を形成する工程と、
前記誘電体膜の上方に上部電極を形成する工程と、
少なくとも前記誘電体膜を被覆するように酸化シリコン膜を形成する工程と、
前記基板に流路を形成する工程と、
前記基板の下方に、前記流路に連続するノズル穴を有するノズルプレートを形成する工程と、を含み、
前記酸化シリコン膜は、トリメトキシシランを用いて形成される、液体噴射ヘッドの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005244441A JP2007059705A (ja) | 2005-08-25 | 2005-08-25 | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 |
| EP20060016703 EP1758150B1 (en) | 2005-08-25 | 2006-08-10 | Capacitor, method of manufacturing the same and its use |
| US11/502,854 US20070048880A1 (en) | 2005-08-25 | 2006-08-11 | Capacitor, method of manufacturing the same, method of manufacturing ferroelectric memory device, method of manufacturing actuator, and method of manufacturing liquid jet head |
| CNB2006101099166A CN100479096C (zh) | 2005-08-25 | 2006-08-24 | 电容器及电容器、存储装置、激励器和喷射头的制造方法 |
| US12/265,939 US20090093070A1 (en) | 2005-08-25 | 2008-11-06 | Capacitor, method of manufacturing the same, method of manufacturing ferroelectric memory device, method of manufacturing actuator, and method of manufacturing liquid jet head |
| US12/335,637 US20090153625A1 (en) | 2005-08-25 | 2008-12-16 | Capacitor, method of manufacturing the same, method of manufacturing ferroelectric memory device, method of manufacturing actuator, and method of manufacturing liquid jet head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005244441A JP2007059705A (ja) | 2005-08-25 | 2005-08-25 | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007059705A true JP2007059705A (ja) | 2007-03-08 |
Family
ID=37496572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005244441A Pending JP2007059705A (ja) | 2005-08-25 | 2005-08-25 | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US20070048880A1 (ja) |
| EP (1) | EP1758150B1 (ja) |
| JP (1) | JP2007059705A (ja) |
| CN (1) | CN100479096C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235569A (ja) * | 2007-03-20 | 2008-10-02 | Seiko Epson Corp | 圧電素子、インクジェット式記録ヘッド、およびインクジェットプリンター |
| US8305730B2 (en) | 2007-01-15 | 2012-11-06 | Seiko Epson Corporation | Capacitor and its manufacturing method |
| JP2016055475A (ja) * | 2014-09-08 | 2016-04-21 | ブラザー工業株式会社 | 液体吐出装置の製造方法、及び、液体吐出装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5754178B2 (ja) * | 2011-03-07 | 2015-07-29 | 株式会社リコー | インクジェットヘッド及びインクジェット記録装置 |
| JP2015170848A (ja) * | 2014-03-10 | 2015-09-28 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 圧電素子及びこれを含む圧電振動子 |
| US9876192B2 (en) * | 2014-05-12 | 2018-01-23 | Universal Display Corporation | Barrier composition and properties |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845054A (en) * | 1985-06-14 | 1989-07-04 | Focus Semiconductor Systems, Inc. | Low temperature chemical vapor deposition of silicon dioxide films |
| US5034645A (en) * | 1989-01-13 | 1991-07-23 | Digital Equipment Corporation | Micro-beam tactile sensor for the measurement of vertical position displacement |
| JP2899600B2 (ja) * | 1994-01-25 | 1999-06-02 | キヤノン販売 株式会社 | 成膜方法 |
| US6207590B1 (en) * | 1999-11-19 | 2001-03-27 | Wafertech, Inc. | Method for deposition of high stress silicon dioxide using silane based dual frequency PECVD process |
| JP3419745B2 (ja) * | 2000-02-28 | 2003-06-23 | キヤノン販売株式会社 | 半導体装置及びその製造方法 |
| US6835669B2 (en) * | 2000-07-21 | 2004-12-28 | Canon Sales Co., Inc. | Film forming method, semiconductor device and semiconductor device manufacturing method |
| US6500752B2 (en) * | 2000-07-21 | 2002-12-31 | Canon Sales Co., Inc. | Semiconductor device and semiconductor device manufacturing method |
| KR100486333B1 (ko) * | 2000-07-21 | 2005-04-29 | 가부시끼가이샤 한도따이 프로세스 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| DE10041685C2 (de) * | 2000-08-24 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
| JP3545364B2 (ja) * | 2000-12-19 | 2004-07-21 | キヤノン販売株式会社 | 半導体装置及びその製造方法 |
| US6899787B2 (en) * | 2001-06-29 | 2005-05-31 | Alps Electric Co., Ltd. | Plasma processing apparatus and plasma processing system with reduced feeding loss, and method for stabilizing the apparatus and system |
| JP2003243625A (ja) | 2002-02-19 | 2003-08-29 | Seiko Epson Corp | 強誘電体メモリ装置およびその製造方法 |
| JP3791614B2 (ja) * | 2002-10-24 | 2006-06-28 | セイコーエプソン株式会社 | 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ |
| US7834923B2 (en) * | 2003-03-13 | 2010-11-16 | Hewlett-Packard Development Company, L.P. | Apparatus and method for producing and storing multiple video streams |
| JP2004281956A (ja) * | 2003-03-19 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004311924A (ja) * | 2003-03-26 | 2004-11-04 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、強誘電体メモリ、圧電素子。 |
| US7005724B2 (en) * | 2004-02-13 | 2006-02-28 | Agere Systems Inc. | Semiconductor device and a method of manufacture therefor |
| US7097779B2 (en) * | 2004-07-06 | 2006-08-29 | Tokyo Electron Limited | Processing system and method for chemically treating a TERA layer |
-
2005
- 2005-08-25 JP JP2005244441A patent/JP2007059705A/ja active Pending
-
2006
- 2006-08-10 EP EP20060016703 patent/EP1758150B1/en not_active Expired - Fee Related
- 2006-08-11 US US11/502,854 patent/US20070048880A1/en not_active Abandoned
- 2006-08-24 CN CNB2006101099166A patent/CN100479096C/zh not_active Expired - Fee Related
-
2008
- 2008-11-06 US US12/265,939 patent/US20090093070A1/en not_active Abandoned
- 2008-12-16 US US12/335,637 patent/US20090153625A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8305730B2 (en) | 2007-01-15 | 2012-11-06 | Seiko Epson Corporation | Capacitor and its manufacturing method |
| JP2008235569A (ja) * | 2007-03-20 | 2008-10-02 | Seiko Epson Corp | 圧電素子、インクジェット式記録ヘッド、およびインクジェットプリンター |
| US7781946B2 (en) | 2007-03-20 | 2010-08-24 | Seiko Epson Corporation | Piezoelectric element, ink jet recording head and ink jet printer |
| JP2016055475A (ja) * | 2014-09-08 | 2016-04-21 | ブラザー工業株式会社 | 液体吐出装置の製造方法、及び、液体吐出装置 |
| US10357971B2 (en) | 2014-09-08 | 2019-07-23 | Brother Kogyo Kabushiki Kaisha | Method for manufacturing liquid jetting apparatus and liquid jetting apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1758150A2 (en) | 2007-02-28 |
| EP1758150B1 (en) | 2011-10-12 |
| CN1941285A (zh) | 2007-04-04 |
| US20090153625A1 (en) | 2009-06-18 |
| US20090093070A1 (en) | 2009-04-09 |
| CN100479096C (zh) | 2009-04-15 |
| EP1758150A3 (en) | 2007-10-31 |
| US20070048880A1 (en) | 2007-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7829476B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| JP2007059705A (ja) | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 | |
| US7169621B2 (en) | Ferroelectric memory device | |
| JP4506975B2 (ja) | キャパシタおよびその製造方法、強誘電体メモリ装置、アクチュエータ、並びに、液体噴射ヘッド | |
| US6686211B1 (en) | Method for manufacturing non-volatile memory device and non-volatile memory and semiconductor device | |
| JP2006073648A (ja) | 半導体装置及びその製造方法 | |
| CN100385669C (zh) | 强电介质膜层叠体、强电介质存储器、压电元件 | |
| JP2009054785A (ja) | 圧電素子およびその製造方法、アクチュエータ、液体噴射ヘッド、並びに、強誘電体メモリ | |
| US6781172B2 (en) | Semiconductor device with adhesion-improvement capacitor and process for producing the device | |
| JP2013168494A (ja) | 半導体装置及びその製造方法 | |
| JP4500262B2 (ja) | 半導体装置及びその製造方法 | |
| JP4616830B2 (ja) | 半導体装置の製造方法 | |
| JP4761019B2 (ja) | 電極膜、圧電素子、強誘電体キャパシタ及び半導体装置 | |
| US7662724B2 (en) | Method of manufacturing a ferroelectric capacitor with a hydrogen barrier layer | |
| JP4424464B2 (ja) | 強誘電体メモリの製造方法 | |
| JP2004087754A (ja) | 強誘電体膜の形成方法及び強誘電体メモリ | |
| US20060081902A1 (en) | Ferroelectric memory and method of manufacturing the same | |
| JP5126252B2 (ja) | キャパシタ、強誘電体メモリ装置、アクチュエータおよび液体噴射ヘッド | |
| JP5360161B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000323668A (ja) | 強誘電体容量及びこれを備えた回路装置 | |
| JP5360023B2 (ja) | 半導体装置及びその製造方法 | |
| JP4492819B2 (ja) | キャパシタの製造方法 | |
| JP2009231345A (ja) | 強誘電性材料、強誘電体キャパシタ及び半導体記憶装置 | |
| JP2009038274A (ja) | 圧電素子およびその製造方法、アクチュエータ、並びに、液体噴射ヘッド | |
| JP2006294732A (ja) | 誘電体堆積体の製造方法および電気機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061120 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090306 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090603 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090722 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091021 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100127 |