JP5542364B2 - 薄膜トランジスタの作製方法 - Google Patents

Description

本発明は、薄膜トランジスタの作製方法に関する。更には、該薄膜トランジスタを有する表示装置に関する。更には、液晶表示装置等に代表される電気光学装置およびその様な表示装置を部品として搭載した電子機器に関する。

本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十ｎｍから数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴとも記す）を構成する技術が注目されている。薄膜トランジスタは、ＩＣや表示装置のような電子デバイスに広く応用されている。特に、液晶表示装置等に代表される表示装置のスイッチング素子として開発が急がれている。

液晶表示装置等の表示装置ではスイッチング素子として、主にアモルファスシリコン薄膜トランジスタが実用化されている。また、代表的には、アモルファスシリコンで形成されたチャネル形成領域を有するチャネルエッチ型の逆スタガ型（若しくはボトムゲート型）ＴＦＴが多く用いられている。

チャネルエッチ型は、薄膜トランジスタの作製中バックチャネル部が大気及び作業環境下に晒されるため、アモルファスシリコンと層間絶縁膜との界面部であるバックチャネル部が汚染され、界面に不純物が付着しオフ電流に影響を与える可能性がある。また、チャネルエッチ型は、バックチャネル部をエッチングされるため界面にダメージが入り、トランジスタ特性のオフ電流増加の要因となっている。

このようなバックチャネル部の表面に付着している不純物を除去するための技術として、Ｈ_２又はＨｅが存在する雰囲気ガスでプラズマ放電を行い、表面処理をして、バックチャネル部の表面に付着している不純物を除去することが開示されている（特許文献１）。

特開平１１−２７４５０４

バックチャネル部にＨ_２又はＨｅが存在する雰囲気ガスでプラズマ放電を行うことにより不純物を除去することはできるが、バックチャネル部にプラズマ損傷によるダメージを与えてしまい、ＴＦＴ特性のオフ電流が増加し、移動度が低下するというおそれがある。

そこで、本発明の一態様は、薄膜トランジスタのオン電流が高く、オフ電流を低減させ、移動度を向上させることを目的の一とする。また、本発明の一態様は、ＴＦＴの素子間、基板間、ロット間の電気的特性のばらつきを低減することを目的の一とする。また、本発明の一態様は、表示装置の画質の向上を図ることを目的の一とする。

上記目的を達成するため、本発明の一態様は、ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、前記ゲート絶縁層上に、微結晶半導体層を形成し、前記微結晶半導体層上に非晶質半導体層を形成し、前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する、一導電型を付与する不純物元素を含む半導体層を形成し、前記一導電型を付与する不純物元素を含む半導体層上に、マスクを用いてソース電極及びドレイン電極を形成し、前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている前記非晶質半導体層の一部を第１のドライエッチングにより除去し、前記第１のドライエッチングにより露出した前記非晶質半導体層の一部を第２のドライエッチングにより除去し、前記第２のドライエッチングにより露出した前記非晶質半導体層の表面にプラズマ処理を行うことにより変質層（絶縁層とも記す）を形成することを特徴とする薄膜トランジスタの作製方法を提供する。

第１のドライエッチングにより露出した非晶質半導体層の一部を、第２のドライエッチングにより除去することにより、露出した非晶質半導体層の表面に存在するエッチング残渣などの不純物を除去することができる。また、第２のドライエッチングの後に、プラズマ処理を行うことにより、変質層を形成することができる。

プラズマ処理は、第２のドライエッチングにより露出した非晶質半導体層の表面にＯＨ遊離基を含むプラズマに曝すことが好ましい。非晶質半導体層の表面を、ＯＨ遊離基を含むプラズマに曝すことによって、第１及び第２のドライエッチングの際に形成されたダングリングボンドにＯＨ遊離基が作用して、ＯＨ遊離基でダングリングボンドを終端化させることができる。その結果、露出した非晶質半導体層の表面に安定した変質層を形成することができる。これにより、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタとすることができる。また、電気的特性のばらつきを低減することができる。

また、プラズマ処理は、プラズマ発生室と反応室が分離したダウンフロー型のプラズマ処理装置で行われることが好ましい。ダウンフロー型のプラズマ処理装置は、試料とプラズマが発生する領域とは離間しているため、プラズマ処理による試料のプラズマ損傷が抑制されるため好ましい。

本発明の一態様に係る薄膜トランジスタのチャネル形成領域を形成する半導体層の構成として、ゲート絶縁層側に複数の結晶領域を含む第１の半導体層を配置し、ソース領域およびドレイン領域側に非晶質構造を有する第２の半導体層を配置している。複数の結晶領域を含む半導体（代表的には微結晶半導体）と非晶質構造を有する半導体（代表的には非晶質半導体）を積層させることで、好適なオフ電流とオン電流の両立を図っている。また、非晶質構造を有する第２の半導体層を薄膜トランジスタのチャネル形成領域として用いることもできる。

本発明の一態様により、オン電流が高く、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタを作製することができる。また、ＴＦＴの素子間、基板間、ロット間の電気的特性のばらつきを低減することができる。このようなＴＦＴを用いて表示装置を作製することにより、画質の向上した表示装置を作製することができる。

本発明の一態様に係る薄膜トランジスタの構成を示す断面図および上面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 プラズマ処理装置の一例を示す概要構成図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 多階調マスクを説明する図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す上面図および断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示すブロック図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示す図。 試料Ａ乃至試料Ｄのライフタイム評価測定結果を示すグラフ。 試料Ｅ乃至試料ＧのＸＰＳを示す図。 試料Ｈ乃至試料ＪのＴｏＦ−ＳＩＭＳの測定結果を示す図。 実施例４に係る薄膜トランジスタの作製方法を説明する図。 実施例４に係る薄膜トランジスタの作製方法を説明する図。 試料Ｋ及び試料Ｌの電流電圧特性を示す図。 試料Ｍ及び試料Ｎの電流電圧特性を示す図。 試料Ｋ及び試料Ｍの断面ＴＥＭ写真を示す図。 試料Ｏ及び試料Ｐの電流電圧特性を示す図。 試料Ｑ及び試料Ｒの電流電圧特性を示す図。 シミュレーションモデルを示す図。 モデル１〜モデル３を用いて行った計算結果。 シリコン膜のモデルを示す図。

以下では、本発明の実施の形態について、図面を参照して詳細に説明する。但し、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、図面を用いて本発明の一態様を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

また、本明細書において、「オン電流」とは、トランジスタがオン状態の時に、ソースとドレインとの間に流れる電流である。「オフ電流」とは、トランジスタがオフ状態の時にソースとドレインとの間に流れる電流である。例えば、ｎチャネル型のトランジスタの場合、閾値電圧より低いゲート電圧のときにソースとドレインとの間に流れる漏れ電流である。

また、本明細書において、「膜」とは、全面に形成され、パターン形成されていないものをいう。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。なお、前述のような「膜」と「層」の区別は便宜的に行うものであり、膜と層を特に区別することなく用いることがある。また、積層膜の各層についても、膜と層を特に区別することなく用いることがある。

（実施の形態１）
本実施の形態では、本発明の一態様に係る薄膜トランジスタについて、図面を参照して説明する。

図１は、本発明の一態様に係る薄膜トランジスタの上面図及び断面図である。図１に示す薄膜トランジスタは、基板１０１上に設けられたゲート電極層１０２と、該ゲート電極層１０２を被覆するゲート絶縁膜１０３と、該ゲート絶縁膜１０３上に設けられた第１の半導体層１０８（微結晶半導体層とも記す）と、該第１の半導体層１０８上に接して設けられた第２の半導体層１１４（非晶質半導体層とも記す）と、該第２の半導体層１１４上に接し、離間して設けられた一対の不純物半導体層１１５と、一対の不純物半導体層１１５に接し、離間して設けられた一対の配線層１１３と、で構成される、いわゆる逆スタガ型の薄膜トランジスタである。第１の半導体層１０８は、複数の結晶領域を含む半導体層である。第２の半導体層１１４は非晶質構造を有する半導体層である。第２の半導体層に形成された凹部の表面には、絶縁層１１６が形成されている。一対の不純物半導体層１１５は、一導電型を付与する不純物元素が添加された一導電型の不純物半導体層であり、ソース領域およびドレイン領域を構成する。また、一対の配線層１１３は、ソース電極およびドレイン電極を構成する。離間して設けられた一対の不純物半導体層１１５に対応して、一対の配線層１１３が離間して設けられている。つまり、一対の不純物半導体層１１５の一方の上層に一対の配線層１１３の一方が設けられており、一対の不純物半導体層１１５の他方の上層に一対の配線層１１３の他方が設けられている。配線層１１３上には、保護層として機能する絶縁層１１７が設けられている。また、各層は所望の形状にパターン形成されている。

本実施の形態に係る薄膜トランジスタは、オン状態の場合は第１の半導体層１０８をキャリアが流れる。複数の結晶領域を含む第１の半導体層１０８は、非晶質構造を有する第２の半導体層１１４よりも高い電気伝導度を有するため、非晶質半導体でチャネル形成領域を構成する薄膜トランジスタより高いオン電流を発生させるように作用する。また、本実施の形態に係る薄膜トランジスタは、オフ状態の場合は第２の半導体層１１４をリーク電流が流れる。非晶質構造を有する第２の半導体層１１４は、結晶領域を含む第１の半導体層１０８よりも低い電気伝導度を有するため、微結晶半導体でチャネル形成領域を構成する薄膜トランジスタよりもオフ電流を低減させるように作用する。つまり、ゲート絶縁層側に第１の半導体層を配置し、ソース領域およびドレイン領域を構成する不純物半導体層側に第２の半導体層を配置することで、オフ電流を低減させるとともにオン電流の向上を両立させることができる。

ゲート電極層１０２上に形成されたゲート絶縁膜１０３と、離間して設けられた一対の不純物半導体層１１５との間に、ゲート絶縁膜１０３側から第１の半導体層１０８、第２の半導体層１１４が順に設けられている。第１の半導体層１０８及び第２の半導体層１１４の積層構造は、ゲート絶縁膜１０３を間に介して、ゲート電極層１０２と重なる領域を有する。また、第１の半導体層１０８、及び第２の半導体層１１４の積層構造は、一対の不純物半導体層１１５及び一対の配線層１１３と重なる領域を有する。第１の半導体層１０８および第２の半導体層１１４の積層構造は、少なくとも薄膜トランジスタのチャネル長方向に延在している。ここでは、第１の半導体層１０８および第２の半導体層１１４の積層構造は、離間して設けられた一対の不純物半導体層１１５の一方から他方へ連続して設けられている。また、離間して設けられた一対の配線層１１３の一方から他方へ連続して設けられているともいえる。

第１の半導体層１０８は、複数の結晶領域を含む半導体層である。複数の結晶領域を含む第１の半導体層１０８は、代表的には微結晶半導体で形成され、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウムなどで形成される。

本形態に示す微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体である。例示的には、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下である半導体である。微結晶半導体の代表例である微結晶シリコンのラマンスペクトルは、単結晶シリコンを示す５２０／ｃｍよりも低波数側にシフトしている。即ち、単結晶シリコンを示す５２０／ｃｍと非晶質シリコンを示す４８０／ｃｍの間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素又はハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような第１の半導体層に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。もっとも、本実施の形態において、微結晶半導体の概念は前記した結晶粒径のみに固定されるものではない。また、同等の物性値を有するものであれば他の半導体材料に置換することもできる。

第１の半導体層１０８の厚さは、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。

第２の半導体層１１４は、非晶質構造を有する半導体層である。非晶質構造を有する第２の半導体層１１４は、代表的には非晶質半導体で形成され、非晶質シリコン、又はゲルマニウムを含む非晶質シリコンなどで形成される。第２の半導体層１１４の厚さは、３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下とする。

薄膜トランジスタは、ゲート電極に印加する電圧によって、ソース領域およびドレイン領域の間を流れるキャリア（電子又は正孔）を制御する。ここでは、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１５間（一対の不純物半導体層１１５が離間されてできる間隙）において、ゲート電極層１０２とかさなる領域の第１の半導体層１０８および第２の半導体層１１４をキャリアが流れる。

薄膜トランジスタがオンの状態の場合、ゲート絶縁膜１０３および第１の半導体層１０８の界面付近において、多くのキャリアが誘起される。そして、本発明の一態様に係る薄膜トランジスタがオン状態となると、第１の半導体層１０８に誘起されていたキャリアが、一対の配線層１１３の一方から他方へ流れる。本発明の一態様に係る薄膜トランジスタがオフ状態の場合は、ソース領域およびドレイン領域間を繋ぐ層の表面（バックチャネル）部をオフ電流が流れる。

なお、複数の結晶領域を含む第１の半導体層１０８は、キャリアとして電子を供給する不純物元素であるドナーが添加された半導体（代表的には微結晶半導体）、またはキャリアとして正孔を供給する不純物元素であるアクセプターが添加された半導体（代表的には微結晶半導体）で形成することもできる。ドナーとなる不純物元素は、代表的には周期表第１５属であるリン、砒素、またはアンチモンなどが挙げられる。アクセプターとなる不純物元素は、代表的には周期表第１３族元素であるボロンまたはアルミニウムなどが挙げられる。

図１に示す薄膜トランジスタは、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１５間に位置する半導体層に、不純物半導体層１１５と接する半導体層と比較して、凹部を有する例を示している。このような薄膜トランジスタは、チャネルエッチング型ともいわれる。本発明の一態様に係る薄膜トランジスタは、第２の半導体層１１４に凹部を有するものとし、凹部には絶縁層１１６が存在するものとする。

また、図１に示す薄膜トランジスタは、液晶表示装置またはＥＬ表示装置に代表される発光表示装置の画素部に設けられる画素トランジスタに適用することができる。そのため、図示した例では、絶縁層１１７に開口部が設けられ、絶縁層１１７上に画素電極層１１８が設けられ、絶縁層１１７に設けられた開口部を介して、画素電極層１１８と、一対の配線層１１３の一方と、が接続されている。

また、ソース電極およびドレイン領域の一方の上面形状は、Ｕ字型（またはコの字型、馬蹄型ともいう）の形状で設けられ、該Ｕ字型の形状であるソース電極及びドレイン電極の一方が、ソース電極及びドレイン電極の他方を囲い込んでいる。ソース電極とドレイン電極との距離はほぼ一定に保たれている（図１（Ｂ）を参照）。

薄膜トランジスタを上記した形状とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、電流量が増大する。また、電気的特性のばらつきを低減することができる。更には、作製工程におけるマスクパターンのずれによる信頼性の低下を抑制することができる。ただし、本発明の一態様はこれに限定されず、薄膜トランジスタのソース電極及びドレイン電極の一方が、必ずしもＵ字型でなくともよい。

次に、図１に示す薄膜トランジスタの作製方法について説明する。微結晶半導体を有する薄膜トランジスタではｐチャネル型薄膜トランジスタよりもｎチャネル型薄膜トランジスタの方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎチャネル型の薄膜トランジスタの作製方法について説明する。

まず、基板１０１上にゲート電極層１０２を形成する（図２（Ａ）を参照）。

基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。基板１０１がマザーガラスの場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）から第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（例えば、２２００ｍｍ×２４００ｍｍ）のものを用いることができるのみならず、第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものをも用いることができる。

ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層構造又は積層構造として形成することができる。また、ゲート電極層１０２は、基板１０１上に、スパッタリング法又は真空蒸着法を用いて導電膜を形成し、該導電膜上にフォトリソグラフィ法又はインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。ここでは、基板１０１上に導電膜を形成し、フォトマスクを用いて形成したレジストマスクを用いて導電膜をエッチングして、ゲート電極層１０２を形成する。

ゲート電極層１０２としてアルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制されるため、好ましい。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、更に好ましい。また、ゲート電極層１０２として、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体やＡｇＰｄＣｕ合金を用いてもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から上層に形成される半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、または膜厚５０ｎｍのタングステン層と膜厚５００ｎｍのアルミニウムとシリコンの合金層と膜厚３０ｎｍの窒化チタン層とを積層した三層の積層構造としてもよい。また、上述のように三層の積層構造とする場合には、ゲート電極層１０２を構成する第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金に代えてアルミニウムとチタンの合金を用いてもよいし、第３の導電膜の窒化チタンに代えてチタンを用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に低抵抗な導電膜を形成することができる。なお、ゲート電極層１０２と、基板１０１との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１０１と、ゲート電極層１０２との間に設けてもよい。

なお、ゲート電極層１０２の側面は、テーパー形状とすることが好ましい。ゲート電極層１０２上には、後の工程で絶縁層、半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極層１０２の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。

また、ゲート電極層１０２を形成する工程によりゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極層１０２とは別に設けてもよい。

次に、ゲート電極層１０２を覆ってゲート絶縁膜１０３を形成する（図２（Ａ）を参照）。ゲート絶縁膜１０３は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜を単層で又は積層して形成することができる。また、ゲート絶縁膜１０３は、高周波数（１ＧＨｚ程度）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁膜１０３を形成すると、緻密な層を形成することができる。ゲート絶縁膜１０３を緻密に形成すると、ゲート電極と、ドレイン電極及びソース電極と、の間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁膜１０３を酸化窒化シリコンにより形成することで、トランジスタの閾値電圧の変動を抑制することができる。

なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

次に、ゲート絶縁膜１０３上に複数の結晶領域を含む第１の半導体膜１０４を形成する（図２（Ｂ）を参照）。第１の半導体膜１０４は、複数の結晶領域を含む半導体、代表的には微結晶半導体の生成が可能な混合比で、半導体材料ガスと希釈ガスを反応ガスとし、プラズマを生成して成膜する。具体的には、シランに代表される半導体材料ガスを水素などで希釈した反応ガス（材料ガスともいう）を反応空間内に導入し、所定の圧力を維持してプラズマ、代表的にはグロー放電プラズマを生成し、反応空間内に置かれた被処理基板上に被膜（複数の結晶領域を含む半導体膜）が成膜される。半導体材料ガスとしては、シラン、ジシランに代表される水素化シリコンを用いることができる。水素は希釈ガスの代表例であり、水素化シリコン及び水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種または複数種の希ガス元素で希釈し、第１の半導体膜１０４を成膜することもできる。希釈は、水素化シリコンに対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。例えば、第１の半導体膜１０４は、プラズマＣＶＤ装置の処理室（チャンバー、反応室、成膜室、反応空間ともいう）内において、シランに代表される半導体材料ガスを水素などで希釈し、グロー放電プラズマにより形成することができる。なお、水素化シリコンの代わりに、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４等の塩化シリコン又はＳｉＦ_４等のフッ化シリコンを用いることができる。グロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。また、周波数が１ＧＨｚ以上のマイクロ波の高周波電力を印加しても良い。周波数が１ＧＨｚ以上のマイクロ波プラズマにより形成した膜は電子密度が高く、水素化シリコンの解離が容易となる。このため、マイクロ波プラズマを用いた複数の結晶領域を含む半導体膜の形成は、周波数が数十ＭＨｚ以上数百ＭＨｚ以下の高周波プラズマＣＶＤ法により形成した場合と比較して、複数の結晶領域を含む半導体膜の作製が容易であり、成膜速度を高めることができ、生産性を向上させることができる。

複数の結晶領域を含む第１の半導体膜１０４は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。また、複数の結晶領域を含む半導体膜が微結晶半導体膜である場合、微結晶半導体膜の成膜速度は、非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、薄く形成し、スループットを向上させることが好ましい。

次に、第１の半導体膜１０４上に非晶質構造を有する第２の半導体膜１０５を形成する（図２（Ｂ）を参照）。非晶質構造を有する第２の半導体膜１０５、代表的には非晶質半導体膜は、シランに代表される半導体材料ガスを用いて、プラズマを生成して成膜する。半導体材料ガスは、第１の半導体膜１０４と同様の材料を用いることができ、シラン、ジシランに代表される水素化シリコン、フッ化シリコンまたは塩化シリコンを、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、プラズマＣＶＤ法により形成することができる。または、水素化シリコンの流量の１倍以上１０倍以下、好ましくは１倍以上５倍以下の流量の水素を用いて希釈し、水素を含む非晶質半導体を形成することができる。また、上記水素を含む非晶質半導体に、フッ素、塩素などのハロゲン元素を添加してもよい。

また、非晶質構造を有する第２の半導体膜１０５は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用い、水素または希ガスでスパッタリングして、非晶質半導体を形成することができる。つまり、第２の半導体膜１０５をスパッタリング法により形成することができる。

次に、第２の半導体膜１０５上に一導電型を付与する不純物元素が添加された一導電型の不純物半導体膜１０６を形成する（図２（Ｂ）を参照）。

ここでは、ｎチャネル型の薄膜トランジスタを形成するため、不純物半導体膜１０６は、ドナーとなる一導電型を付与する不純物元素（ｎ型を付与する不純物元素ともよぶ。）を含む半導体膜（不純物半導体膜）を形成する。不純物半導体膜１０６を後にエッチングすることで、ソース領域およびドレイン領域を構成する一対の一導電型の不純物半導体層を形成する。ｎチャネル型の薄膜トランジスタを形成する場合には、ドナーとなる不純物元素としてリンを添加して不純物半導体膜１０６を形成すればよく、シランに代表される半導体材料ガスにフォスフィン（ＰＨ_３）等のｎ型を付与する不純物元素を含む気体を加えて形成することができる。不純物半導体膜１０６は、非晶質半導体により形成することができる。非晶質半導体中には結晶粒を含んでいてもよい。または、微結晶半導体であってもよい。不純物半導体膜１０６は３０ｎｍ以上１００ｎｍ以下程度の厚さで形成すればよい。

なお、ｐチャネル型の薄膜トランジスタを形成する場合には、不純物半導体膜１０６として、アクセプターとなる一導電型を付与する不純物元素（ｐ型を付与する不純物元素ともよぶ。）を含む半導体膜（不純物半導体膜）を形成する。代表的なアクセプターとなる不純物元素としてはボロンを添加すれば良く、シランに代表される半導体材料ガスにジボラン（Ｂ_２Ｈ_６）等のｐ型を付与する不純物元素を含む気体を加えれば良い。

次に、不純物半導体膜１０６上に第１のレジストマスク１０７を形成する（図２（Ｃ）を参照）。第１のレジストマスク１０７は、フォトマスクを用いてレジストマスクを形成する。

次に、第１のレジストマスク１０７を用いて不純物半導体膜１０６、第２の半導体膜１０５、および第１の半導体膜１０４をエッチングする。この工程により、第１の半導体膜１０４、第２の半導体膜１０５、不純物半導体膜１０６を素子毎に分離する。素子毎の分離により、所望の形状にパターン形成された第１の半導体層１０８、第２の半導体層１０９及び不純物半導体層１１０が得られる（図２（Ｄ）を参照）。この後、第１のレジストマスク１０７を除去する。

次に、ゲート絶縁膜１０３および不純物半導体層１１０上に、導電膜１１１を形成する。導電膜１１１は、不純物半導体層１１０、第２の半導体層１０９、および第１の半導体層１０８の側面を覆うように形成する（図３（Ａ）を参照）。

導電膜１１１は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０２に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。一導電型を付与する不純物が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電膜１１１として、アルミニウム膜をモリブデン膜で挟んだ三層の積層構造とするとよい。

導電膜１１１は、ＣＶＤ法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電膜１１１は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。

次に、導電膜１１１上に第２のレジストマスク１１２を形成する。第２のレジストマスク１１２は、第１のレジストマスク１０７と同様に、フォトマスクを用いて形成する。

次に、第２のレジストマスク１１２を用いて導電膜１１１をエッチングし、一対の配線層１１３を形成する（図３（Ｂ）を参照）。一対の配線層１１３は、ソース電極及びドレイン電極を構成する。導電膜１１１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜１１１が等方的にエッチングされる。その結果、導電膜１１１は第２のレジストマスク１０７よりも内側に後退し、分離した一対の配線層１１３が形成される。ウエットエッチングを適用することで、離間して設けられた一対の配線層１１３の間において、対向する一対の配線層１１３の側面と、後に形成される対向する一対の不純物半導体層の側面は一致せず、配線層１１３の側面の外側に、ソース領域及びドレイン領域を構成する一対の不純物半導体層の側面が形成される。配線層１１３は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線を構成する配線層と、ソース電極及びドレイン電極を構成する配線層とは別に設けてもよい。

次に、第２のレジストマスク１１２が形成された状態で、不純物半導体層１１０をエッチングする（図３（Ｃ）を参照）。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層１１５が得られる。一対の不純物半導体層１１５は離間しており、ソース領域およびドレイン領域を構成する。

また、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１５を形成するエッチングで、第２の半導体層１０９の一部がエッチングされて凹部が形成され、第２の半導体層１１４が形成される。ここで、凹部には第２の半導体層１０９の一部が残存するように、不純物半導体層１１０のエッチングを制御することが好ましい。不純物半導体層１１０のエッチング後、凹部に残存する第２の半導体層１１４の膜厚（第２の半導体層１１４の凹部の膜厚）は、前記エッチング前の膜厚の半分程度とすることが好ましい。つまり、エッチングによる一対の不純物半導体層１１５形成後、不純物半導体層１１５下の第２の半導体層において、不純物半導体層１１５と重なる領域と、不純物半導体層１１５と重ならない領域（不純物半導体層１１５の離間された間隙に重なる領域）と、で、膜厚に差が生じている。これは、ソース領域およびドレイン領域を構成する不純物半導体層１１５の形成プロセスにおいて、不純物半導体層１１５と重なる領域の第２の半導体層はエッチングされず、不純物半導体層１１５と重ならない領域の第２の半導体層はエッチングされるからである。なお、凹部は、ソース領域及びドレイン領域間を繋ぐ層の表面であり、バックチャネルともいう。

ところが、第２の半導体層の一部をエッチングすることにより凹部を形成する際に、凹部の表面がエッチングによるダメージを受けてしまう。凹部の表面にはドライエッチングと同一装置内で、水素、窒素、酸素、炭素、硼素、塩素の少なくともいずれかが存在するガス雰囲気のプラズマに曝すことにより、凹部の表面に上記元素を取り込んだ変質層が形成される。また、凹部の表面を大気に曝すことによっても大気中の元素を取り込んだ変質層が形成される。凹部の表面に炭素や塩素などを含む変質層が形成されてしまうと、オフ電流の増加や移動度の低下など電気的特性に悪影響を及ぼす。また、第２の半導体層の一部をエッチングすることにより第２の半導体層に欠陥などのダメージが形成される。このような欠陥や不純物元素などが第２の半導体層の表面に存在すると、欠陥や不純物元素がリークパスとなり、オフ電流が増加してしまう。

次に、第２のレジストマスク１１２が形成された状態で、ドライエッチングを行う。第２の半導体層の一部をエッチングすることにより凹部を形成した後に、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、凹部の表面に存在するエッチング残渣などの不純物を除去することができる。

ドライエッチング条件は、露出している第２の半導体層１０９にダメージが入らず、且つ該第２の半導体層１０９に対するエッチングレートが低い条件を用いる。つまり、露出している第２の半導体層１０９表面にほとんどダメージを与えず、且つ露出している第２の半導体層１０９の膜厚がほとんど減少しない条件を用いる。露出している第２の半導体層１０９は、第２の半導体層１０９に形成された凹部の表面に相当する。エッチングガスとしては、塩素系ガスを用い、代表的にはＣｌ_２ガスを用いる。また、エッチング方法については特に限定はなく、ＩＣＰ方式の他、ＣＣＰ方式、ＥＣＲ方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。

ここで、上記ドライエッチング条件の一例としては、Ｃｌ_２ガスの流量を１００ｓｃｃｍ、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板１０１（第２の半導体層１０９が形成された基板）側には電力を投入せず０Ｗとして、３０秒間のエッチングを行う。チャンバー内壁の温度は約８０℃とすることが好ましい。

そこで、第２の半導体層にドライエッチングを行った後、第２のレジストマスク１１２が形成された状態で、水プラズマ処理を行い、絶縁層１１６を形成する（図５（Ａ）を参照）。このようにすることで、第２の半導体層の凹部の表面に安定した変質層（絶縁層１１６）を形成することができ、第２の半導体層の凹部を形成する際にできたダメージを回復させることができる。絶縁層１１６は、酸化珪素で形成されることが好ましい。また、凹部の表面と絶縁層１１６の界面を良質にすることができる。このような絶縁層１１６を形成することにより、薄膜トランジスタのオフ電流を低下させ、移動度を上昇させるなど電気的特性を向上させることができる。また、Ｈ_２Ｏガスを用いてプラズマに曝すことにより、第２のレジストマスク１１２を除去することができる。

水プラズマ処理は、反応空間に水蒸気（Ｈ_２Ｏ蒸気）に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる。Ｈ_２Ｏをプラズマ化することにより、酸素（Ｏ）原子、水素（Ｈ）原子、又はＨ_２Ｏの励起分子、さらにＯＨ遊離基が生成される。プラズマ化したときにＯＨ遊離基を生成するものならばよく、水蒸気（Ｈ_２Ｏ蒸気）に代表される水を主成分とするガスの他、過酸化水素水（Ｈ_２Ｏ_２）を用いることもできる。プラズマ発生法は、特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型（平行平板型）プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、ヘリコン方式などを適用することができる。また、プラズマ処理は、１００℃〜２８０℃の温度範囲、好ましくは、２２０℃〜２８０の温度範囲で行うことが好ましい。プラズマ処理の温度が低すぎると、レジストマスクのアッシングレートが低下してしまい、逆に温度が高すぎると第２の半導体層のダングリングボンドを終端化したＯＨ基が脱離してしまい、ダングリングボンドの終端化が進まないからである。

図４に、本実施の形態で使用されるプラズマ処理装置の一例を示す概要構成図を示す。本実施の形態では、プラズマ発生室の下流側に存在するプラズマの雰囲気中に、被処理物１３０を置く、いわゆるダウンフロー型のＩＣＰプラズマ処理装置を用いている。

プラズマ処理装置本体を構成する真空容器２０１の上部には、内部にプラズマ発生室２０２が形成された放電管２０３が設けられている。例えば、石英よりなる放電管２０３の頂部にはガス導入管２０４が設けられている。処理ガスは、ガス導入管２０４からプラズマ発生室２０２内に導入されるようになっている。また、ガス導入管２０４には、ガス供給手段２１４が接続されている。ガス供給手段２１４は、マスフローコントローラ２１１、ベーパライザー２１２、シリンダ２１３などで構成されている。

放電管２０３の外周部には、プラズマ発生室２０２内において、プラズマ放電を励起させるための放電コイル２０５が螺旋状に巻き付けられている。この放電コイル２０５に電力を供給するため、該放電コイル２０５には高周波（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源２０６（以下、ＲＦ電源と記す）の一端が接続されている。従って、放電コイル２０５には、ＲＦ電源２０６により１００ｋＨｚ〜１００ＭＨｚの、例えば、１３．５６ＭＨｚ程度の高周波の電力が供給される。なお、このＲＦ電源２０６の他端は接地されてグランドレベルに落とされている。

真空容器２０１の下部、つまりプラズマ発生室２０２の下方にはダウンフロー室２０７が形成されている。このダウンフロー室２０７には、被処理物１３０を保持するためのステージ２１５が設けられ、プラズマ発生室２０２からプラズマが導入される。被処理物１３０（ここでは、図３（Ｃ）の状態の基板１０１）を上方に向けて保持するステージ２１５には、この被処理物１３０を加熱してプラズマ処理を向上させるためのヒータ２０８が組み込まれている。なお、真空容器２０１内の圧力を１．０Ｐａ程度の低い圧力に設定するために、ダウンフロー室２０７の低壁に開口して排気口２０９が設けられ、該排気口２０９は図示しない真空ポンプに接続されている。

このような、ダウンフロー型のプラズマ処理装置は、試料とプラズマが発生する領域とは離間しているため、プラズマ処理による試料のプラズマ損傷が抑制されるため好ましい。

次に、上記プラズマ処理装置を用いて、基板に水プラズマ処理を行う方法の一例について以下に説明する。

まず、ステージ２１５の温度をヒータ２０８によって２５０度に設定して、被処理物１３０を加熱した状態にする。チャンバー内の圧力を６６．５Ｐａとし、コイル型の電極に１８００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入する。続いて、シリンダ２１３から純水を供給し、ベーパライザー２１２で気化させて、ガス状の水（Ｈ_２Ｏ）を流量３００ｓｃｃｍでプラズマ発生室２０２に導入する。プラズマ発生室２０２内では、マイクロ波によってＨ_２Ｏがプラズマ化する。そしてプラズマ化したＨ_２Ｏが、ガス下流のダウンフロー室２０７に導入され、ダウンフロー室２０７のステージ２１５では、第２の半導体層１１４及び第２のレジストマスク１１２にプラズマ化されたＨ_２Ｏが供給される。このようなプラズマ化されたＨ_２Ｏの供給を１８０秒行う。

これにより、第２の半導体層１１４の凹部の表面には絶縁層１１６が形成され、第２のレジストマスク１１２は、そのプラズマ化されたＨ_２Ｏと反応して灰化して除去される。

第２の半導体層１１４の凹部を形成した後、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１１４上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてＨ_２Ｏガスを用いて水プラズマ処理を行うことにより、第２の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンド（ダメージ）にＯＨ遊離基が作用して、ＯＨ遊離基でダングリングボンドを終端化することができる。その結果、第２の半導体層の凹部の表面に安定した変質層（絶縁層１１６）を形成することができ、第２の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層１１６の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。

さらに、第２のレジストマスクを水プラズマに曝すことにより、第２のレジストマスク１１２を除去することができる。第２のレジストマスク１１２を水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第２の半導体層１１４の凹部を形成し、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けてＨ_２Ｏガスを用いて水プラズマ処理を行うことにより、オン電流が高く、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタとすることができる。また、電気的特性のばらつきを低減することができる。

ここで、水プラズマ処理により、オフ電流が低減するする原因について検証した。水プラズマ処理において、Ｈ原子、ＯＨ基が主な生成種である。そこで、Ｈ原子及びＯＨ基がＳｉのダングリングボンド（欠陥）へ作用する様子について検証した。

Ｓｉの１つのダングリングボンドを有するモデル（モデル１）、Ｓｉの１つのダングリングボンドをＨ原子で終端したモデル（モデル２）、Ｓｉの１つのダングリングボンドをＯＨ基で終端したモデル（モデル３）、それぞれにおいて、シミュレーションを行った。シミュレーション用のソフトウェアとしては、Ａｃｃｅｌｒｙｓ社製のＣＡＳＴＥＰ（密度汎関数理論を用いた第１原理計算ソフトウェア）を用いている。また、ここでは、Ｓｉ原子６４個の格子から１つのＳｉを除いて６３個とした。

図２９（Ａ）に、１つのＳｉのダングリングボンドを有するシリコン膜の格子構造（モデル１）のモデル図を示す。図２９（Ｂ）に、ＳｉのダングリングボンドをＨ原子で終端したシリコン膜の格子構造（モデル２）のモデル図を示す。また、図２９（Ｃ）に、ＳｉのダングリングボンドをＯＨ基で終端したシリコン膜の格子構造（モデル３）のモデル図を示す。

モデル１乃至モデル３を用いて行った計算の結果について図３０に示す。図３０の横軸は真空準位を原点にとったときの電子のエネルギーを示し、縦軸は電子の状態密度を示す。また、破線でモデル１、細い実線でモデル２、太い実線でモデル３のシミュレーション結果を示す。

電子のエネルギーが−５．０ｅＶ以下は価電子帯（ＶＢと示す。）を示し、−４．１ｅＶ以上は伝導帯（ＣＢと示す。）を示し、−５．０〜−４．１ｅＶはバンドギャップ（Ｅｇと示す。）を示す。また、本シミュレーションにおいては、バンドギャップは０．９ｅＶであり、実験値の１．２ｅＶよりも小さくなった。しかし、バンドギャップが小さくなることは、密度汎関数理論に共通する問題であり、今回のシミュレーションが不適切であることを示すものではない。

モデル１、即ちダングリングボンドが１つ含まれている場合は、バンドギャップ中において電子の状態密度を有することが分かる。これは、ダングリングボンドに起因する欠陥準位である。シリコン膜中に欠陥が存在すると欠陥がリークパスとなるため、このような欠陥が存在する膜（第２の半導体層）を薄膜トランジスタに用いると、オフ電流が高くなる原因となる。

一方、モデル２、即ち、ダングリングボンドがＨ原子で終端されている場合と、モデル３、即ちダングリングボンドが１つのＯＨ基と３つのＨ原子で終端されている場合は、バンドギャップにおいて、電子の状態密度が０であることから、欠陥準位が含まれていないことが分かる。このことから、欠陥が含まれるシリコン膜にＨ原子またはＯＨ基に曝し、ダングリングボンドがＨ原子またはＯＨ基で終端されることにより、シリコン膜の欠陥準位が低減する。このような欠陥準位の低減された膜を薄膜トランジスタに用いることで、オフ電流を低減することがわかる。

次に、水素プラズマ処理と比較して、水プラズマ処理を行ったときの効果について、考察する。また、図３１（Ａ）及び（Ｃ）において、シリコン膜の格子構造のモデル図を示し、図３１（Ｂ）及び（Ｄ）において、シリコン膜の結合のモデル図を示す。

図３１（Ａ）及び（Ｂ）に示すように、Ｓｉに結合するＨにＯＨ基が近づくと、結合エネルギーの高いＯＨ基がＳｉと結合し、Ｓｉと結合していたＨ原子は解離する。一方、解離したＨ原子は、図３１（Ｃ）及び（Ｄ）に示すように、シリコン膜中へと移動する。ＳｉとＯＨ基の結合エネルギーは３．０３ｅＶであり、ＳｉとＨ原子の結合エネルギーは１．９４ｅＶである。このため、ＳｉとＨの結合よりもＳｉとＯＨの結合の方が安定である。したがって、Ｈ原子よりもＯＨ基の方が、シリコン膜中のダングリングボンドの終端が進みやすいといえる。また、Ｈ原子もＯＨ基もシリコン膜の欠陥準位を低減するが、Ｈ原子はＯＨ基より結合エネルギーが小さいため、薄膜トランジスタの駆動時に容易に解離しやすく、再び欠陥準位を発生させてしまい、オフ電流が増加する原因となる。しかしながら、ＯＨ基はＨ原子より結合エネルギーが大きいため、解離しにくく、欠陥準位を発生しにくいといえる。

以上のことから、欠陥を有するシリコン膜にＯＨ基を曝すことにより、シリコン膜中の欠陥を低減することが可能である。このため、当該シリコン膜を薄膜トランジスタに用いると、キャリアをトラップする欠陥が低減するため、オフ電流が低減すると考えられる。

以上により、本実施の形態に係る薄膜トランジスタを作製することができる（図５（Ａ）を参照）。本実施の形態に係る薄膜トランジスタは、液晶表示装置または発光表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、開口部を有する絶縁層１１７を形成し、該開口部において配線層１１３により構成されるソース電極及びドレイン電極と接続されるように画素電極層１１８を形成する（図５（Ｂ）を参照）。この開口部は、フォトリソグラフィ法により形成することができる。その後、当該開口部を介して接続されるように、絶縁層１１７上に画素電極層１１８を設ける（図５（Ｂ）を参照）。このようにして図１に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。

なお、絶縁層１１７は、ゲート絶縁膜１０３と同様に形成することができる。絶縁層１１７は、大気中に浮遊する有機物、金属又は水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。

なお、画素電極層１１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極層１１８は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。

画素電極層１１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。

画素電極層１１８は、配線層１１３等と同様に、フォトリソグラフィ法を用いてエッチングを行い、パターン形成すればよい。

なお、図示していないが、絶縁層１１７と画素電極層１１８との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。

本発明の一態様に係る薄膜トランジスタは、複数の結晶領域を含む半導体（代表的には微結晶半導体）と非晶質構造を有する半導体（代表的には非晶質半導体）を積層させることで、好適なオフ電流とオン電流の両立を図っている。また、第２の半導体層に形成された凹部に水プラズマ処理を行うことにより、凹部に存在するダングリングボンドをＯＨ遊離基で終端化することができる。凹部の表面と絶縁層との界面を良質にすることができ、オフ電流を低減し、トランジスタ特性のばらつきを抑制することができる。したがって、良好な電気的特性を有する薄膜トランジスタを得ることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１と異なる薄膜トランジスタの作製方法について、図６乃至図７を用いて説明する。実施の形態１の薄膜トランジスタの構造上の相違点は、第１の半導体層１０８の有無である。本実施の形態で説明する薄膜トランジスタは、第２の半導体層１０９（非晶質構造を有する半導体層）が、本発明の一態様に係る薄膜トランジスタのチャネル形成領域として機能する。以下、本実施の形態に係る薄膜トランジスタの作製方法について説明する。本実施の形態では、ｎチャネル型の薄膜トランジスタの作製方法について説明する。なお、図１に示す薄膜トランジスタの作製方法と重複する部分に関しては、省略或いは簡略化して説明する。

上記実施の形態１の図１と同様の工程を行い、基板１０１上にゲート電極層１０２及びゲート絶縁膜１０３を形成する（図６（Ａ）を参照）。

次に、ゲート絶縁膜１０３上に非晶質構造を有する第２の半導体膜１０５及び一導電型を付与する不純物元素が添加された一導電型の不純物半導体膜１０６を形成する（図６（Ｂ）を参照）。

次に、不純物半導体膜１０６上に第１のレジストマスクを形成し、該第１のレジストマスクを用いて不純物半導体膜１０６及び第２の半導体膜１０５をエッチングする。この工程により、第２の半導体膜１０５、不純物半導体膜１０６を素子毎に分離する。素子毎の分離により、所望の形状にパターン形成された第２の半導体層１０９及び不純物半導体層１１０が得られる。この後、第１のレジストマスクを除去する。次に、ゲート絶縁膜１０３および不純物半導体層１１０上に、導電膜１１１を形成する。導電膜１１１は、不純物半導体層１１０、第２の半導体層１０９の側面を覆うように形成する（図６（Ｃ）を参照）。

次に、導電膜１１１上に第２のレジストマスク１１２を形成し、該第２のレジストマスク１１２を用いて導電膜１１１をエッチングする。この工程により、一対の配線層１１３を形成する（図６（Ｄ）を参照）。一対の配線層１１３は、ソース電極およびドレイン電極を構成する。

次に、第２のレジストマスク１１２が形成された状態で、不純物半導体層１１０をエッチングする（図７（Ａ）を参照）。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層１１５が得られる。一対の不純物半導体層１１５は離間しており、ソース領域およびドレイン領域を構成する。

また、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１５を形成するエッチングで、一対の不純物半導体層１１５下に位置する第２の半導体層１０９の一部がエッチングされ凹部が形成された、第２の半導体層１１４が得られる（図７（Ａ）を参照）。

次に、第２のレジストマスク１１２が形成された状態で、ドライエッチングを行う。ドライエッチングは、露出している第２の半導体層１１４にダメージが入らず、且つ該第２の半導体層１１４に対するエッチングレートが低い条件で行う。第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１１４上に存在する残渣などの不純物を除去することができる。

次に、第２のレジストマスク１１２が形成された状態で、水プラズマ処理を行う（図７（Ｂ）を参照）。水プラズマ処理は、反応空間に水蒸気（Ｈ_２Ｏ蒸気）に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる。水プラズマ処理を行うことにより、第２の半導体層の凹部の表面に変質層（絶縁層１１６）を形成することができる。また、第２のレジストマスクを水プラズマに曝すことにより、第２のレジストマスクを除去することができる（図７（Ｃ）を参照）。

以上のように、第２の半導体層１１４の凹部を形成した後、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１１４上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてＨ_２Ｏガスを用いて水プラズマ処理を行うことにより、第２の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンドにＯＨ遊離基が作用して、ＯＨ遊離基でダングリングボンドを終端化することができる。その結果、第２の半導体層の凹部の表面に安定した変質層（絶縁層１１６）を形成することができ、第２の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層１１６の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。

さらに、第２のレジストマスクを水プラズマに曝すことにより、第２のレジストマスク１１２を除去することができる。第２のレジストマスク１１２を水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第２の半導体層１１４の凹部を形成し、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けてＨ_２Ｏガスを用いて水プラズマ処理を行うことにより、薄膜トランジスタのオフ電流を低下させ、移動度など電気的特性を向上させることができる。

本実施の形態に係る薄膜トランジスタを作製することができる。図７（Ｄ）に示すように、絶縁層１１７を形成し、該絶縁層１１７に形成された開口部を埋めるように画素電極層１１８を形成してもよい。

本実施の形態に示す薄膜トランジスタにおいても、第２の半導体層に形成された凹部に水プラズマ処理を行うことにより、凹部に存在するダングリングボンドをＯＨ遊離基で終端化することができる。凹部の表面と絶縁層との界面を良質にすることができ、オフ電流を低減し、トランジスタ特性のばらつきを抑制することができる。したがって、良好な電気的特性を有する薄膜トランジスタを得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態と異なる薄膜トランジスタの作製工程について説明する。

上記実施の形態１の図１（Ａ）乃至図１（Ｂ）までと同様の工程を行い、基板１０１上にゲート電極層１０２を間に介して、ゲート絶縁膜１０３、第１の半導体膜１０４、第２の半導体膜１０５、及び不純物半導体膜１０６を形成する（図８（Ａ）を参照）。各構成の材料及び作製方法は、実施の形態１と同様であるため、省略する。また、実施の形態２で示したように、微結晶半導体膜を形成せずに、ゲート絶縁膜１０３上に、第２の半導体膜１０５及び不純物半導体膜１０６を形成してもよい。

次に、不純物半導体膜１０６上に導電膜１１１を形成する（図８（Ａ）を参照）。導電膜の材料及び作製方法は、実施の形態１と同様であるため省略する。

次に、導電膜１１１上にレジストマスク１１９を形成する（図８（Ｂ）を参照）。レジストマスク１１９は、厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。本実施の形態において、微結晶半導体膜及び非晶質半導体膜のパターンを形成する工程と、不純物半導体膜を分離してソース領域及びドレイン領域を構成する一対の不純物半導体膜を形成する工程において、多階調マスクを用いることができる。

多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。

図９（Ａ−１）及び図９（Ｂ−１）は、代表的な多階調マスクの断面を示す。図９（Ａ−１）には、グレートーンマスク１８０を示し、図９（Ｂ−１）にはハーフトーンマスク１８５を示す。

図９（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。

回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。

透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。

グレートーンマスク１８０に露光するための光を照射した場合、図９（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２又は回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調節可能である。

図９（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７及び遮光層により形成された遮光部１８８で構成されている。

半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。

ハーフトーンマスク１８５に露光するための光を照射した場合、図９（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８又は半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により調整可能である。

多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマスクを形成することができる。

次に、レジストマスク１１９を用いて導電膜１１１、不純物半導体膜１０６、第２の半導体膜１０５及び第１の半導体膜１０４をエッチングする。この工程により、第１の半導体膜１０４、第２の半導体膜１０５、不純物半導体膜１０６、導電膜１１１を素子毎に分離する（図８（Ｃ）を参照）。素子毎の分離により、所望の形状にパターン形成された第１の半導体層１０８、第２の半導体層１０９、不純物半導体層１１０及び導電層１２０が得られる。

次に、レジストマスク１１９を後退させて、レジストマスク１２１を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。

次に、レジストマスク１２１を用いて導電膜１１１をエッチングし、ソース電極及びドレイン電極を構成する一対の配線層１２２を形成する（図１０（Ａ）を参照）。導電膜１１１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜１１１の側面が等方的にエッチングされる。その結果、導電膜１１１は、レジストマスク１２１よりも内側に後退し、離間した一対の配線層１２２が形成される。したがって配線層１２２の側面と、下層の不純物半導体層１１０の側面は一致せず、配線層１２２の側面の外側に、後にソース領域及びドレイン領域を形成する不純物半導体層１１０の側面が位置する。配線層１２２は、ソース電極及びドレイン電極のみならず信号線としても機能する。但し、これに限定されず、信号線を構成する配線層と、ソース電極及びドレイン電極を構成する配線層とは別に設けてもよい。

次に、レジストマスク１２１が形成された状態で、不純物半導体層１１０をエッチングする（図１０（Ａ）を参照）。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層１１５が得られる。一対の不純物半導体層１１５は分離しており、ソース領域及びドレイン領域を構成する。

また、ソース領域及びドレイン領域を構成する一対の不純物半導体層１１５を形成するエッチングで、第２の半導体層１０９の一部がエッチングされて凹部が形成され、第２の半導体層１１４が形成される。ここで、凹部には第２の半導体層１０９の一部が残存するように、不純物半導体層１１０のエッチングを制御することが好ましい。不純物半導体層１１０のエッチング後、凹部に残存する第２の半導体層１１４の膜厚（第２の半導体層１０９の凹部の膜厚）は、前記エッチング前の膜厚の半分程度とすることが好ましい。つまり、エッチングによる一対の不純物半導体層１１５の形成後、不純物半導体層１１５下の第２の半導体層において、不純物半導体層１１５と重なる領域と、不純物半導体層１１５と重ならない領域（不純物半導体層１１５の離間された間隙に重なる領域）とで、膜厚に差が生じている。これは、ソース領域及びドレイン領域を構成する不純物半導体層１１５の形成プロセスにおいて、不純物半導体層１１５と重なる領域の第２の半導体層はエッチングされず、不純物半導体層１１５と重ならない領域の第２の半導体層はエッチングされるからである。

次に、レジストマスク１２１が形成された状態で、ドライエッチングを行う。ドライエッチングは、露出している第２の半導体層１１４にダメージが入らず、且つ該第２の半導体層１１４に対するエッチングレートが低い条件で行う。第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１１４上に存在する残渣などの不純物を除去することができる。

次に、レジストマスク１２１が形成された状態で、水プラズマ処理を行う。水プラズマ処理は、反応空間に水蒸気（Ｈ_２Ｏ蒸気）に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる（図１０（Ｂ）を参照）。水プラズマ処理を行うことにより、第２の半導体層の凹部の表面に変質層（絶縁層１１６）を形成することができる。また、第２のレジストマスクを水プラズマに曝すことにより、レジストマスク１２１を除去することができる（図１０（Ｃ）を参照）。

第２の半導体層１１４の凹部を形成した後、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１１４上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてＨ_２Ｏガスを用いて水プラズマ処理を行うことにより、第２の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンドにＯＨ遊離基が作用して、ＯＨ遊離基でダングリングボンドを終端化することができる。その結果、第２の半導体層の凹部の表面に安定した変質層（絶縁層１１６）を形成することができ、第２の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層１１６の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。

さらに、レジストマスクを水プラズマに曝すことにより、レジストマスク１２１を除去することができる。レジストマスク１２１を水プラズマに曝すことにより、基板に存在する塩素等のコロージョン発生の原因となる塩素が水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第２の半導体層１１４の凹部を形成し、第２の半導体層１１４にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けて水プラズマ処理を行うことにより、薄膜トランジスタのオフ電流を低下させ、移動度など電気的特性を向上させることができる。また、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。

以上より、実施の形態に係る薄膜トランジスタを作製することができる。以下、実施の形態１と同様にして、絶縁層１１７を形成し、該絶縁層１１７に形成された開口を埋めるように画素電極層１１８を形成してもよい（図５（Ｂ）を参照）。

なお、本実施の形態では、上記実施の形態１に示した作製工程で説明したが、もちろん実施の形態２に示す作製工程に適用することもできる。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図１１乃至図１３を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。

図１１と図１２は、ＶＡ型液晶パネルの画素構造を示している。図１２は本形態で示す画素構造の平面図であり、図１２中に示す切断線Ｙ−Ｚに対応する断面構造を図１１に表している。以下の説明ではこの両図を参照して説明する。

本形態で示す画素構造は、基板５００上に設けられた一つの画素に複数の画素電極が有り、それぞれの画素電極に平坦化膜５２２およびパッシベーション膜５２０を介して薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。

画素電極５２４は、コンタクトホール５２３において、配線５１８で薄膜トランジスタ５２８と接続している。また、画素電極５２６は、コンタクトホール５２７において、配線５１９で薄膜トランジスタ５２９と接続している。薄膜トランジスタ５２８のゲート配線５０２と、薄膜トランジスタ５２９のゲート配線５０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線５１６は、薄膜トランジスタ５２８と薄膜トランジスタ５２９で共通に用いられている。薄膜トランジスタ５２８及び薄膜トランジスタ５２９は実施の形態３で示す方法を用いて作製することができる。もちろん、薄膜トランジスタ５２８及び薄膜トランジスタ５２９は他の実施の形態で示す方法を用いて作製することもできる。

画素電極５２４と画素電極５２６の形状は異なっており、スリット５２５によって分離されている。Ｖ字型に広がる画素電極５２４の外側を囲むように画素電極５２６が形成されている。画素電極５２４と画素電極５２６に印加する電圧のタイミングを、薄膜トランジスタ５２８及び薄膜トランジスタ５２９により異ならせることで、液晶の配向を制御している。ゲート配線５０２とゲート配線５０３は異なるゲート信号を与えることで、薄膜トランジスタ５２８と薄膜トランジスタ５２９の動作タイミングを異ならせることができる。また、画素電極５２４、５２６上に配向膜５４８が形成されている。

対向基板５０１には、遮光膜５３２、着色膜５３６、対向電極５４０が形成されている（図１１を参照）。また、着色膜５３６と対向電極５４０の間には平坦化膜５３７が形成され、液晶の配向乱れを防いでいる。また、対向電極５４０上に配向膜５４６が形成される。図１３に対向基板５０１側の画素構造を示す。対向電極５４０は異なる画素間で共通化されている電極であり、該対向電極５４０にはスリット５４１が形成されている。スリット５４１と、画素電極５２４及び画素電極５２６側のスリット５２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。その結果、液晶が配向する方向を場所によって異ならせることができ、視野角を広げることができる。

画素電極５２４と液晶層５５０と対向電極５４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極５２６と液晶層５５０と対向電極５４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。

なお、ここでは、液晶表示装置として、ＶＡ型の液晶表示装置を示したが、本発明の一態様に係る薄膜トランジスタを用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。

以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い液晶表示装置を作製することができる。また、素子間の電気的特性のばらつきが低減されているため、輝度のばらつきが低減され、画質の向上した液晶表示装置を作製することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図１４（Ａ）に、画素の上面図の一形態を示し、図１４（Ｂ）に図１４（Ａ）中の切断線Ａ−Ｂに対応する断面構造の一形態を示す。

発光装置としては、本形態ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態３を用いる例を示す。もちろん、本形態で示す薄膜トランジスタは、他の実施の形態に示す薄膜トランジスタを用いることができる。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらに発光層を誘電体層で挟み込んだものを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。

図１４（Ａ）及び図１４（Ｂ）において、第１の薄膜トランジスタ２８１ａは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ２８１ｂは発光素子２８２への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。

第１の薄膜トランジスタ２８１ａのゲート電極は走査線２８３ａに、ソース電極またはドレイン電極の一方は信号線２８４ａに接続され、ソース電極またはドレイン電極の他方は配線２８４ｂを介して第２の薄膜トランジスタ２８１ｂのゲート電極２８３ｂに接続する。第２の薄膜トランジスタ２８１ｂのソース電極またはドレイン電極の一方は電源線２８５ａに接続され、ソース電極またはドレイン電極の他方は配線２８５ｂを介して表示装置の画素電極（陰極２８８）に接続される。第２の薄膜トランジスタ２８１ｂのゲート電極、ゲート絶縁膜、及び電源線２８５ａで容量素子を構成し、第１の薄膜トランジスタ２８１ａのソース電極またはドレイン電極の他方は容量素子に接続される。

なお、容量素子は、第１の薄膜トランジスタ２８１ａがオフ状態のときに第２の薄膜トランジスタ２８１ｂのゲート電極およびソース電極間の電圧、またはゲート電極およびドレイン電極間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。

本実施の形態では、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂを実施の形態１〜３の薄膜トランジスタを用いて形成することができる。また、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂはここではｎチャネル型の薄膜トランジスタで形成するが、第１の薄膜トランジスタ２８１ａをｎチャネルの型薄膜トランジスタで形成し、第２の薄膜トランジスタ２８１ｂをｐチャネル型の薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂをｐチャネル型の薄膜トランジスタで形成してもよい。

第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂ上に絶縁膜２８６を形成し、絶縁膜２８６上に平坦化膜２８７を形成し、平坦化膜２８７及び絶縁膜２８６に形成されるコンタクトホールにおいて、配線２８５ｂに接続する陰極２８８が形成される。平坦化膜２８７は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、陰極２８８が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁２９１を設ける。隔壁２９１の開口部において陰極２８８と接するように、発光層２８９が形成され、発光層２８９を覆うように陽極２９０が形成され、陽極２９０及び隔壁２９１を覆うように保護絶縁膜２９２が形成される。

ここでは、発光素子として上面射出構造の発光素子２８２を示す。上面射出構造の発光素子２８２は、第１の薄膜トランジスタ２８１ａ、第２の薄膜トランジスタ２８１ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、発光層２８９の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極２９０及び陰極２８８がショートし、表示欠陥となってしまう。このため、平坦化膜２８７を設けることが好ましい。

陰極２８８及び陽極２９０で発光層２８９を挟んでいる領域が発光素子２８２に相当する。図１４（Ａ）に示した画素の場合、発光素子２８２から発せられる光は、図１４（Ｂ）に白抜きの矢印で示すように陽極２９０側に射出する。

陰極２８８は仕事関数が小さく、且つ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。発光層２８９は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極２８８上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、発光層以外の層、例えば電子注入層、電子輸送層、ホール輸送層、ホール注入層を全て設ける必要はなく、実施者が適宜選択することができる。陽極２９０は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。

ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは逆側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。

また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。

以上の工程により、発光表示装置を作製することができる。オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い発光表示装置を作製することができる。また、素子間の電気的特性のばらつきが低減されているため、輝度のばらつきが低減され、画質の向上した発光表示装置を作製することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
次に、本発明の一態様の表示装置の一形態である表示パネルの構成について、以下に示す。

図１５（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す薄膜トランジスタを用いて形成する。素子間の特性ばらつきが低減されているため、表示パネルをばらつきなく安定に動作させることができる。信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層を用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０１６を設けてもよい。保護回路６０１６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１５（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣが接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。ＦＰＣ６０２５及び画素部６０２２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０２６を設けてもよい。保護回路６０２６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１５（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。シフトレジスタ６０３３ｂ及びアナログスイッチ６０３３ａの間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０３６を設けてもよい。保護回路６０３６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

図１５（Ａ）〜図１５（Ｃ）に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１５（Ａ）〜図１５（Ｃ）に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

なお、本発明の一態様として用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本発明の一態様に係る薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルを作製することができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明の一態様を実施できる。

その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６に示す。

図１６（Ａ）はテレビジョン装置である。表示パネルを、図１６（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。

図１６（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれている。受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。

図１７はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネルにＣＯＧ方式により実装されていても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。

勿論、本発明の一態様はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。

主画面２００３、サブ画面２００８において、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上したテレビ装置を提供することができる。

図１６（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上した携帯電話を提供することができる。

また、図１６（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、画質の向上したコンピュータを提供することができる。

図１６（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態で説明した発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、生産性が良好であり安価な照明器具を提供することができる。

図１８はスマートフォン携帯電話機の構成の一例を示しており、例えば表示部に、上記実施の形態で示した薄膜トランジスタを有する素子基板及びそれを有する表示装置が適用される。図１８（Ａ）が正面図、図１８（Ｂ）が背面図、図１８（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び筐体１１０９二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれている。

筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１１０９においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４などにより構成されている。また、アンテナは筐体１１１１内部に内蔵されている。

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。

図１８（Ａ）では筐体１１１１と筐体１１０９が重なり合っており、図１８（Ａ）の状態から筐体１１１１と筐体１１０９がスライドし、図１８（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上に表面カメラ用レンズ１１０６を備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとして裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。

スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。

また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。重なり合った筐体１１１１と筐体１１０９（図１８（Ａ））はスライドでき、図１８（Ｃ）のように展開して携帯情報端末として使用できる。また、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入し大量のデータ保存及び移動に対応できる。

筐体１１０９の裏面（図１８（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。

また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。

上記実施の形態に示す表示装置を適用することにより、画質の向上したスマートフォンを提供することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

以下において、本発明の一態様に関し実施例に基づいて更に詳しく説明する。本実施例では、ガラス基板上に微結晶シリコン膜を形成し、該微結晶シリコン膜に含まれるキャリアのライフタイムを測定し、チャネルエッチの後に水プラズマ処理を行うことにより微結晶シリコン膜に与えるプラズマの影響について調べた結果を以下に示す。

ここで、「ライフタイム」とは、半導体中に生成したキャリアが再結合して消滅するまでの平均寿命を示す。例えば、半導体ウエハ（シリコン）に光を照射すると、半導体中に電子及び正孔（キャリア）が生成される。生成された電子と正孔は再結合し、消滅する。このように、キャリアが生成し、再結合して消滅するまでの平均寿命が「ライフタイム」といわれている。なお、「ライフタイム」は、再結合ライフタイム、及びキャリアライフタイムとも呼ばれている。

光照射などで半導体ウエハに過剰な電子と正孔のキャリアを注入したとき、半導体ウエハ中に格子欠陥や重金属不純物などによるトラップ（捕獲）準位があると、これらのキャリアはトラップを介して再結合するため、ライフタイムは低下する。つまり、ライフタイムが向上するこということは、キャリア移動度の向上にもつながり、完成するトランジスタの電気的特性（高速動作など）の向上を実現することができる。

本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ１００ｎｍの微結晶シリコン膜をプラズマＣＶＤ法により形成したものである。微結晶シリコン膜の成膜条件は、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガスの流量と水素の流量の比を１：１５０とし、２８０Ｐａの圧力とした。以上により作製された微結晶シリコン膜を試料Ａとした。

次に、ガラス基板上に試料Ａと同様の条件で成膜した厚さ１００ｎｍの微結晶シリコン膜に対して、ドライエッチングを行った微結晶シリコン膜を用意した。ドライエッチングの条件は、エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、反応圧力１．０Ｐａ、下部電極の温度７０℃とした。以上により得られた微結晶シリコン膜を試料Ｂとした。

次に、ガラス基板上に試料Ａと同様の条件で成膜した厚さ１００ｎｍの微結晶シリコン膜に対して、試料Ｂと同様の条件でドライエッチングを行った後、Ｏ_２ガスを用いてプラズマ処理を行った微結晶シリコン膜を用意した。プラズマ処理の条件は、Ｏ_２の流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。以上により得られた微結晶シリコン膜を試料Ｃとした。

次に、ガラス基板上に試料Ａと同様の条件で成膜した厚さ１００ｎｍの微結晶シリコン膜に対して、試料Ｂと同様の条件でドライエッチングを行った後、Ｈ_２Ｏガスを用いてプラズマ処理を行った微結晶シリコン膜を用意した。プラズマ処理の条件は、Ｈ_２Ｏの流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。以上により得られた微結晶シリコン膜を試料Ｄとした。

試料Ａ乃至試料Ｄの微結晶シリコン膜に含まれるキャリアのライフタイムを、マイクロ波光導伝減衰法（Ｍｉｃｒｏｗａｖｅ Ｐｈｏｔｏ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｄｅｃａｙ：μ―ＰＣＤ法）により評価した。μ−ＰＣＤ法とは、非接触でライフタイムを評価できる測定法のひとつであり、微結晶シリコン膜にマイクロ波及びパルスレーザ光を照射して、微結晶シリコン膜に、過剰のキャリアが生成されてから当該キャリアが再結合して消滅するまでのライフタイムを測定する方法である。キャリアの生成により、微結晶シリコン膜の導電率が増加するため、微結晶シリコン膜に照射しているマイクロ波の反射率が過剰のキャリア密度に対して変化する。当該マイクロ波の反射率の減少時間を測定することで、キャリアのライフタイムを測定することができる。

本実施例では、マイクロ波を用いた結晶性評価装置（株式会社コベルコ科研製）を用い、試料Ａ乃至試料Ｄに１３．５６ＭＨｚのマイクロ波及び波長が３４９ｎｍのＹＬＧレーザの３倍波を照射して、マイクロ波の位相差を測定する電圧計でキャリアの発生により変化する反射強度の経時変化を測定した。なお、測定値のピークが急峻であるため、キャリアの再結合による消滅時間を測定することができない。しかし、反射強度のピーク値が大きいほど相対的にキャリアのライフタイムが長く、結晶性が良いことを示している。そのため、反射強度のピーク値により各試料のライフタイムを比較した。

図１９に、試料Ａ乃至試料Ｄのライフタイム測定結果を示す。横軸は、試料Ａ乃至試料Ｄであり、縦軸は反射強度ピーク値である。反射強度のピーク値が大きいほど、ライフタイムが長いことを表している。図１９から、試料Ｄ、試料Ａ、試料Ｂ、試料Ｃの順に反射強度ピーク値が大きいことがわかった。すなわち、ドライエッチングを行った後に、Ｈ_２Ｏガスを用いてプラズマ処理を行った微結晶シリコン膜が最もライフタイムが長いことがわかる。ドライエッチングを行った後に、Ｏ_２ガスを用いてプラズマ処理を行った試料Ｃの反射強度ピーク値が、ドライエッチングを行った試料Ｂとほとんど変わらないことから、Ｏ_２ガスではライフタイムの向上に寄与しないことがわかった。

以上により、微結晶シリコン膜に対して、ドライエッチングを行った後、水プラズマ処理をすることによって、キャリアの再結合中心が少なく、また欠陥が少なく、結晶性が高いことがわかった。

本実施例では、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面と、非晶質シリコン膜の一部を除去して凹部を形成し、Ｈ_２Ｏガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面の状態について、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて非晶質シリコン膜の凹部の表面に存在する元素の種類、存在量、化学結合状態について調査した。

本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ２００ｎｍの非晶質シリコン膜をプラズマＣＶＤ法により形成したものである。非晶質シリコン膜の成膜条件は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量の比を２８：３０とし、１７０Ｐａの圧力とした。以上により作製された非晶質シリコン膜を試料Ｅとした。

次に、ガラス基板上に試料Ｅと同様の条件で成膜した厚さ２００ｎｍの非晶質シリコン膜に対して、ドライエッチングを行った非晶質シリコン膜を用意した。ドライエッチングの条件は、非晶質シリコン膜の一部を除去して凹部を形成するときのドライエッチングと同じ条件で、エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、反応圧力１．０Ｐａ、下部電極の温度７０℃とした。以上により得られた非晶質シリコン膜を試料Ｆとした。

次に、ガラス基板上に試料Ｅと同様の条件で成膜した２００ｎｍの非晶質シリコン膜に対して、試料Ｆと同様の条件でドライエッチングを行った後、Ｈ_２Ｏガスを用いてプラズマ処理を行った非晶質シリコン膜を用意した。プラズマ処理の条件は、Ｈ_２Ｏの流量２５０ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。以上により得られた非晶質シリコン膜を試料Ｇとした。

次に、試料Ｅの表面、試料Ｆの表面及び試料Ｇの表面をＸＰＳ測定した。図２０に、試料Ｅ、試料Ｆ及び試料ＧのＳｉ−２ｐの光電子分光スペクトルを示す。光電子ピークの位置は元素の結合状態の違いによりシフトし、Ｓｉ−２ｐはＳｉ、ＳｉＯ_２、ＳｉＯ_ｘＣ_ｙの結合状態を確認することができる。

図２０のＳｉ−２ｐスペクトルにおいて、試料Ｅのピークは、Ｓｉのピークを表すピークがほぼ一山に形成されているのに対し、試料Ｆのピークは、ドライエッチング後のピークが束縛エネルギーのプラス側へシフトする傾向（二山形状）となり、ＳｉＯｘ（ｘ＜２）化が進行している結果となった。また、ドライエッチング後にＨ_２Ｏガスを用いてプラズマ処理を行った試料Ｇのピークは更にプラス側へシフトし、試料Ｅと比較してピーク強度の位置が逆転した結果となった。

以上の結果から、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面は、試料Ｆのピークが示すように、ドライエッチングによって非晶質シリコン膜にダメージが形成されたと考えられる。また、非晶質シリコン膜の一部を除去して凹部を形成し、Ｈ_２Ｏガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面は、試料Ｇのピークが示すように、ＳｉＯ_２化しているものと考えられる。

本実施例では、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面と、非晶質シリコン膜の一部を除去して凹部を形成し、Ｈ_２Ｏガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面の状態について、ＴｏＦ−ＳＩＭＳ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ−Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による定性分析を行った。

本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ２００ｎｍの非晶質シリコン膜をプラズマＣＶＤ法により形成したものである。実施例２で作製した試料Ｅと同様に作製したものを試料Ｈとした。次に、実施例２で作製した試料Ｆと同様に作製したものを試料Ｉとした。次に実施例２で作製した試料Ｇと同様に作製したものを試料Ｊとした。

次に、試料Ｈの表面、試料Ｉの表面及び試料Ｊの表面状態を調べるため、ＴｏＦ−ＳＩＭＳによる定性分析を行った。図２１に、試料Ｈ乃至試料Ｊの非晶質シリコン膜最表面の負イオン分析結果を示す。

試料Ｈの非晶質シリコン膜の最表面から、負イオンで、Ｓｉ_３、Ｓｉ_４、ＳｉＨ_３が検出された。試料Ｉの非晶質シリコン膜の最表面から、負イオンで、Ｓｉ_３、Ｓｉ_４、ＳｉＨ_３、ＳｉｘＯｙＣｌが検出された。試料Ｈと比べ、ＳｉｘＯｙ系が強い傾向がみられる。また、ドライエッチングではＣｌガスを用いているため、Ｃｌ終端の酸化珪素も検出された。試料Ｊの非晶質シリコン膜の最表面から、負イオンで、ＳｉｘＯｙが強く検出された。また、試料Ｊからは、Ｈ終端、及びＣｌ終端された酸化珪素はほとんど検出されなかった。

以上の結果から、非晶質シリコン膜の一部を除去して非晶質シリコン膜に凹部を形成する前の表面状態では、非晶質シリコン膜の表面はあまり酸化されておらず、Ｈ終端されていることがわかった。また、非晶質シリコン膜の一部を除去して非晶質シリコン膜に凹部を形成した後の表面状態は、やや酸化されているものの、Ｈ終端及びＣｌ終端された酸化珪素も形成されていることがわかった。また、非晶質シリコン膜に凹部を形成し、Ｈ_２Ｏガスを用いてプラズマ処理を行った後の表面状態は、酸化されており９９％酸化珪素であることが分かった。

本実施例では、実施の形態１で説明した薄膜トランジスタを作製し、トランジスタ特性を測定した結果を示す。

まず、本実施例で作製した薄膜トランジスタの作製工程を示す。

図２２（Ａ）に示すように、基板１００１上にゲート電極を形成するための導電層として、モリブデンターゲットをアルゴンでスパッタリングして厚さ１５０ｎｍのモリブデン層を形成した。導電層上にレジストを塗布した後、フォトリソグラフィ法によりレジストマスクを形成し、当該レジストマスクを用いて導電層をドライエッチングして、ゲート電極１００２を形成した。この後、レジストマスクを除去した。

次に、図２２（Ｂ）に示すように、基板１００１及びゲート電極１００２上にゲート絶縁膜１００３を形成し、ゲート絶縁膜１００３上に微結晶シリコン膜１００４形成し、微結晶シリコン膜１００４上に非晶質シリコン膜１００５を形成し、非晶質シリコン膜１００５上に一導電型を付与する不純物が添加された不純物半導体膜１００６を形成した。

ここでは、ゲート絶縁膜１００３としては、プラズマＣＶＤ法により、厚さ３００ｎｍの窒化珪素膜を形成した。微結晶シリコン膜１００４は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量の比を１：１５０とし、２８０Ｐａの圧力として、厚さ５０ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により形成した。次に、微結晶シリコン膜上に形成する非晶質シリコン膜１００５として、厚さ８０ｎｍの非晶質シリコン膜をプラズマＣＶＤ法により形成した。次に、非晶質シリコン膜１００５上に、一導電型を付与する不純物が添加された不純物半導体膜１００６を形成した。不純物半導体膜１００６は、厚さ５０ｎｍのリンが添加された非晶質シリコン膜をプラズマＣＶＤ法により形成した。

次に、一導電型を付与する不純物元素が添加された不純物半導体膜１００６上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて微結晶シリコン膜１００４、非晶質シリコン膜１００５及び不純物半導体膜１００６をドライエッチングして、図２２（Ｃ）に示すように、微結晶シリコン層１００８、非晶質シリコン層１００９及び不純物半導体層１０１０を形成した。この後、レジストマスクを除去した。

次に、ゲート絶縁膜１００３、不純物半導体層１０１０上に導電膜を形成した。ここでは、導電膜として、モリブデンターゲットをアルゴンでスパッタリングして厚さ３００ｎｍのモリブデン層を形成した。次に、導電膜上にレジスト塗布した後、フォトリソグラフィ工程によりレジストマスク１０１２を形成し、当該レジストマスク１０１２を用いて導電膜をウエットエッチングして、図２３（Ａ）に示すように、ソース配線及びドレイン配線１０１３を形成した。また、図２３（Ｂ）に示すように、不純物半導体層１０１０をドライエッチングして一対の不純物半導体層１０１５を形成した。不純物半導体層１０１０をドライエッチングする際に、非晶質シリコン膜１００５の表面も一部除去され、凹部が形成された非晶質シリコン層１０１４となった。

ここで、試料Ｋとして、レジストマスクをＯ_２アッシングやレジスト剥離液により除去した後、非晶質シリコン層１０１４の表面にドライエッチングを行い、非晶質シリコン層１０１４の凹部に残留する不純物を除去したものを用意した。ドライエッチングの条件は、ＩＣＰ法によりエッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力２０００Ｗ、基板１０１（非晶質シリコン膜が形成された基板）側には電力を投入せず０Ｗとして、反応圧力０．６７Ｐａ、下部電極の温度−１０℃とした。

次に、試料Ｌとして、図２３（Ｂ）まで形成された基板に対して、Ｈ_２Ｏガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、Ｈ_２Ｏの流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。なお、Ｈ_２Ｏガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。

次に、試料Ｍとして、図２３（Ｂ）まで形成された基板に対して、非晶質シリコン膜の表面にドライエッチングを行った後、Ｈ_２Ｏガスを用いてプラズマ処理を行ったものを用意した。ドライエッチングの条件は、試料Ｋと同様にして行った。また、プラズマ処理の条件は、試料Ｌと同様にして行った。なお、Ｈ_２Ｏガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。

次に、試料Ｎとして、図２３（Ｂ）まで形成された基板に対して、非晶質シリコン膜の表面にＨ_２Ｏガスを用いてプラズマ処理を行った後、ドライエッチングを行ったものを用意した。プラズマ処理の条件は、試料Ｌと同様にして行った。また、ドライエッチングの条件は、試料Ｋと同様にして行った。なお、Ｈ_２Ｏガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。

次に、試料Ｋ乃至試料Ｎのそれぞれに対して、図２３（Ｃ）に示すように、保護絶縁膜を形成した。ここでは、保護絶縁膜１０１７として、プラズマＣＶＤ法により厚さ３００ｎｍの窒化珪素膜を形成した。

次に、試料Ｋ乃至試料Ｎの薄膜トランジスタの電気的特性を測定した。なお、試料Ｋ乃至試料Ｎの薄膜トランジスタのチャネル長を１０μｍ、チャネル幅を８μｍとした。試料Ｋ乃至試料Ｎにおいて、測定点数は１５としている。

図２４、図２５に電流電圧特性の測定結果を示す。図２４（Ａ）は試料Ｋの電流電圧特性を示し、図２４（Ｂ）は試料Ｌの電流電圧特性を示し、図２５（Ａ）は試料Ｍの電流電圧特性を示し、図２５（Ｂ）は試料Ｎの電流電圧特性を示している。横軸が電圧値、縦軸は電流値である。また、ドレイン電圧が１Ｖ及び１４Ｖの電流電圧特性を実線で示し、ドレイン電圧が１Ｖ及び１４Ｖの電界効果移動度を破線で示す。

図２４（Ｂ）に示すように、試料Ｌが最も移動度が高くでており、オフ電流も低減しているが、Ｉｄ＝１ＶとＩｄ＝１４Ｖのカーブが若干離れ、Ｉｄ＝１４Ｖのカーブではマイナスシフトしていることが顕著に見て取れる。また、素子間のばらつきが大きくなった。一方、試料Ｌに比べると若干移動度は下がるが、図２５（Ａ）に示すように、Ｈ_２Ｏガスを用いてプラズマ処理を行う直前にドライエッチング処理した試料Ｍに関しては、オフ電流の低減にも効果がある結果となった。また、素子間のばらつきを低減することができた。

また、非晶質シリコン膜と層間絶縁膜との界面の状態とオフ電流の低減との関係を調べるため、非晶質シリコン膜と層間絶縁膜との界面の断面を透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ。以下、ＴＥＭという。）により観察した。図２６に非晶質シリコン膜と層間絶縁膜との界面の断面をＴＥＭにより観察した像を示す。図２６（Ａ）は、試料Ｋの非晶質シリコン膜と層間絶縁膜との界面を観察した断面ＴＥＭ像を示す。図２６（Ｂ）は、試料Ｍの非晶質シリコン膜と層間絶縁膜との界面を観察した断面ＴＥＭ像を示す。

図２６（Ａ）に示す試料Ｍの断面ＴＥＭ像において、非晶質シリコン膜と層間絶縁膜との界面に変質層が形成されていることを確認することができる。この変質層は、実施例２におけるＸＰＳ分析、及び実施例３におけるＴｏＦ−ＳＩＭＳ分析の結果も含めると酸化珪素であると考えられる。一方、図２６（Ｂ）に示す試料Ｋの断面ＴＥＭ像においても、非晶質シリコン膜と層間絶縁膜との界面に変質層が形成されていることを確認することができるが、チャネルエッチを行った後、層間絶縁膜の成膜までに大気に暴露しているため自然酸化膜が形成されているものと考えられる。

また、非晶質シリコン膜と層間絶縁膜の膜厚を測定した結果を表１に示す。測定箇所は、図２６（Ａ）、（Ｂ）のそれぞれに示す（１）、（２）の箇所である。

以上の結果より、非晶質シリコン膜と層間絶縁膜との界面に形成される変質層の組成がＴＦＴの電気的特性に影響を与えるものと考えられる。変質層の組成に不純物が含まれているとＴＦＴのオフ電流が高くなる傾向がある。試料Ｋにおいては、実施例２におけるＸＰＳ分析、及び実施例３におけるＴｏＦ−ＳＩＭＳ分析の結果から変質層にはＣｌ等の不純物を含んでいると推察されるため、ＴＦＴのオフ電流が高くなっていると考えられる。これに対して、試料Ｍにおいては、実施例２におけるＸＰＳ分析、及び実施例３におけるＴｏＦ−ＳＩＭＳによる定性分析の結果から変質層には不純物が極めて低減された酸化珪素が形成されているため、ＴＦＴのオフ電流の低減に寄与したものと考えられる。

次に、非晶質シリコン膜にＨ_２Ｏガス以外のガスを用いてプラズマ処理をした薄膜トランジスタのトランジスタ特性を測定した結果について説明する。

まず、試料Ｏとして、レジストマスクをＯ_２アッシングやレジスト剥離液により除去した後、非晶質シリコン層１０１４の表面にドライエッチングを行い、非晶質シリコン層１０１４の凹部に残留する不純物を除去したものを用意した。試料Ｏは、試料Ｋと同様にして作製した。次に、試料Ｐとして、図２３（Ｂ）まで形成された基板に対して、非晶質シリコン膜の表面にドライエッチングを行った後、Ｈ_２Ｏガスを用いてプラズマ処理を行ったものを用意した。試料Ｐは、試料Ｍと同様にして作製した。

次に、試料Ｑとして、試料Ｋと同じように形成した後、Ｏ_２ガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、Ｏ_２の流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。なお、Ｏ_２ガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。

次に、試料Ｒとして、試料Ｑと同じように形成した後、Ｈ_２ガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、Ｈ_２の流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度２５０℃とした。Ｈ_２ガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。

次に、試料Ｏ乃至試料Ｒについて、保護絶縁層を形成した。ここでは、保護絶縁層として、プラズマＣＶＤ法により厚さ３００ｎｍの窒化珪素膜を形成した。

次に、試料Ｏ乃至試料Ｒの薄膜トランジスタの電気的特性を測定した。なお、試料Ｏ乃至試料Ｒの薄膜トランジスタのチャネル長を１０μｍ、チャネル幅を８μｍとした。試料Ｏ乃至試料Ｒにおいて、測定点数は１５としている。

図２７、図２８に電流電圧特性の測定結果を示す。図２７（Ａ）は試料Ｏの電流電圧特性を示し、図２７（Ｂ）は試料Ｐの電流電圧特性を示し、図２８（Ａ）は試料Ｑの電流電圧特性を示し、図２８（Ｂ）は試料Ｒの電流電圧特性を示している。横軸が電圧値、縦軸が電流値である。また、ドレイン電圧が１Ｖ及び１４Ｖの電流電圧特性を実線で示し、ドレイン電圧が１Ｖ及び１４Ｖの電界効果移動度を破線で示す。

図２７（Ｂ）に示すように、Ｈ_２Ｏガスを用いてプラズマ処理を行った試料Ｐが最もオフ電流が低減され、移動度も上昇し、素子間のばらつきを低減することができた。一方、図２８に示す試料Ｑ及び試料Ｒのおいても、試料Ｏよりも大幅にオフ電流が低減することが確認された。しかし、図２８（Ｂ）に示す試料Ｒにおいて、Ｏ_２ガスを用いたプラズマ処理後にＨ_２ガスを用いたプラズマ処理を加えても試料Ｑの特性とほとんど差がないため、Ｏ_２ガスを用いたプラズマ処理後に、Ｈ_２ガスを用いたプラズマ処理の効果は薄いと考えられ、Ｏ_２ガスを用いたプラズマでのバックチャネル表面酸化がオフ電流の低減に寄与していると考えられる。

以上の結果から、チャネルエッチ後のバックチャネル表層は、不純物が極めて低減された酸化珪素で覆うことがＴＦＴの特性（特に、オフ電流の低減）に効果を挙げていることがわかった。本発明の一態様に係る薄膜トランジスタの作製方法を用いることによって、バックチャネル表層に不純物が極めて低減された酸化珪素膜を形成することができる。したがって、本発明の一態様に係る薄膜トランジスタは、オフ電流が低減され、移動度が上昇されるなど優れた電気的特性を示す薄膜トランジスタであると言える。

１０１ 基板
１０２ ゲート電極層
１０３ ゲート絶縁膜
１０４ 半導体膜
１０５ 半導体膜
１０６ 不純物半導体膜
１０７ レジストマスク
１０８ 半導体層
１０９ 半導体層
１１０ 不純物半導体層
１１１ 導電膜
１１２ レジストマスク
１１３ 配線層
１１４ 半導体層
１１５ 不純物半導体層
１１６ 絶縁層
１１７ 絶縁層
１１８ 画素電極層
１１９ レジストマスク
１２０ 導電層
１２１ レジストマスク
１２２ 配線層
１３０ 被処理物
１８０ グレートーンマスク
１８１ 基板
１８２ 遮光部
１８３ 回折格子部
１８５ ハーフトーンマスク
１８６ 基板
１８７ 半透光部
１８８ 遮光部
２０１ 真空容器
２０２ プラズマ発生室
２０３ 放電管
２０４ ガス導入管
２０５ 放電コイル
２０６ ＲＦ電源
２０７ ダウンフロー室
２０８ ヒータ
２０９ 排気口
２１１ マスフローコントローラ
２１２ ベーパライザー
２１３ シリンダ
２１４ ガス供給手段
２１５ ステージ
２８１ａ 薄膜トランジスタ
２８１ｂ 薄膜トランジスタ
２８２ 発光素子
２８３ａ 走査線
２８３ｂ ゲート電極
２８４ａ 信号線
２８４ｂ 配線
２８５ａ 電源線
２８５ｂ 配線
２８６ 絶縁膜
２８７ 平坦化膜
２８８ 陰極
２８９ 発光層
２９０ 陽極
２９１ 隔壁
２９２ 保護絶縁膜
５００ 基板
５０１ 対向基板
５０２ ゲート配線
５０３ ゲート配線
５１６ 配線
５１８ 配線
５１９ 配線
５２０ パッシベーション膜
５２２ 平坦化膜
５２３ コンタクトホール
５２４ 画素電極
５２５ スリット
５２６ 画素電極
５２７ コンタクトホール
５２８ 薄膜トランジスタ
５２９ 薄膜トランジスタ
５３２ 遮光膜
５３６ 着色膜
５３７ 平坦化膜
５４０ 対向電極
５４１ スリット
５４６ 配向膜
５４８ 配向膜
５５０ 液晶層
９２１ 画素部
９２２ 信号線駆動回路
９２３ 走査線駆動回路
９２４ チューナ
９２５ 映像信号増幅回路
９２６ 映像信号処理回路
９２７ コントロール回路
９２８ 信号分割回路
９２９ 音声信号増幅回路
９３０ 音声信号処理回路
９３１ 制御回路
９３２ 入力部
９３３ スピーカ
１００１ 基板
１００２ ゲート電極
１００３ ゲート絶縁膜
１００４ 微結晶シリコン膜
１００５ 非晶質シリコン膜
１００６ 不純物半導体膜
１００８ 微結晶シリコン層
１００９ 非晶質シリコン層
１０１０ 不純物半導体層
１０１２ レジストマスク
１０１３ 配線
１０１４ 非晶質シリコン層
１０１５ 不純物半導体層
１０１７ 保護絶縁膜
１１０１ 表示部
１１０２ スピーカ
１１０３ マイクロフォン
１１０４ 操作キー
１１０５ ポインティングディバイス
１１０６ 表面カメラ用レンズ
１１０７ 外部接続端子ジャック
１１０８ イヤホン端子
１１０９ 筐体
１１１１ 筐体
１２０１ キーボード
１２０２ 外部メモリスロット
１２０３ 裏面カメラ
１２０４ ライト
２００１ 筐体
２００２ 表示用パネル
２００３ 主画面
２００４ モデム
２００５ 受信機
２００６ リモコン操作機
２００７ 表示部
２００８ サブ画面
２００９ スピーカ部
２３０１ 携帯電話機
２３０２ 表示部
２３０３ 操作部
２４０１ 本体
２４０２ 表示部
２５０１ 照明部
２５０２ 傘
２５０３ 可変アーム
２５０４ 支柱
２５０５ 台
２５０６ 電源
６０１１ 基板
６０１２ 画素部
６０１３ 信号線駆動回路
６０１４ 走査線駆動回路
６０１５ ＦＰＣ
６０１６ 保護回路
６０２１ 基板
６０２２ 画素部
６０２３ 信号線駆動回路
６０２４ 走査線駆動回路
６０２５ ＦＰＣ
６０２６ 保護回路
６０３１ 基板
６０３２ 画素部
６０３３ａ アナログスイッチ
６０３３ｂ シフトレジスタ
６０３４ 走査線駆動回路
６０３５ ＦＰＣ
６０３６ 保護回路

Claims (4)

1. ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に、微結晶半導体層を形成し、
   前記微結晶半導体層上に非晶質半導体層を形成し、
   前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を含む半導体層を形成し、
   前記一導電型を付与する不純物元素を含む半導体層上に、レジストマスクを用いてソース電極及びドレイン電極を形成し、
   前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている層にある前記非晶質半導体層の一部を第１のドライエッチングにより除去し、
   前記第１のドライエッチングにより露出した前記非晶質半導体層の一部を第２のドライエッチングにより除去し、
   前記第２のドライエッチングにより露出した前記非晶質半導体層の表面にＯＨ遊離基を含むプラズマ処理を行うことにより変質層を形成し、且つ前記プラズマ処理により前記レジストマスクを除去することを特徴とする薄膜トランジスタの作製方法。
2. ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に、非晶質半導体層を形成し、
   前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する、一導電型を付与する不純物元素を含む半導体層を形成し、
   前記一導電型を付与する不純物元素を含む半導体層上に、レジストマスクを用いてソース電極及びドレイン電極を形成し、
   前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている層にある前記非晶質半導体層の一部を第１のドライエッチングにより除去し、
   前記第１のドライエッチングにより露出した前記非晶質半導体層の一部を第２のドライエッチングにより除去し、
   前記第２のドライエッチングにより露出した前記非晶質半導体層の表面にＯＨ遊離基を含むプラズマ処理を行うことにより変質層を形成し、且つ前記プラズマ処理により前記レジストマスクを除去することを特徴する薄膜トランジスタの作製方法。
3. 請求項１又は請求項２において、
   前記第２のドライエッチングは、前記絶縁表面を有する基板側には電力を投入せずに前記非晶質半導体層のエッチングを行うことを特徴とする薄膜トランジスタの作製方法。
4. 請求項１乃至請求項３のいずれか一において、
   前記プラズマ処理は、前記絶縁表面を有する基板を加熱することを特徴とする薄膜トランジスタの作製方法。