JP5542364B2 - 薄膜トランジスタの作製方法 - Google Patents

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Description

本発明は、薄膜トランジスタの作製方法に関する。更には、該薄膜トランジスタを有する表示装置に関する。更には、液晶表示装置等に代表される電気光学装置およびその様な表示装置を部品として搭載した電子機器に関する。
本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数十nmから数百nm程度)を用いて薄膜トランジスタ(TFTとも記す)を構成する技術が注目されている。薄膜トランジスタは、ICや表示装置のような電子デバイスに広く応用されている。特に、液晶表示装置等に代表される表示装置のスイッチング素子として開発が急がれている。
液晶表示装置等の表示装置ではスイッチング素子として、主にアモルファスシリコン薄膜トランジスタが実用化されている。また、代表的には、アモルファスシリコンで形成されたチャネル形成領域を有するチャネルエッチ型の逆スタガ型(若しくはボトムゲート型)TFTが多く用いられている。
チャネルエッチ型は、薄膜トランジスタの作製中バックチャネル部が大気及び作業環境下に晒されるため、アモルファスシリコンと層間絶縁膜との界面部であるバックチャネル部が汚染され、界面に不純物が付着しオフ電流に影響を与える可能性がある。また、チャネルエッチ型は、バックチャネル部をエッチングされるため界面にダメージが入り、トランジスタ特性のオフ電流増加の要因となっている。
このようなバックチャネル部の表面に付着している不純物を除去するための技術として、H又はHeが存在する雰囲気ガスでプラズマ放電を行い、表面処理をして、バックチャネル部の表面に付着している不純物を除去することが開示されている(特許文献1)。
特開平11−274504
バックチャネル部にH又はHeが存在する雰囲気ガスでプラズマ放電を行うことにより不純物を除去することはできるが、バックチャネル部にプラズマ損傷によるダメージを与えてしまい、TFT特性のオフ電流が増加し、移動度が低下するというおそれがある。
そこで、本発明の一態様は、薄膜トランジスタのオン電流が高く、オフ電流を低減させ、移動度を向上させることを目的の一とする。また、本発明の一態様は、TFTの素子間、基板間、ロット間の電気的特性のばらつきを低減することを目的の一とする。また、本発明の一態様は、表示装置の画質の向上を図ることを目的の一とする。
上記目的を達成するため、本発明の一態様は、ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、前記ゲート絶縁層上に、微結晶半導体層を形成し、前記微結晶半導体層上に非晶質半導体層を形成し、前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する、一導電型を付与する不純物元素を含む半導体層を形成し、前記一導電型を付与する不純物元素を含む半導体層上に、マスクを用いてソース電極及びドレイン電極を形成し、前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている前記非晶質半導体層の一部を第1のドライエッチングにより除去し、前記第1のドライエッチングにより露出した前記非晶質半導体層の一部を第2のドライエッチングにより除去し、前記第2のドライエッチングにより露出した前記非晶質半導体層の表面にプラズマ処理を行うことにより変質層(絶縁層とも記す)を形成することを特徴とする薄膜トランジスタの作製方法を提供する。
第1のドライエッチングにより露出した非晶質半導体層の一部を、第2のドライエッチングにより除去することにより、露出した非晶質半導体層の表面に存在するエッチング残渣などの不純物を除去することができる。また、第2のドライエッチングの後に、プラズマ処理を行うことにより、変質層を形成することができる。
プラズマ処理は、第2のドライエッチングにより露出した非晶質半導体層の表面にOH遊離基を含むプラズマに曝すことが好ましい。非晶質半導体層の表面を、OH遊離基を含むプラズマに曝すことによって、第1及び第2のドライエッチングの際に形成されたダングリングボンドにOH遊離基が作用して、OH遊離基でダングリングボンドを終端化させることができる。その結果、露出した非晶質半導体層の表面に安定した変質層を形成することができる。これにより、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタとすることができる。また、電気的特性のばらつきを低減することができる。
また、プラズマ処理は、プラズマ発生室と反応室が分離したダウンフロー型のプラズマ処理装置で行われることが好ましい。ダウンフロー型のプラズマ処理装置は、試料とプラズマが発生する領域とは離間しているため、プラズマ処理による試料のプラズマ損傷が抑制されるため好ましい。
本発明の一態様に係る薄膜トランジスタのチャネル形成領域を形成する半導体層の構成として、ゲート絶縁層側に複数の結晶領域を含む第1の半導体層を配置し、ソース領域およびドレイン領域側に非晶質構造を有する第2の半導体層を配置している。複数の結晶領域を含む半導体(代表的には微結晶半導体)と非晶質構造を有する半導体(代表的には非晶質半導体)を積層させることで、好適なオフ電流とオン電流の両立を図っている。また、非晶質構造を有する第2の半導体層を薄膜トランジスタのチャネル形成領域として用いることもできる。
本発明の一態様により、オン電流が高く、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタを作製することができる。また、TFTの素子間、基板間、ロット間の電気的特性のばらつきを低減することができる。このようなTFTを用いて表示装置を作製することにより、画質の向上した表示装置を作製することができる。
本発明の一態様に係る薄膜トランジスタの構成を示す断面図および上面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 プラズマ処理装置の一例を示す概要構成図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 多階調マスクを説明する図。 本発明の一態様に係る薄膜トランジスタの作製方法を説明する断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す上面図および断面図。 本発明の一態様に係る薄膜トランジスタを適用可能な表示装置の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示す図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示すブロック図。 本発明の一態様に係る薄膜トランジスタを適用可能な電子機器等の一例を示す図。 試料A乃至試料Dのライフタイム評価測定結果を示すグラフ。 試料E乃至試料GのXPSを示す図。 試料H乃至試料JのToF−SIMSの測定結果を示す図。 実施例4に係る薄膜トランジスタの作製方法を説明する図。 実施例4に係る薄膜トランジスタの作製方法を説明する図。 試料K及び試料Lの電流電圧特性を示す図。 試料M及び試料Nの電流電圧特性を示す図。 試料K及び試料Mの断面TEM写真を示す図。 試料O及び試料Pの電流電圧特性を示す図。 試料Q及び試料Rの電流電圧特性を示す図。 シミュレーションモデルを示す図。 モデル1〜モデル3を用いて行った計算結果。 シリコン膜のモデルを示す図。
以下では、本発明の実施の形態について、図面を参照して詳細に説明する。但し、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、図面を用いて本発明の一態様を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
また、本明細書において、「オン電流」とは、トランジスタがオン状態の時に、ソースとドレインとの間に流れる電流である。「オフ電流」とは、トランジスタがオフ状態の時にソースとドレインとの間に流れる電流である。例えば、nチャネル型のトランジスタの場合、閾値電圧より低いゲート電圧のときにソースとドレインとの間に流れる漏れ電流である。
また、本明細書において、「膜」とは、全面に形成され、パターン形成されていないものをいう。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。なお、前述のような「膜」と「層」の区別は便宜的に行うものであり、膜と層を特に区別することなく用いることがある。また、積層膜の各層についても、膜と層を特に区別することなく用いることがある。
(実施の形態1)
本実施の形態では、本発明の一態様に係る薄膜トランジスタについて、図面を参照して説明する。
図1は、本発明の一態様に係る薄膜トランジスタの上面図及び断面図である。図1に示す薄膜トランジスタは、基板101上に設けられたゲート電極層102と、該ゲート電極層102を被覆するゲート絶縁膜103と、該ゲート絶縁膜103上に設けられた第1の半導体層108(微結晶半導体層とも記す)と、該第1の半導体層108上に接して設けられた第2の半導体層114(非晶質半導体層とも記す)と、該第2の半導体層114上に接し、離間して設けられた一対の不純物半導体層115と、一対の不純物半導体層115に接し、離間して設けられた一対の配線層113と、で構成される、いわゆる逆スタガ型の薄膜トランジスタである。第1の半導体層108は、複数の結晶領域を含む半導体層である。第2の半導体層114は非晶質構造を有する半導体層である。第2の半導体層に形成された凹部の表面には、絶縁層116が形成されている。一対の不純物半導体層115は、一導電型を付与する不純物元素が添加された一導電型の不純物半導体層であり、ソース領域およびドレイン領域を構成する。また、一対の配線層113は、ソース電極およびドレイン電極を構成する。離間して設けられた一対の不純物半導体層115に対応して、一対の配線層113が離間して設けられている。つまり、一対の不純物半導体層115の一方の上層に一対の配線層113の一方が設けられており、一対の不純物半導体層115の他方の上層に一対の配線層113の他方が設けられている。配線層113上には、保護層として機能する絶縁層117が設けられている。また、各層は所望の形状にパターン形成されている。
本実施の形態に係る薄膜トランジスタは、オン状態の場合は第1の半導体層108をキャリアが流れる。複数の結晶領域を含む第1の半導体層108は、非晶質構造を有する第2の半導体層114よりも高い電気伝導度を有するため、非晶質半導体でチャネル形成領域を構成する薄膜トランジスタより高いオン電流を発生させるように作用する。また、本実施の形態に係る薄膜トランジスタは、オフ状態の場合は第2の半導体層114をリーク電流が流れる。非晶質構造を有する第2の半導体層114は、結晶領域を含む第1の半導体層108よりも低い電気伝導度を有するため、微結晶半導体でチャネル形成領域を構成する薄膜トランジスタよりもオフ電流を低減させるように作用する。つまり、ゲート絶縁層側に第1の半導体層を配置し、ソース領域およびドレイン領域を構成する不純物半導体層側に第2の半導体層を配置することで、オフ電流を低減させるとともにオン電流の向上を両立させることができる。
ゲート電極層102上に形成されたゲート絶縁膜103と、離間して設けられた一対の不純物半導体層115との間に、ゲート絶縁膜103側から第1の半導体層108、第2の半導体層114が順に設けられている。第1の半導体層108及び第2の半導体層114の積層構造は、ゲート絶縁膜103を間に介して、ゲート電極層102と重なる領域を有する。また、第1の半導体層108、及び第2の半導体層114の積層構造は、一対の不純物半導体層115及び一対の配線層113と重なる領域を有する。第1の半導体層108および第2の半導体層114の積層構造は、少なくとも薄膜トランジスタのチャネル長方向に延在している。ここでは、第1の半導体層108および第2の半導体層114の積層構造は、離間して設けられた一対の不純物半導体層115の一方から他方へ連続して設けられている。また、離間して設けられた一対の配線層113の一方から他方へ連続して設けられているともいえる。
第1の半導体層108は、複数の結晶領域を含む半導体層である。複数の結晶領域を含む第1の半導体層108は、代表的には微結晶半導体で形成され、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウムなどで形成される。
本形態に示す微結晶半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第3の状態を有する半導体である。例示的には、結晶粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは20nm以上50nm以下である半導体である。微結晶半導体の代表例である微結晶シリコンのラマンスペクトルは、単結晶シリコンを示す520/cmよりも低波数側にシフトしている。即ち、単結晶シリコンを示す520/cmと非晶質シリコンを示す480/cmの間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素又はハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような第1の半導体層に関する記述は、例えば、米国特許4,409,134号で開示されている。もっとも、本実施の形態において、微結晶半導体の概念は前記した結晶粒径のみに固定されるものではない。また、同等の物性値を有するものであれば他の半導体材料に置換することもできる。
第1の半導体層108の厚さは、2nm以上60nm以下、好ましくは10nm以上30nm以下とする。
第2の半導体層114は、非晶質構造を有する半導体層である。非晶質構造を有する第2の半導体層114は、代表的には非晶質半導体で形成され、非晶質シリコン、又はゲルマニウムを含む非晶質シリコンなどで形成される。第2の半導体層114の厚さは、30nm以上200nm以下、好ましくは50nm以上150nm以下とする。
薄膜トランジスタは、ゲート電極に印加する電圧によって、ソース領域およびドレイン領域の間を流れるキャリア(電子又は正孔)を制御する。ここでは、ソース領域およびドレイン領域を構成する一対の不純物半導体層115間(一対の不純物半導体層115が離間されてできる間隙)において、ゲート電極層102とかさなる領域の第1の半導体層108および第2の半導体層114をキャリアが流れる。
薄膜トランジスタがオンの状態の場合、ゲート絶縁膜103および第1の半導体層108の界面付近において、多くのキャリアが誘起される。そして、本発明の一態様に係る薄膜トランジスタがオン状態となると、第1の半導体層108に誘起されていたキャリアが、一対の配線層113の一方から他方へ流れる。本発明の一態様に係る薄膜トランジスタがオフ状態の場合は、ソース領域およびドレイン領域間を繋ぐ層の表面(バックチャネル)部をオフ電流が流れる。
なお、複数の結晶領域を含む第1の半導体層108は、キャリアとして電子を供給する不純物元素であるドナーが添加された半導体(代表的には微結晶半導体)、またはキャリアとして正孔を供給する不純物元素であるアクセプターが添加された半導体(代表的には微結晶半導体)で形成することもできる。ドナーとなる不純物元素は、代表的には周期表第15属であるリン、砒素、またはアンチモンなどが挙げられる。アクセプターとなる不純物元素は、代表的には周期表第13族元素であるボロンまたはアルミニウムなどが挙げられる。
図1に示す薄膜トランジスタは、ソース領域およびドレイン領域を構成する一対の不純物半導体層115間に位置する半導体層に、不純物半導体層115と接する半導体層と比較して、凹部を有する例を示している。このような薄膜トランジスタは、チャネルエッチング型ともいわれる。本発明の一態様に係る薄膜トランジスタは、第2の半導体層114に凹部を有するものとし、凹部には絶縁層116が存在するものとする。
また、図1に示す薄膜トランジスタは、液晶表示装置またはEL表示装置に代表される発光表示装置の画素部に設けられる画素トランジスタに適用することができる。そのため、図示した例では、絶縁層117に開口部が設けられ、絶縁層117上に画素電極層118が設けられ、絶縁層117に設けられた開口部を介して、画素電極層118と、一対の配線層113の一方と、が接続されている。
また、ソース電極およびドレイン領域の一方の上面形状は、U字型(またはコの字型、馬蹄型ともいう)の形状で設けられ、該U字型の形状であるソース電極及びドレイン電極の一方が、ソース電極及びドレイン電極の他方を囲い込んでいる。ソース電極とドレイン電極との距離はほぼ一定に保たれている(図1(B)を参照)。
薄膜トランジスタを上記した形状とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、電流量が増大する。また、電気的特性のばらつきを低減することができる。更には、作製工程におけるマスクパターンのずれによる信頼性の低下を抑制することができる。ただし、本発明の一態様はこれに限定されず、薄膜トランジスタのソース電極及びドレイン電極の一方が、必ずしもU字型でなくともよい。
次に、図1に示す薄膜トランジスタの作製方法について説明する。微結晶半導体を有する薄膜トランジスタではpチャネル型薄膜トランジスタよりもnチャネル型薄膜トランジスタの方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、nチャネル型の薄膜トランジスタの作製方法について説明する。
まず、基板101上にゲート電極層102を形成する(図2(A)を参照)。
基板101としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。基板101がマザーガラスの場合には、第1世代(例えば、320mm×400mm)から第7世代(1870mm×2200mm)、第8世代(例えば、2200mm×2400mm)のものを用いることができるのみならず、第9世代(例えば、2400mm×2800mm)、第10世代(例えば、2950mm×3400mm)のものをも用いることができる。
ゲート電極層102は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層構造又は積層構造として形成することができる。また、ゲート電極層102は、基板101上に、スパッタリング法又は真空蒸着法を用いて導電膜を形成し、該導電膜上にフォトリソグラフィ法又はインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。ここでは、基板101上に導電膜を形成し、フォトマスクを用いて形成したレジストマスクを用いて導電膜をエッチングして、ゲート電極層102を形成する。
ゲート電極層102としてアルミニウムを用いる場合には、タンタルを添加して合金化したAl−Ta合金を用いるとヒロックが抑制されるため、好ましい。また、ネオジムを添加して合金化したAl−Nd合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、更に好ましい。また、ゲート電極層102として、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体やAgPdCu合金を用いてもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から上層に形成される半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、または膜厚50nmのタングステン層と膜厚500nmのアルミニウムとシリコンの合金層と膜厚30nmの窒化チタン層とを積層した三層の積層構造としてもよい。また、上述のように三層の積層構造とする場合には、ゲート電極層102を構成する第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金に代えてアルミニウムとチタンの合金を用いてもよいし、第3の導電膜の窒化チタンに代えてチタンを用いてもよい。例えば、Al−Nd合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に低抵抗な導電膜を形成することができる。なお、ゲート電極層102と、基板101との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板101と、ゲート電極層102との間に設けてもよい。
なお、ゲート電極層102の側面は、テーパー形状とすることが好ましい。ゲート電極層102上には、後の工程で絶縁層、半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極層102の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
また、ゲート電極層102を形成する工程によりゲート配線(走査線)も同時に形成することができる。更には、画素部が有する容量線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極層102とは別に設けてもよい。
次に、ゲート電極層102を覆ってゲート絶縁膜103を形成する(図2(A)を参照)。ゲート絶縁膜103は、CVD法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜を単層で又は積層して形成することができる。また、ゲート絶縁膜103は、高周波数(1GHz程度)のマイクロ波プラズマCVD装置を用いて形成してもよい。マイクロ波プラズマCVD装置を用いて高い周波数によりゲート絶縁膜103を形成すると、緻密な層を形成することができる。ゲート絶縁膜103を緻密に形成すると、ゲート電極と、ドレイン電極及びソース電極と、の間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁膜103を酸化窒化シリコンにより形成することで、トランジスタの閾値電圧の変動を抑制することができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、濃度範囲として酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5原子%以上30原子%以下、窒素が20原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素が10原子%以上30原子%以下の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、ゲート絶縁膜103上に複数の結晶領域を含む第1の半導体膜104を形成する(図2(B)を参照)。第1の半導体膜104は、複数の結晶領域を含む半導体、代表的には微結晶半導体の生成が可能な混合比で、半導体材料ガスと希釈ガスを反応ガスとし、プラズマを生成して成膜する。具体的には、シランに代表される半導体材料ガスを水素などで希釈した反応ガス(材料ガスともいう)を反応空間内に導入し、所定の圧力を維持してプラズマ、代表的にはグロー放電プラズマを生成し、反応空間内に置かれた被処理基板上に被膜(複数の結晶領域を含む半導体膜)が成膜される。半導体材料ガスとしては、シラン、ジシランに代表される水素化シリコンを用いることができる。水素は希釈ガスの代表例であり、水素化シリコン及び水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種または複数種の希ガス元素で希釈し、第1の半導体膜104を成膜することもできる。希釈は、水素化シリコンに対して水素の流量比を5倍以上200倍以下、好ましくは50倍以上150倍以下、更に好ましくは100倍とする。例えば、第1の半導体膜104は、プラズマCVD装置の処理室(チャンバー、反応室、成膜室、反応空間ともいう)内において、シランに代表される半導体材料ガスを水素などで希釈し、グロー放電プラズマにより形成することができる。なお、水素化シリコンの代わりに、SiHCl、SiHCl、SiCl等の塩化シリコン又はSiF等のフッ化シリコンを用いることができる。グロー放電プラズマの生成は、1MHzから20MHz、代表的には13.56MHzの高周波電力、または20MHzより大きく120MHz程度までの高周波電力、代表的には27.12MHz、60MHzを印加することで行われる。また、周波数が1GHz以上のマイクロ波の高周波電力を印加しても良い。周波数が1GHz以上のマイクロ波プラズマにより形成した膜は電子密度が高く、水素化シリコンの解離が容易となる。このため、マイクロ波プラズマを用いた複数の結晶領域を含む半導体膜の形成は、周波数が数十MHz以上数百MHz以下の高周波プラズマCVD法により形成した場合と比較して、複数の結晶領域を含む半導体膜の作製が容易であり、成膜速度を高めることができ、生産性を向上させることができる。
複数の結晶領域を含む第1の半導体膜104は、2nm以上60nm以下、好ましくは10nm以上30nm以下の厚さで形成するとよい。また、複数の結晶領域を含む半導体膜が微結晶半導体膜である場合、微結晶半導体膜の成膜速度は、非晶質半導体膜の成膜速度の1/10〜1/100と遅いため、薄く形成し、スループットを向上させることが好ましい。
次に、第1の半導体膜104上に非晶質構造を有する第2の半導体膜105を形成する(図2(B)を参照)。非晶質構造を有する第2の半導体膜105、代表的には非晶質半導体膜は、シランに代表される半導体材料ガスを用いて、プラズマを生成して成膜する。半導体材料ガスは、第1の半導体膜104と同様の材料を用いることができ、シラン、ジシランに代表される水素化シリコン、フッ化シリコンまたは塩化シリコンを、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、プラズマCVD法により形成することができる。または、水素化シリコンの流量の1倍以上10倍以下、好ましくは1倍以上5倍以下の流量の水素を用いて希釈し、水素を含む非晶質半導体を形成することができる。また、上記水素を含む非晶質半導体に、フッ素、塩素などのハロゲン元素を添加してもよい。
また、非晶質構造を有する第2の半導体膜105は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用い、水素または希ガスでスパッタリングして、非晶質半導体を形成することができる。つまり、第2の半導体膜105をスパッタリング法により形成することができる。
次に、第2の半導体膜105上に一導電型を付与する不純物元素が添加された一導電型の不純物半導体膜106を形成する(図2(B)を参照)。
ここでは、nチャネル型の薄膜トランジスタを形成するため、不純物半導体膜106は、ドナーとなる一導電型を付与する不純物元素(n型を付与する不純物元素ともよぶ。)を含む半導体膜(不純物半導体膜)を形成する。不純物半導体膜106を後にエッチングすることで、ソース領域およびドレイン領域を構成する一対の一導電型の不純物半導体層を形成する。nチャネル型の薄膜トランジスタを形成する場合には、ドナーとなる不純物元素としてリンを添加して不純物半導体膜106を形成すればよく、シランに代表される半導体材料ガスにフォスフィン(PH)等のn型を付与する不純物元素を含む気体を加えて形成することができる。不純物半導体膜106は、非晶質半導体により形成することができる。非晶質半導体中には結晶粒を含んでいてもよい。または、微結晶半導体であってもよい。不純物半導体膜106は30nm以上100nm以下程度の厚さで形成すればよい。
なお、pチャネル型の薄膜トランジスタを形成する場合には、不純物半導体膜106として、アクセプターとなる一導電型を付与する不純物元素(p型を付与する不純物元素ともよぶ。)を含む半導体膜(不純物半導体膜)を形成する。代表的なアクセプターとなる不純物元素としてはボロンを添加すれば良く、シランに代表される半導体材料ガスにジボラン(B)等のp型を付与する不純物元素を含む気体を加えれば良い。
次に、不純物半導体膜106上に第1のレジストマスク107を形成する(図2(C)を参照)。第1のレジストマスク107は、フォトマスクを用いてレジストマスクを形成する。
次に、第1のレジストマスク107を用いて不純物半導体膜106、第2の半導体膜105、および第1の半導体膜104をエッチングする。この工程により、第1の半導体膜104、第2の半導体膜105、不純物半導体膜106を素子毎に分離する。素子毎の分離により、所望の形状にパターン形成された第1の半導体層108、第2の半導体層109及び不純物半導体層110が得られる(図2(D)を参照)。この後、第1のレジストマスク107を除去する。
次に、ゲート絶縁膜103および不純物半導体層110上に、導電膜111を形成する。導電膜111は、不純物半導体層110、第2の半導体層109、および第1の半導体層108の側面を覆うように形成する(図3(A)を参照)。
導電膜111は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金(ゲート電極層102に用いることができるAl−Nd合金等)により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。一導電型を付与する不純物が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電膜111として、アルミニウム膜をモリブデン膜で挟んだ三層の積層構造とするとよい。
導電膜111は、CVD法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電膜111は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、導電膜111上に第2のレジストマスク112を形成する。第2のレジストマスク112は、第1のレジストマスク107と同様に、フォトマスクを用いて形成する。
次に、第2のレジストマスク112を用いて導電膜111をエッチングし、一対の配線層113を形成する(図3(B)を参照)。一対の配線層113は、ソース電極及びドレイン電極を構成する。導電膜111のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜111が等方的にエッチングされる。その結果、導電膜111は第2のレジストマスク107よりも内側に後退し、分離した一対の配線層113が形成される。ウエットエッチングを適用することで、離間して設けられた一対の配線層113の間において、対向する一対の配線層113の側面と、後に形成される対向する一対の不純物半導体層の側面は一致せず、配線層113の側面の外側に、ソース領域及びドレイン領域を構成する一対の不純物半導体層の側面が形成される。配線層113は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線を構成する配線層と、ソース電極及びドレイン電極を構成する配線層とは別に設けてもよい。
次に、第2のレジストマスク112が形成された状態で、不純物半導体層110をエッチングする(図3(C)を参照)。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層115が得られる。一対の不純物半導体層115は離間しており、ソース領域およびドレイン領域を構成する。
また、ソース領域およびドレイン領域を構成する一対の不純物半導体層115を形成するエッチングで、第2の半導体層109の一部がエッチングされて凹部が形成され、第2の半導体層114が形成される。ここで、凹部には第2の半導体層109の一部が残存するように、不純物半導体層110のエッチングを制御することが好ましい。不純物半導体層110のエッチング後、凹部に残存する第2の半導体層114の膜厚(第2の半導体層114の凹部の膜厚)は、前記エッチング前の膜厚の半分程度とすることが好ましい。つまり、エッチングによる一対の不純物半導体層115形成後、不純物半導体層115下の第2の半導体層において、不純物半導体層115と重なる領域と、不純物半導体層115と重ならない領域(不純物半導体層115の離間された間隙に重なる領域)と、で、膜厚に差が生じている。これは、ソース領域およびドレイン領域を構成する不純物半導体層115の形成プロセスにおいて、不純物半導体層115と重なる領域の第2の半導体層はエッチングされず、不純物半導体層115と重ならない領域の第2の半導体層はエッチングされるからである。なお、凹部は、ソース領域及びドレイン領域間を繋ぐ層の表面であり、バックチャネルともいう。
ところが、第2の半導体層の一部をエッチングすることにより凹部を形成する際に、凹部の表面がエッチングによるダメージを受けてしまう。凹部の表面にはドライエッチングと同一装置内で、水素、窒素、酸素、炭素、硼素、塩素の少なくともいずれかが存在するガス雰囲気のプラズマに曝すことにより、凹部の表面に上記元素を取り込んだ変質層が形成される。また、凹部の表面を大気に曝すことによっても大気中の元素を取り込んだ変質層が形成される。凹部の表面に炭素や塩素などを含む変質層が形成されてしまうと、オフ電流の増加や移動度の低下など電気的特性に悪影響を及ぼす。また、第2の半導体層の一部をエッチングすることにより第2の半導体層に欠陥などのダメージが形成される。このような欠陥や不純物元素などが第2の半導体層の表面に存在すると、欠陥や不純物元素がリークパスとなり、オフ電流が増加してしまう。
次に、第2のレジストマスク112が形成された状態で、ドライエッチングを行う。第2の半導体層の一部をエッチングすることにより凹部を形成した後に、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、凹部の表面に存在するエッチング残渣などの不純物を除去することができる。
ドライエッチング条件は、露出している第2の半導体層109にダメージが入らず、且つ該第2の半導体層109に対するエッチングレートが低い条件を用いる。つまり、露出している第2の半導体層109表面にほとんどダメージを与えず、且つ露出している第2の半導体層109の膜厚がほとんど減少しない条件を用いる。露出している第2の半導体層109は、第2の半導体層109に形成された凹部の表面に相当する。エッチングガスとしては、塩素系ガスを用い、代表的にはClガスを用いる。また、エッチング方法については特に限定はなく、ICP方式の他、CCP方式、ECR方式、反応性イオンエッチング(RIE:Reactive Ion Etching)方式等を用いることができる。
ここで、上記ドライエッチング条件の一例としては、Clガスの流量を100sccm、チャンバー内の圧力を0.67Pa、下部電極温度を−10℃とし、上部電極のコイルに2000WのRF(13.56MHz)電力を投入してプラズマを生成し、基板101(第2の半導体層109が形成された基板)側には電力を投入せず0Wとして、30秒間のエッチングを行う。チャンバー内壁の温度は約80℃とすることが好ましい。
そこで、第2の半導体層にドライエッチングを行った後、第2のレジストマスク112が形成された状態で、水プラズマ処理を行い、絶縁層116を形成する(図5(A)を参照)。このようにすることで、第2の半導体層の凹部の表面に安定した変質層(絶縁層116)を形成することができ、第2の半導体層の凹部を形成する際にできたダメージを回復させることができる。絶縁層116は、酸化珪素で形成されることが好ましい。また、凹部の表面と絶縁層116の界面を良質にすることができる。このような絶縁層116を形成することにより、薄膜トランジスタのオフ電流を低下させ、移動度を上昇させるなど電気的特性を向上させることができる。また、HOガスを用いてプラズマに曝すことにより、第2のレジストマスク112を除去することができる。
水プラズマ処理は、反応空間に水蒸気(HO蒸気)に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる。HOをプラズマ化することにより、酸素(O)原子、水素(H)原子、又はHOの励起分子、さらにOH遊離基が生成される。プラズマ化したときにOH遊離基を生成するものならばよく、水蒸気(HO蒸気)に代表される水を主成分とするガスの他、過酸化水素水(H)を用いることもできる。プラズマ発生法は、特に限定はなく、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)方式、容量結合型(平行平板型)プラズマ(CCP:Capacitively Coupled Plasma)方式、電子サイクロトロン共鳴プラズマ(ECR:Electron Cyclotron Resonance)方式、ヘリコン方式などを適用することができる。また、プラズマ処理は、100℃〜280℃の温度範囲、好ましくは、220℃〜280の温度範囲で行うことが好ましい。プラズマ処理の温度が低すぎると、レジストマスクのアッシングレートが低下してしまい、逆に温度が高すぎると第2の半導体層のダングリングボンドを終端化したOH基が脱離してしまい、ダングリングボンドの終端化が進まないからである。
図4に、本実施の形態で使用されるプラズマ処理装置の一例を示す概要構成図を示す。本実施の形態では、プラズマ発生室の下流側に存在するプラズマの雰囲気中に、被処理物130を置く、いわゆるダウンフロー型のICPプラズマ処理装置を用いている。
プラズマ処理装置本体を構成する真空容器201の上部には、内部にプラズマ発生室202が形成された放電管203が設けられている。例えば、石英よりなる放電管203の頂部にはガス導入管204が設けられている。処理ガスは、ガス導入管204からプラズマ発生室202内に導入されるようになっている。また、ガス導入管204には、ガス供給手段214が接続されている。ガス供給手段214は、マスフローコントローラ211、ベーパライザー212、シリンダ213などで構成されている。
放電管203の外周部には、プラズマ発生室202内において、プラズマ放電を励起させるための放電コイル205が螺旋状に巻き付けられている。この放電コイル205に電力を供給するため、該放電コイル205には高周波(Radio Frequency)電源206(以下、RF電源と記す)の一端が接続されている。従って、放電コイル205には、RF電源206により100kHz〜100MHzの、例えば、13.56MHz程度の高周波の電力が供給される。なお、このRF電源206の他端は接地されてグランドレベルに落とされている。
真空容器201の下部、つまりプラズマ発生室202の下方にはダウンフロー室207が形成されている。このダウンフロー室207には、被処理物130を保持するためのステージ215が設けられ、プラズマ発生室202からプラズマが導入される。被処理物130(ここでは、図3(C)の状態の基板101)を上方に向けて保持するステージ215には、この被処理物130を加熱してプラズマ処理を向上させるためのヒータ208が組み込まれている。なお、真空容器201内の圧力を1.0Pa程度の低い圧力に設定するために、ダウンフロー室207の低壁に開口して排気口209が設けられ、該排気口209は図示しない真空ポンプに接続されている。
このような、ダウンフロー型のプラズマ処理装置は、試料とプラズマが発生する領域とは離間しているため、プラズマ処理による試料のプラズマ損傷が抑制されるため好ましい。
次に、上記プラズマ処理装置を用いて、基板に水プラズマ処理を行う方法の一例について以下に説明する。
まず、ステージ215の温度をヒータ208によって250度に設定して、被処理物130を加熱した状態にする。チャンバー内の圧力を66.5Paとし、コイル型の電極に1800WのRF(13.56MHz)電力を投入してプラズマを生成し、基板側には電力を投入する。続いて、シリンダ213から純水を供給し、ベーパライザー212で気化させて、ガス状の水(HO)を流量300sccmでプラズマ発生室202に導入する。プラズマ発生室202内では、マイクロ波によってHOがプラズマ化する。そしてプラズマ化したHOが、ガス下流のダウンフロー室207に導入され、ダウンフロー室207のステージ215では、第2の半導体層114及び第2のレジストマスク112にプラズマ化されたHOが供給される。このようなプラズマ化されたHOの供給を180秒行う。
これにより、第2の半導体層114の凹部の表面には絶縁層116が形成され、第2のレジストマスク112は、そのプラズマ化されたHOと反応して灰化して除去される。
第2の半導体層114の凹部を形成した後、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第2の半導体層114上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてHOガスを用いて水プラズマ処理を行うことにより、第2の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンド(ダメージ)にOH遊離基が作用して、OH遊離基でダングリングボンドを終端化することができる。その結果、第2の半導体層の凹部の表面に安定した変質層(絶縁層116)を形成することができ、第2の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層116の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。
さらに、第2のレジストマスクを水プラズマに曝すことにより、第2のレジストマスク112を除去することができる。第2のレジストマスク112を水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第2の半導体層114の凹部を形成し、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けてHOガスを用いて水プラズマ処理を行うことにより、オン電流が高く、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタとすることができる。また、電気的特性のばらつきを低減することができる。
ここで、水プラズマ処理により、オフ電流が低減するする原因について検証した。水プラズマ処理において、H原子、OH基が主な生成種である。そこで、H原子及びOH基がSiのダングリングボンド(欠陥)へ作用する様子について検証した。
Siの1つのダングリングボンドを有するモデル(モデル1)、Siの1つのダングリングボンドをH原子で終端したモデル(モデル2)、Siの1つのダングリングボンドをOH基で終端したモデル(モデル3)、それぞれにおいて、シミュレーションを行った。シミュレーション用のソフトウェアとしては、Accelrys社製のCASTEP(密度汎関数理論を用いた第1原理計算ソフトウェア)を用いている。また、ここでは、Si原子64個の格子から1つのSiを除いて63個とした。
図29(A)に、1つのSiのダングリングボンドを有するシリコン膜の格子構造(モデル1)のモデル図を示す。図29(B)に、SiのダングリングボンドをH原子で終端したシリコン膜の格子構造(モデル2)のモデル図を示す。また、図29(C)に、SiのダングリングボンドをOH基で終端したシリコン膜の格子構造(モデル3)のモデル図を示す。
モデル1乃至モデル3を用いて行った計算の結果について図30に示す。図30の横軸は真空準位を原点にとったときの電子のエネルギーを示し、縦軸は電子の状態密度を示す。また、破線でモデル1、細い実線でモデル2、太い実線でモデル3のシミュレーション結果を示す。
電子のエネルギーが−5.0eV以下は価電子帯(VBと示す。)を示し、−4.1eV以上は伝導帯(CBと示す。)を示し、−5.0〜−4.1eVはバンドギャップ(Egと示す。)を示す。また、本シミュレーションにおいては、バンドギャップは0.9eVであり、実験値の1.2eVよりも小さくなった。しかし、バンドギャップが小さくなることは、密度汎関数理論に共通する問題であり、今回のシミュレーションが不適切であることを示すものではない。
モデル1、即ちダングリングボンドが1つ含まれている場合は、バンドギャップ中において電子の状態密度を有することが分かる。これは、ダングリングボンドに起因する欠陥準位である。シリコン膜中に欠陥が存在すると欠陥がリークパスとなるため、このような欠陥が存在する膜(第2の半導体層)を薄膜トランジスタに用いると、オフ電流が高くなる原因となる。
一方、モデル2、即ち、ダングリングボンドがH原子で終端されている場合と、モデル3、即ちダングリングボンドが1つのOH基と3つのH原子で終端されている場合は、バンドギャップにおいて、電子の状態密度が0であることから、欠陥準位が含まれていないことが分かる。このことから、欠陥が含まれるシリコン膜にH原子またはOH基に曝し、ダングリングボンドがH原子またはOH基で終端されることにより、シリコン膜の欠陥準位が低減する。このような欠陥準位の低減された膜を薄膜トランジスタに用いることで、オフ電流を低減することがわかる。
次に、水素プラズマ処理と比較して、水プラズマ処理を行ったときの効果について、考察する。また、図31(A)及び(C)において、シリコン膜の格子構造のモデル図を示し、図31(B)及び(D)において、シリコン膜の結合のモデル図を示す。
図31(A)及び(B)に示すように、Siに結合するHにOH基が近づくと、結合エネルギーの高いOH基がSiと結合し、Siと結合していたH原子は解離する。一方、解離したH原子は、図31(C)及び(D)に示すように、シリコン膜中へと移動する。SiとOH基の結合エネルギーは3.03eVであり、SiとH原子の結合エネルギーは1.94eVである。このため、SiとHの結合よりもSiとOHの結合の方が安定である。したがって、H原子よりもOH基の方が、シリコン膜中のダングリングボンドの終端が進みやすいといえる。また、H原子もOH基もシリコン膜の欠陥準位を低減するが、H原子はOH基より結合エネルギーが小さいため、薄膜トランジスタの駆動時に容易に解離しやすく、再び欠陥準位を発生させてしまい、オフ電流が増加する原因となる。しかしながら、OH基はH原子より結合エネルギーが大きいため、解離しにくく、欠陥準位を発生しにくいといえる。
以上のことから、欠陥を有するシリコン膜にOH基を曝すことにより、シリコン膜中の欠陥を低減することが可能である。このため、当該シリコン膜を薄膜トランジスタに用いると、キャリアをトラップする欠陥が低減するため、オフ電流が低減すると考えられる。
以上により、本実施の形態に係る薄膜トランジスタを作製することができる(図5(A)を参照)。本実施の形態に係る薄膜トランジスタは、液晶表示装置または発光表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、開口部を有する絶縁層117を形成し、該開口部において配線層113により構成されるソース電極及びドレイン電極と接続されるように画素電極層118を形成する(図5(B)を参照)。この開口部は、フォトリソグラフィ法により形成することができる。その後、当該開口部を介して接続されるように、絶縁層117上に画素電極層118を設ける(図5(B)を参照)。このようにして図1に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
なお、絶縁層117は、ゲート絶縁膜103と同様に形成することができる。絶縁層117は、大気中に浮遊する有機物、金属又は水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。
なお、画素電極層118は、透光性を有する導電性高分子(導電性ポリマーともいう。)を含む導電性組成物を用いて形成することができる。画素電極層118は、シート抵抗が10000Ω/□以下であって、且つ波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの2種以上の共重合体等が挙げられる。
画素電極層118は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(Indium Tin Oxide;ITO)、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
画素電極層118は、配線層113等と同様に、フォトリソグラフィ法を用いてエッチングを行い、パターン形成すればよい。
なお、図示していないが、絶縁層117と画素電極層118との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
本発明の一態様に係る薄膜トランジスタは、複数の結晶領域を含む半導体(代表的には微結晶半導体)と非晶質構造を有する半導体(代表的には非晶質半導体)を積層させることで、好適なオフ電流とオン電流の両立を図っている。また、第2の半導体層に形成された凹部に水プラズマ処理を行うことにより、凹部に存在するダングリングボンドをOH遊離基で終端化することができる。凹部の表面と絶縁層との界面を良質にすることができ、オフ電流を低減し、トランジスタ特性のばらつきを抑制することができる。したがって、良好な電気的特性を有する薄膜トランジスタを得ることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、実施の形態1と異なる薄膜トランジスタの作製方法について、図6乃至図7を用いて説明する。実施の形態1の薄膜トランジスタの構造上の相違点は、第1の半導体層108の有無である。本実施の形態で説明する薄膜トランジスタは、第2の半導体層109(非晶質構造を有する半導体層)が、本発明の一態様に係る薄膜トランジスタのチャネル形成領域として機能する。以下、本実施の形態に係る薄膜トランジスタの作製方法について説明する。本実施の形態では、nチャネル型の薄膜トランジスタの作製方法について説明する。なお、図1に示す薄膜トランジスタの作製方法と重複する部分に関しては、省略或いは簡略化して説明する。
上記実施の形態1の図1と同様の工程を行い、基板101上にゲート電極層102及びゲート絶縁膜103を形成する(図6(A)を参照)。
次に、ゲート絶縁膜103上に非晶質構造を有する第2の半導体膜105及び一導電型を付与する不純物元素が添加された一導電型の不純物半導体膜106を形成する(図6(B)を参照)。
次に、不純物半導体膜106上に第1のレジストマスクを形成し、該第1のレジストマスクを用いて不純物半導体膜106及び第2の半導体膜105をエッチングする。この工程により、第2の半導体膜105、不純物半導体膜106を素子毎に分離する。素子毎の分離により、所望の形状にパターン形成された第2の半導体層109及び不純物半導体層110が得られる。この後、第1のレジストマスクを除去する。次に、ゲート絶縁膜103および不純物半導体層110上に、導電膜111を形成する。導電膜111は、不純物半導体層110、第2の半導体層109の側面を覆うように形成する(図6(C)を参照)。
次に、導電膜111上に第2のレジストマスク112を形成し、該第2のレジストマスク112を用いて導電膜111をエッチングする。この工程により、一対の配線層113を形成する(図6(D)を参照)。一対の配線層113は、ソース電極およびドレイン電極を構成する。
次に、第2のレジストマスク112が形成された状態で、不純物半導体層110をエッチングする(図7(A)を参照)。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層115が得られる。一対の不純物半導体層115は離間しており、ソース領域およびドレイン領域を構成する。
また、ソース領域およびドレイン領域を構成する一対の不純物半導体層115を形成するエッチングで、一対の不純物半導体層115下に位置する第2の半導体層109の一部がエッチングされ凹部が形成された、第2の半導体層114が得られる(図7(A)を参照)。
次に、第2のレジストマスク112が形成された状態で、ドライエッチングを行う。ドライエッチングは、露出している第2の半導体層114にダメージが入らず、且つ該第2の半導体層114に対するエッチングレートが低い条件で行う。第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第2の半導体層114上に存在する残渣などの不純物を除去することができる。
次に、第2のレジストマスク112が形成された状態で、水プラズマ処理を行う(図7(B)を参照)。水プラズマ処理は、反応空間に水蒸気(HO蒸気)に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる。水プラズマ処理を行うことにより、第2の半導体層の凹部の表面に変質層(絶縁層116)を形成することができる。また、第2のレジストマスクを水プラズマに曝すことにより、第2のレジストマスクを除去することができる(図7(C)を参照)。
以上のように、第2の半導体層114の凹部を形成した後、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第2の半導体層114上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてHOガスを用いて水プラズマ処理を行うことにより、第2の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンドにOH遊離基が作用して、OH遊離基でダングリングボンドを終端化することができる。その結果、第2の半導体層の凹部の表面に安定した変質層(絶縁層116)を形成することができ、第2の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層116の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。
さらに、第2のレジストマスクを水プラズマに曝すことにより、第2のレジストマスク112を除去することができる。第2のレジストマスク112を水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第2の半導体層114の凹部を形成し、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けてHOガスを用いて水プラズマ処理を行うことにより、薄膜トランジスタのオフ電流を低下させ、移動度など電気的特性を向上させることができる。
本実施の形態に係る薄膜トランジスタを作製することができる。図7(D)に示すように、絶縁層117を形成し、該絶縁層117に形成された開口部を埋めるように画素電極層118を形成してもよい。
本実施の形態に示す薄膜トランジスタにおいても、第2の半導体層に形成された凹部に水プラズマ処理を行うことにより、凹部に存在するダングリングボンドをOH遊離基で終端化することができる。凹部の表面と絶縁層との界面を良質にすることができ、オフ電流を低減し、トランジスタ特性のばらつきを抑制することができる。したがって、良好な電気的特性を有する薄膜トランジスタを得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、上記実施の形態と異なる薄膜トランジスタの作製工程について説明する。
上記実施の形態1の図1(A)乃至図1(B)までと同様の工程を行い、基板101上にゲート電極層102を間に介して、ゲート絶縁膜103、第1の半導体膜104、第2の半導体膜105、及び不純物半導体膜106を形成する(図8(A)を参照)。各構成の材料及び作製方法は、実施の形態1と同様であるため、省略する。また、実施の形態2で示したように、微結晶半導体膜を形成せずに、ゲート絶縁膜103上に、第2の半導体膜105及び不純物半導体膜106を形成してもよい。
次に、不純物半導体膜106上に導電膜111を形成する(図8(A)を参照)。導電膜の材料及び作製方法は、実施の形態1と同様であるため省略する。
次に、導電膜111上にレジストマスク119を形成する(図8(B)を参照)。レジストマスク119は、厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。本実施の形態において、微結晶半導体膜及び非晶質半導体膜のパターンを形成する工程と、不純物半導体膜を分離してソース領域及びドレイン領域を構成する一対の不純物半導体膜を形成する工程において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の3段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数(代表的には二種類)の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図9(A−1)及び図9(B−1)は、代表的な多階調マスクの断面を示す。図9(A−1)には、グレートーンマスク180を示し、図9(B−1)にはハーフトーンマスク185を示す。
図9(A−1)に示すグレートーンマスク180は、透光性を有する基板181に遮光層により形成された遮光部182、及び遮光層のパターンにより設けられた回折格子部183で構成されている。
回折格子部183は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部183に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板181としては、石英等を用いることができる。遮光部182及び回折格子部183を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク180に露光するための光を照射した場合、図9(A−2)に示すように、遮光部182に重畳する領域における透光率は0%となり、遮光部182又は回折格子部183が設けられていない領域における透光率は100%となる。また、回折格子部183における透光率は、概ね10%〜70%の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調節可能である。
図9(B−1)に示すハーフトーンマスク185は、透光性を有する基板186上に半透光層により形成された半透光部187及び遮光層により形成された遮光部188で構成されている。
半透光部187は、MoSiN、MoSi、MoSiO、MoSiON、CrSi等の層を用いて形成することができる。遮光部188は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク185に露光するための光を照射した場合、図9(B−2)に示すように、遮光部188に重畳する領域における透光率は0%となり、遮光部188又は半透光部187が設けられていない領域における透光率は100%となる。また、半透光部187における透光率は、概ね10%〜70%の範囲であり、形成する材料の種類又は形成する膜厚等により調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマスクを形成することができる。
次に、レジストマスク119を用いて導電膜111、不純物半導体膜106、第2の半導体膜105及び第1の半導体膜104をエッチングする。この工程により、第1の半導体膜104、第2の半導体膜105、不純物半導体膜106、導電膜111を素子毎に分離する(図8(C)を参照)。素子毎の分離により、所望の形状にパターン形成された第1の半導体層108、第2の半導体層109、不純物半導体層110及び導電層120が得られる。
次に、レジストマスク119を後退させて、レジストマスク121を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。
次に、レジストマスク121を用いて導電膜111をエッチングし、ソース電極及びドレイン電極を構成する一対の配線層122を形成する(図10(A)を参照)。導電膜111のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜111の側面が等方的にエッチングされる。その結果、導電膜111は、レジストマスク121よりも内側に後退し、離間した一対の配線層122が形成される。したがって配線層122の側面と、下層の不純物半導体層110の側面は一致せず、配線層122の側面の外側に、後にソース領域及びドレイン領域を形成する不純物半導体層110の側面が位置する。配線層122は、ソース電極及びドレイン電極のみならず信号線としても機能する。但し、これに限定されず、信号線を構成する配線層と、ソース電極及びドレイン電極を構成する配線層とは別に設けてもよい。
次に、レジストマスク121が形成された状態で、不純物半導体層110をエッチングする(図10(A)を参照)。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層115が得られる。一対の不純物半導体層115は分離しており、ソース領域及びドレイン領域を構成する。
また、ソース領域及びドレイン領域を構成する一対の不純物半導体層115を形成するエッチングで、第2の半導体層109の一部がエッチングされて凹部が形成され、第2の半導体層114が形成される。ここで、凹部には第2の半導体層109の一部が残存するように、不純物半導体層110のエッチングを制御することが好ましい。不純物半導体層110のエッチング後、凹部に残存する第2の半導体層114の膜厚(第2の半導体層109の凹部の膜厚)は、前記エッチング前の膜厚の半分程度とすることが好ましい。つまり、エッチングによる一対の不純物半導体層115の形成後、不純物半導体層115下の第2の半導体層において、不純物半導体層115と重なる領域と、不純物半導体層115と重ならない領域(不純物半導体層115の離間された間隙に重なる領域)とで、膜厚に差が生じている。これは、ソース領域及びドレイン領域を構成する不純物半導体層115の形成プロセスにおいて、不純物半導体層115と重なる領域の第2の半導体層はエッチングされず、不純物半導体層115と重ならない領域の第2の半導体層はエッチングされるからである。
次に、レジストマスク121が形成された状態で、ドライエッチングを行う。ドライエッチングは、露出している第2の半導体層114にダメージが入らず、且つ該第2の半導体層114に対するエッチングレートが低い条件で行う。第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第2の半導体層114上に存在する残渣などの不純物を除去することができる。
次に、レジストマスク121が形成された状態で、水プラズマ処理を行う。水プラズマ処理は、反応空間に水蒸気(HO蒸気)に代表される水を主成分とするガスを導入し、水プラズマを生成して行うことができる(図10(B)を参照)。水プラズマ処理を行うことにより、第2の半導体層の凹部の表面に変質層(絶縁層116)を形成することができる。また、第2のレジストマスクを水プラズマに曝すことにより、レジストマスク121を除去することができる(図10(C)を参照)。
第2の半導体層114の凹部を形成した後、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第2の半導体層114上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けてHOガスを用いて水プラズマ処理を行うことにより、第2の半導体層の凹部の表面にドライエッチングの際に形成されたダングリングボンドにOH遊離基が作用して、OH遊離基でダングリングボンドを終端化することができる。その結果、第2の半導体層の凹部の表面に安定した変質層(絶縁層116)を形成することができ、第2の半導体層の凹部を形成する際にできた欠陥を回復させることができる。また、凹部の表面と絶縁層116の界面を良質にすることができる。従って、水プラズマ処理を行うことで、膜質改善を図ることができ、薄膜トランジスタの電気的特性向上につなげることができる。
さらに、レジストマスクを水プラズマに曝すことにより、レジストマスク121を除去することができる。レジストマスク121を水プラズマに曝すことにより、基板に存在する塩素等のコロージョン発生の原因となる塩素が水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができ、レジスト残渣を容易に除去することができる。従って、第2の半導体層114の凹部を形成し、第2の半導体層114にダメージを与えない条件で更なるドライエッチングを行った後、ドライエッチングに続けて水プラズマ処理を行うことにより、薄膜トランジスタのオフ電流を低下させ、移動度など電気的特性を向上させることができる。また、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
以上より、実施の形態に係る薄膜トランジスタを作製することができる。以下、実施の形態1と同様にして、絶縁層117を形成し、該絶縁層117に形成された開口を埋めるように画素電極層118を形成してもよい(図5(B)を参照)。
なお、本実施の形態では、上記実施の形態1に示した作製工程で説明したが、もちろん実施の形態2に示す作製工程に適用することもできる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、表示装置の一形態として、実施の形態3で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、VA(Vertical Alignment)型の液晶表示装置について、図11乃至図13を用いて説明する。VA型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図11と図12は、VA型液晶パネルの画素構造を示している。図12は本形態で示す画素構造の平面図であり、図12中に示す切断線Y−Zに対応する断面構造を図11に表している。以下の説明ではこの両図を参照して説明する。
本形態で示す画素構造は、基板500上に設けられた一つの画素に複数の画素電極が有り、それぞれの画素電極に平坦化膜522およびパッシベーション膜520を介して薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極524は、コンタクトホール523において、配線518で薄膜トランジスタ528と接続している。また、画素電極526は、コンタクトホール527において、配線519で薄膜トランジスタ529と接続している。薄膜トランジスタ528のゲート配線502と、薄膜トランジスタ529のゲート配線503には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線516は、薄膜トランジスタ528と薄膜トランジスタ529で共通に用いられている。薄膜トランジスタ528及び薄膜トランジスタ529は実施の形態3で示す方法を用いて作製することができる。もちろん、薄膜トランジスタ528及び薄膜トランジスタ529は他の実施の形態で示す方法を用いて作製することもできる。
画素電極524と画素電極526の形状は異なっており、スリット525によって分離されている。V字型に広がる画素電極524の外側を囲むように画素電極526が形成されている。画素電極524と画素電極526に印加する電圧のタイミングを、薄膜トランジスタ528及び薄膜トランジスタ529により異ならせることで、液晶の配向を制御している。ゲート配線502とゲート配線503は異なるゲート信号を与えることで、薄膜トランジスタ528と薄膜トランジスタ529の動作タイミングを異ならせることができる。また、画素電極524、526上に配向膜548が形成されている。
対向基板501には、遮光膜532、着色膜536、対向電極540が形成されている(図11を参照)。また、着色膜536と対向電極540の間には平坦化膜537が形成され、液晶の配向乱れを防いでいる。また、対向電極540上に配向膜546が形成される。図13に対向基板501側の画素構造を示す。対向電極540は異なる画素間で共通化されている電極であり、該対向電極540にはスリット541が形成されている。スリット541と、画素電極524及び画素電極526側のスリット525とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。その結果、液晶が配向する方向を場所によって異ならせることができ、視野角を広げることができる。
画素電極524と液晶層550と対向電極540が重なり合うことで、第1の液晶素子が形成されている。また、画素電極526と液晶層550と対向電極540が重なり合うことで、第2の液晶素子が形成されている。また、一画素に第1の液晶素子と第2の液晶素子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、VA型の液晶表示装置を示したが、本発明の一態様に係る薄膜トランジスタを用いて形成した素子基板を、FFS型の液晶表示装置、IPS型の液晶表示装置、TN型の液晶表示装置、その他の液晶表示装置に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好(例えば、高コントラスト)であり、且つ消費電力の低い液晶表示装置を作製することができる。また、素子間の電気的特性のばらつきが低減されているため、輝度のばらつきが低減され、画質の向上した液晶表示装置を作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、表示装置の一形態として、実施の形態3で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図14(A)に、画素の上面図の一形態を示し、図14(B)に図14(A)中の切断線A−Bに対応する断面構造の一形態を示す。
発光装置としては、本形態ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態3を用いる例を示す。もちろん、本形態で示す薄膜トランジスタは、他の実施の形態に示す薄膜トランジスタを用いることができる。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらに発光層を誘電体層で挟み込んだものを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。また、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
図14(A)及び図14(B)において、第1の薄膜トランジスタ281aは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第2の薄膜トランジスタ281bは発光素子282への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
第1の薄膜トランジスタ281aのゲート電極は走査線283aに、ソース電極またはドレイン電極の一方は信号線284aに接続され、ソース電極またはドレイン電極の他方は配線284bを介して第2の薄膜トランジスタ281bのゲート電極283bに接続する。第2の薄膜トランジスタ281bのソース電極またはドレイン電極の一方は電源線285aに接続され、ソース電極またはドレイン電極の他方は配線285bを介して表示装置の画素電極(陰極288)に接続される。第2の薄膜トランジスタ281bのゲート電極、ゲート絶縁膜、及び電源線285aで容量素子を構成し、第1の薄膜トランジスタ281aのソース電極またはドレイン電極の他方は容量素子に接続される。
なお、容量素子は、第1の薄膜トランジスタ281aがオフ状態のときに第2の薄膜トランジスタ281bのゲート電極およびソース電極間の電圧、またはゲート電極およびドレイン電極間電圧(以下、ゲート電圧とする)を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第1の薄膜トランジスタ281a及び第2の薄膜トランジスタ281bを実施の形態1〜3の薄膜トランジスタを用いて形成することができる。また、第1の薄膜トランジスタ281a及び第2の薄膜トランジスタ281bはここではnチャネル型の薄膜トランジスタで形成するが、第1の薄膜トランジスタ281aをnチャネルの型薄膜トランジスタで形成し、第2の薄膜トランジスタ281bをpチャネル型の薄膜トランジスタで形成してもよい。さらには、第1の薄膜トランジスタ281a及び第2の薄膜トランジスタ281bをpチャネル型の薄膜トランジスタで形成してもよい。
第1の薄膜トランジスタ281a及び第2の薄膜トランジスタ281b上に絶縁膜286を形成し、絶縁膜286上に平坦化膜287を形成し、平坦化膜287及び絶縁膜286に形成されるコンタクトホールにおいて、配線285bに接続する陰極288が形成される。平坦化膜287は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、陰極288が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁291を設ける。隔壁291の開口部において陰極288と接するように、発光層289が形成され、発光層289を覆うように陽極290が形成され、陽極290及び隔壁291を覆うように保護絶縁膜292が形成される。
ここでは、発光素子として上面射出構造の発光素子282を示す。上面射出構造の発光素子282は、第1の薄膜トランジスタ281a、第2の薄膜トランジスタ281b上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、発光層289の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極290及び陰極288がショートし、表示欠陥となってしまう。このため、平坦化膜287を設けることが好ましい。
陰極288及び陽極290で発光層289を挟んでいる領域が発光素子282に相当する。図14(A)に示した画素の場合、発光素子282から発せられる光は、図14(B)に白抜きの矢印で示すように陽極290側に射出する。
陰極288は仕事関数が小さく、且つ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、MgAg、AlLi等が望ましい。発光層289は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極288上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、発光層以外の層、例えば電子注入層、電子輸送層、ホール輸送層、ホール注入層を全て設ける必要はなく、実施者が適宜選択することができる。陽極290は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは逆側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用薄膜トランジスタ)と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光表示装置を作製することができる。オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好(例えば、高コントラスト)であり、且つ消費電力の低い発光表示装置を作製することができる。また、素子間の電気的特性のばらつきが低減されているため、輝度のばらつきが低減され、画質の向上した発光表示装置を作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
次に、本発明の一態様の表示装置の一形態である表示パネルの構成について、以下に示す。
図15(A)に、信号線駆動回路6013のみを別途形成し、基板6011上に形成された画素部6012と接続している表示パネルの形態を示す。画素部6012、保護回路6016、及び走査線駆動回路6014が形成された素子基板は、上記実施の形態に示す薄膜トランジスタを用いて形成する。素子間の特性ばらつきが低減されているため、表示パネルをばらつきなく安定に動作させることができる。信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはSOIを用いたトランジスタであっても良い。SOIを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層を用いたトランジスタを含む。画素部6012と、信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信号等が、FPC6015を介して供給される。信号線駆動回路6013及びFPC6015の間、または信号線駆動回路6013及び画素部6012の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路6016を設けてもよい。保護回路6016は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成される保護回路を設けてもよい。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばFPC上に貼り合わせるようにしても良い。図15(B)に、信号線駆動回路6023のみを別途形成し、基板6021上に形成された画素部6022、保護回路6026、及び走査線駆動回路6024が形成された素子基板とFPCが接続している表示装置パネルの形態を示す。画素部6022、保護回路6026、及び走査線駆動回路6024は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路6023は、FPC6025及び保護回路6026を介して、画素部6022と接続されている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。FPC6025及び画素部6022の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路6026を設けてもよい。保護回路6026は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成される保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図15(C)に、信号線駆動回路が有するアナログスイッチ6033aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部6032、保護回路6036、及び走査線駆動回路6034は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC6035及び保護回路6036を介して画素部6032と接続されている。画素部6032と、信号線駆動回路と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035を介して供給される。シフトレジスタ6033b及びアナログスイッチ6033aの間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路6036を設けてもよい。保護回路6036は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成される保護回路を設けてもよい。
図15(A)〜図15(C)に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のCOG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図15(A)〜図15(C)に示した位置に限定されない。また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。
なお、本発明の一態様として用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態7)
本発明の一態様に係る薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルを作製することができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明の一態様を実施できる。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図16に示す。
図16(A)はテレビジョン装置である。表示パネルを、図16(A)に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図16(A)に示すように、筐体2001に表示素子を利用した表示用パネル2002が組みこまれている。受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機2006により行うことが可能であり、このリモコン操作機2006にも出力する情報を表示する表示部2007が設けられていても良い。
また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面2003を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、主画面2003を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
図17はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部921が形成されている。信号線駆動回路922と走査線駆動回路923は、表示パネルにCOG方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ924で受信した信号のうち、映像信号を増幅する映像信号増幅回路925と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路926と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路927などを有している。コントロール回路927は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路928を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
チューナ924で受信した信号のうち、音声信号は、音声信号増幅回路929に送られ、その出力は音声信号処理回路930を経てスピーカ933に供給される。制御回路931は受信局(受信周波数)や音量の制御情報を入力部932から受け、チューナ924や音声信号処理回路930に信号を送出する。
勿論、本発明の一態様はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面2003、サブ画面2008において、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上したテレビ装置を提供することができる。
図16(B)は携帯電話機2301の一例を示している。この携帯電話機2301は、表示部2302、操作部2303などを含んで構成されている。表示部2302においては、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上した携帯電話を提供することができる。
また、図16(C)に示す携帯型のコンピュータは、本体2401、表示部2402等を含んでいる。表示部2402に、上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、画質の向上したコンピュータを提供することができる。
図16(D)は卓上照明器具であり、照明部2501、傘2502、可変アーム2503、支柱2504、台2505、電源2506を含む。上記実施の形態で説明した発光装置を照明部2501に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、生産性が良好であり安価な照明器具を提供することができる。
図18はスマートフォン携帯電話機の構成の一例を示しており、例えば表示部に、上記実施の形態で示した薄膜トランジスタを有する素子基板及びそれを有する表示装置が適用される。図18(A)が正面図、図18(B)が背面図、図18(C)が展開図である。スマートフォン携帯電話機は、筐体1111及び筐体1109二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれている。
筐体1111においては、表示部1101、スピーカ1102、マイクロフォン1103、操作キー1104、ポインティングディバイス1105、表面カメラ用レンズ1106、外部接続端子ジャック1107、イヤホン端子1108等を備え、筐体1109においては、キーボード1201、外部メモリスロット1202、裏面カメラ1203、ライト1204などにより構成されている。また、アンテナは筐体1111内部に内蔵されている。
また、上記構成に加えて、非接触ICチップ、小型記録装置等を内蔵していてもよい。
図18(A)では筐体1111と筐体1109が重なり合っており、図18(A)の状態から筐体1111と筐体1109がスライドし、図18(C)のように展開する。表示部1101には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部1101と同一面上に表面カメラ用レンズ1106を備えているため、テレビ電話が可能である。また、表示部1101をファインダーとして裏面カメラ1203及びライト1204で静止画及び動画の撮影が可能である。
スピーカ1102及びマイクロフォン1103は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー1104では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード1201を用いると便利である。重なり合った筐体1111と筐体1109(図18(A))はスライドでき、図18(C)のように展開して携帯情報端末として使用できる。また、キーボード1201、ポインティングディバイス1105を用い円滑な操作が可能である。外部接続端子ジャック1107はACアダプタ及びUSBケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット1202に記録媒体を挿入し大量のデータ保存及び移動に対応できる。
筐体1109の裏面(図18(B))には、裏面カメラ1203及びライト1204を備えており、表示部1101をファインダーとし静止画及び動画の撮影が可能である。
また、上記機能構成に加えて、赤外線通信機能、USBポート、テレビワンセグ受信機能、非接触ICチップ、イヤホンジャック等を備えたものであってもよい。
上記実施の形態に示す表示装置を適用することにより、画質の向上したスマートフォンを提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
以下において、本発明の一態様に関し実施例に基づいて更に詳しく説明する。本実施例では、ガラス基板上に微結晶シリコン膜を形成し、該微結晶シリコン膜に含まれるキャリアのライフタイムを測定し、チャネルエッチの後に水プラズマ処理を行うことにより微結晶シリコン膜に与えるプラズマの影響について調べた結果を以下に示す。
ここで、「ライフタイム」とは、半導体中に生成したキャリアが再結合して消滅するまでの平均寿命を示す。例えば、半導体ウエハ(シリコン)に光を照射すると、半導体中に電子及び正孔(キャリア)が生成される。生成された電子と正孔は再結合し、消滅する。このように、キャリアが生成し、再結合して消滅するまでの平均寿命が「ライフタイム」といわれている。なお、「ライフタイム」は、再結合ライフタイム、及びキャリアライフタイムとも呼ばれている。
光照射などで半導体ウエハに過剰な電子と正孔のキャリアを注入したとき、半導体ウエハ中に格子欠陥や重金属不純物などによるトラップ(捕獲)準位があると、これらのキャリアはトラップを介して再結合するため、ライフタイムは低下する。つまり、ライフタイムが向上するこということは、キャリア移動度の向上にもつながり、完成するトランジスタの電気的特性(高速動作など)の向上を実現することができる。
本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ100nmの微結晶シリコン膜をプラズマCVD法により形成したものである。微結晶シリコン膜の成膜条件は、RF電源周波数13.56MHz、RF電源のパワーを50Wとし、成膜温度を280℃とし、シランガスの流量と水素の流量の比を1:150とし、280Paの圧力とした。以上により作製された微結晶シリコン膜を試料Aとした。
次に、ガラス基板上に試料Aと同様の条件で成膜した厚さ100nmの微結晶シリコン膜に対して、ドライエッチングを行った微結晶シリコン膜を用意した。ドライエッチングの条件は、エッチングガスである塩素の流量100sccm、コイル型の電極に投入する電力150W、下部電極(バイアス側)に投入する電力40W、反応圧力1.0Pa、下部電極の温度70℃とした。以上により得られた微結晶シリコン膜を試料Bとした。
次に、ガラス基板上に試料Aと同様の条件で成膜した厚さ100nmの微結晶シリコン膜に対して、試料Bと同様の条件でドライエッチングを行った後、Oガスを用いてプラズマ処理を行った微結晶シリコン膜を用意した。プラズマ処理の条件は、Oの流量300sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。以上により得られた微結晶シリコン膜を試料Cとした。
次に、ガラス基板上に試料Aと同様の条件で成膜した厚さ100nmの微結晶シリコン膜に対して、試料Bと同様の条件でドライエッチングを行った後、HOガスを用いてプラズマ処理を行った微結晶シリコン膜を用意した。プラズマ処理の条件は、HOの流量300sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。以上により得られた微結晶シリコン膜を試料Dとした。
試料A乃至試料Dの微結晶シリコン膜に含まれるキャリアのライフタイムを、マイクロ波光導伝減衰法(Microwave Photo Conductivity Decay:μ―PCD法)により評価した。μ−PCD法とは、非接触でライフタイムを評価できる測定法のひとつであり、微結晶シリコン膜にマイクロ波及びパルスレーザ光を照射して、微結晶シリコン膜に、過剰のキャリアが生成されてから当該キャリアが再結合して消滅するまでのライフタイムを測定する方法である。キャリアの生成により、微結晶シリコン膜の導電率が増加するため、微結晶シリコン膜に照射しているマイクロ波の反射率が過剰のキャリア密度に対して変化する。当該マイクロ波の反射率の減少時間を測定することで、キャリアのライフタイムを測定することができる。
本実施例では、マイクロ波を用いた結晶性評価装置(株式会社コベルコ科研製)を用い、試料A乃至試料Dに13.56MHzのマイクロ波及び波長が349nmのYLGレーザの3倍波を照射して、マイクロ波の位相差を測定する電圧計でキャリアの発生により変化する反射強度の経時変化を測定した。なお、測定値のピークが急峻であるため、キャリアの再結合による消滅時間を測定することができない。しかし、反射強度のピーク値が大きいほど相対的にキャリアのライフタイムが長く、結晶性が良いことを示している。そのため、反射強度のピーク値により各試料のライフタイムを比較した。
図19に、試料A乃至試料Dのライフタイム測定結果を示す。横軸は、試料A乃至試料Dであり、縦軸は反射強度ピーク値である。反射強度のピーク値が大きいほど、ライフタイムが長いことを表している。図19から、試料D、試料A、試料B、試料Cの順に反射強度ピーク値が大きいことがわかった。すなわち、ドライエッチングを行った後に、HOガスを用いてプラズマ処理を行った微結晶シリコン膜が最もライフタイムが長いことがわかる。ドライエッチングを行った後に、Oガスを用いてプラズマ処理を行った試料Cの反射強度ピーク値が、ドライエッチングを行った試料Bとほとんど変わらないことから、Oガスではライフタイムの向上に寄与しないことがわかった。
以上により、微結晶シリコン膜に対して、ドライエッチングを行った後、水プラズマ処理をすることによって、キャリアの再結合中心が少なく、また欠陥が少なく、結晶性が高いことがわかった。
本実施例では、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面と、非晶質シリコン膜の一部を除去して凹部を形成し、HOガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面の状態について、X線光電子分光法(XPS:X−ray Photoelectron Spectroscopy)を用いて非晶質シリコン膜の凹部の表面に存在する元素の種類、存在量、化学結合状態について調査した。
本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ200nmの非晶質シリコン膜をプラズマCVD法により形成したものである。非晶質シリコン膜の成膜条件は、RF電源周波数を13.56MHz、RF電源のパワーを60Wとし、成膜温度を280℃とし、シランガス流量と水素流量の比を28:30とし、170Paの圧力とした。以上により作製された非晶質シリコン膜を試料Eとした。
次に、ガラス基板上に試料Eと同様の条件で成膜した厚さ200nmの非晶質シリコン膜に対して、ドライエッチングを行った非晶質シリコン膜を用意した。ドライエッチングの条件は、非晶質シリコン膜の一部を除去して凹部を形成するときのドライエッチングと同じ条件で、エッチングガスである塩素の流量100sccm、コイル型の電極に投入する電力150W、下部電極(バイアス側)に投入する電力40W、反応圧力1.0Pa、下部電極の温度70℃とした。以上により得られた非晶質シリコン膜を試料Fとした。
次に、ガラス基板上に試料Eと同様の条件で成膜した200nmの非晶質シリコン膜に対して、試料Fと同様の条件でドライエッチングを行った後、HOガスを用いてプラズマ処理を行った非晶質シリコン膜を用意した。プラズマ処理の条件は、HOの流量250sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。以上により得られた非晶質シリコン膜を試料Gとした。
次に、試料Eの表面、試料Fの表面及び試料Gの表面をXPS測定した。図20に、試料E、試料F及び試料GのSi−2pの光電子分光スペクトルを示す。光電子ピークの位置は元素の結合状態の違いによりシフトし、Si−2pはSi、SiO、SiOの結合状態を確認することができる。
図20のSi−2pスペクトルにおいて、試料Eのピークは、Siのピークを表すピークがほぼ一山に形成されているのに対し、試料Fのピークは、ドライエッチング後のピークが束縛エネルギーのプラス側へシフトする傾向(二山形状)となり、SiOx(x<2)化が進行している結果となった。また、ドライエッチング後にHOガスを用いてプラズマ処理を行った試料Gのピークは更にプラス側へシフトし、試料Eと比較してピーク強度の位置が逆転した結果となった。
以上の結果から、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面は、試料Fのピークが示すように、ドライエッチングによって非晶質シリコン膜にダメージが形成されたと考えられる。また、非晶質シリコン膜の一部を除去して凹部を形成し、HOガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面は、試料Gのピークが示すように、SiO化しているものと考えられる。
本実施例では、非晶質シリコン膜の一部を除去して凹部を形成した後の非晶質シリコン膜の表面と、非晶質シリコン膜の一部を除去して凹部を形成し、HOガスを用いてプラズマ処理を行った後の非晶質シリコン膜の表面の状態について、ToF−SIMS(Time of Flight−Secondary Ion Mass Spectrometry)による定性分析を行った。
本実施例で用いた試料について説明する。本実施例で用いた試料は、ガラス基板上に厚さ200nmの非晶質シリコン膜をプラズマCVD法により形成したものである。実施例2で作製した試料Eと同様に作製したものを試料Hとした。次に、実施例2で作製した試料Fと同様に作製したものを試料Iとした。次に実施例2で作製した試料Gと同様に作製したものを試料Jとした。
次に、試料Hの表面、試料Iの表面及び試料Jの表面状態を調べるため、ToF−SIMSによる定性分析を行った。図21に、試料H乃至試料Jの非晶質シリコン膜最表面の負イオン分析結果を示す。
試料Hの非晶質シリコン膜の最表面から、負イオンで、Si、Si、SiHが検出された。試料Iの非晶質シリコン膜の最表面から、負イオンで、Si、Si、SiH、SixOyClが検出された。試料Hと比べ、SixOy系が強い傾向がみられる。また、ドライエッチングではClガスを用いているため、Cl終端の酸化珪素も検出された。試料Jの非晶質シリコン膜の最表面から、負イオンで、SixOyが強く検出された。また、試料Jからは、H終端、及びCl終端された酸化珪素はほとんど検出されなかった。
以上の結果から、非晶質シリコン膜の一部を除去して非晶質シリコン膜に凹部を形成する前の表面状態では、非晶質シリコン膜の表面はあまり酸化されておらず、H終端されていることがわかった。また、非晶質シリコン膜の一部を除去して非晶質シリコン膜に凹部を形成した後の表面状態は、やや酸化されているものの、H終端及びCl終端された酸化珪素も形成されていることがわかった。また、非晶質シリコン膜に凹部を形成し、HOガスを用いてプラズマ処理を行った後の表面状態は、酸化されており99%酸化珪素であることが分かった。
本実施例では、実施の形態1で説明した薄膜トランジスタを作製し、トランジスタ特性を測定した結果を示す。
まず、本実施例で作製した薄膜トランジスタの作製工程を示す。
図22(A)に示すように、基板1001上にゲート電極を形成するための導電層として、モリブデンターゲットをアルゴンでスパッタリングして厚さ150nmのモリブデン層を形成した。導電層上にレジストを塗布した後、フォトリソグラフィ法によりレジストマスクを形成し、当該レジストマスクを用いて導電層をドライエッチングして、ゲート電極1002を形成した。この後、レジストマスクを除去した。
次に、図22(B)に示すように、基板1001及びゲート電極1002上にゲート絶縁膜1003を形成し、ゲート絶縁膜1003上に微結晶シリコン膜1004形成し、微結晶シリコン膜1004上に非晶質シリコン膜1005を形成し、非晶質シリコン膜1005上に一導電型を付与する不純物が添加された不純物半導体膜1006を形成した。
ここでは、ゲート絶縁膜1003としては、プラズマCVD法により、厚さ300nmの窒化珪素膜を形成した。微結晶シリコン膜1004は、RF電源周波数を13.56MHz、RF電源のパワーを50Wとし、成膜温度を280℃とし、シランガス流量と水素流量の比を1:150とし、280Paの圧力として、厚さ50nmの酸化窒化珪素膜をプラズマCVD法により形成した。次に、微結晶シリコン膜上に形成する非晶質シリコン膜1005として、厚さ80nmの非晶質シリコン膜をプラズマCVD法により形成した。次に、非晶質シリコン膜1005上に、一導電型を付与する不純物が添加された不純物半導体膜1006を形成した。不純物半導体膜1006は、厚さ50nmのリンが添加された非晶質シリコン膜をプラズマCVD法により形成した。
次に、一導電型を付与する不純物元素が添加された不純物半導体膜1006上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて微結晶シリコン膜1004、非晶質シリコン膜1005及び不純物半導体膜1006をドライエッチングして、図22(C)に示すように、微結晶シリコン層1008、非晶質シリコン層1009及び不純物半導体層1010を形成した。この後、レジストマスクを除去した。
次に、ゲート絶縁膜1003、不純物半導体層1010上に導電膜を形成した。ここでは、導電膜として、モリブデンターゲットをアルゴンでスパッタリングして厚さ300nmのモリブデン層を形成した。次に、導電膜上にレジスト塗布した後、フォトリソグラフィ工程によりレジストマスク1012を形成し、当該レジストマスク1012を用いて導電膜をウエットエッチングして、図23(A)に示すように、ソース配線及びドレイン配線1013を形成した。また、図23(B)に示すように、不純物半導体層1010をドライエッチングして一対の不純物半導体層1015を形成した。不純物半導体層1010をドライエッチングする際に、非晶質シリコン膜1005の表面も一部除去され、凹部が形成された非晶質シリコン層1014となった。
ここで、試料Kとして、レジストマスクをOアッシングやレジスト剥離液により除去した後、非晶質シリコン層1014の表面にドライエッチングを行い、非晶質シリコン層1014の凹部に残留する不純物を除去したものを用意した。ドライエッチングの条件は、ICP法によりエッチングガスである塩素の流量100sccm、コイル型の電極に投入する電力2000W、基板101(非晶質シリコン膜が形成された基板)側には電力を投入せず0Wとして、反応圧力0.67Pa、下部電極の温度−10℃とした。
次に、試料Lとして、図23(B)まで形成された基板に対して、HOガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、HOの流量300sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。なお、HOガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。
次に、試料Mとして、図23(B)まで形成された基板に対して、非晶質シリコン膜の表面にドライエッチングを行った後、HOガスを用いてプラズマ処理を行ったものを用意した。ドライエッチングの条件は、試料Kと同様にして行った。また、プラズマ処理の条件は、試料Lと同様にして行った。なお、HOガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。
次に、試料Nとして、図23(B)まで形成された基板に対して、非晶質シリコン膜の表面にHOガスを用いてプラズマ処理を行った後、ドライエッチングを行ったものを用意した。プラズマ処理の条件は、試料Lと同様にして行った。また、ドライエッチングの条件は、試料Kと同様にして行った。なお、HOガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。
次に、試料K乃至試料Nのそれぞれに対して、図23(C)に示すように、保護絶縁膜を形成した。ここでは、保護絶縁膜1017として、プラズマCVD法により厚さ300nmの窒化珪素膜を形成した。
次に、試料K乃至試料Nの薄膜トランジスタの電気的特性を測定した。なお、試料K乃至試料Nの薄膜トランジスタのチャネル長を10μm、チャネル幅を8μmとした。試料K乃至試料Nにおいて、測定点数は15としている。
図24、図25に電流電圧特性の測定結果を示す。図24(A)は試料Kの電流電圧特性を示し、図24(B)は試料Lの電流電圧特性を示し、図25(A)は試料Mの電流電圧特性を示し、図25(B)は試料Nの電流電圧特性を示している。横軸が電圧値、縦軸は電流値である。また、ドレイン電圧が1V及び14Vの電流電圧特性を実線で示し、ドレイン電圧が1V及び14Vの電界効果移動度を破線で示す。
図24(B)に示すように、試料Lが最も移動度が高くでており、オフ電流も低減しているが、Id=1VとId=14Vのカーブが若干離れ、Id=14Vのカーブではマイナスシフトしていることが顕著に見て取れる。また、素子間のばらつきが大きくなった。一方、試料Lに比べると若干移動度は下がるが、図25(A)に示すように、HOガスを用いてプラズマ処理を行う直前にドライエッチング処理した試料Mに関しては、オフ電流の低減にも効果がある結果となった。また、素子間のばらつきを低減することができた。
また、非晶質シリコン膜と層間絶縁膜との界面の状態とオフ電流の低減との関係を調べるため、非晶質シリコン膜と層間絶縁膜との界面の断面を透過型電子顕微鏡(Transmission Electron Microscope。以下、TEMという。)により観察した。図26に非晶質シリコン膜と層間絶縁膜との界面の断面をTEMにより観察した像を示す。図26(A)は、試料Kの非晶質シリコン膜と層間絶縁膜との界面を観察した断面TEM像を示す。図26(B)は、試料Mの非晶質シリコン膜と層間絶縁膜との界面を観察した断面TEM像を示す。
図26(A)に示す試料Mの断面TEM像において、非晶質シリコン膜と層間絶縁膜との界面に変質層が形成されていることを確認することができる。この変質層は、実施例2におけるXPS分析、及び実施例3におけるToF−SIMS分析の結果も含めると酸化珪素であると考えられる。一方、図26(B)に示す試料Kの断面TEM像においても、非晶質シリコン膜と層間絶縁膜との界面に変質層が形成されていることを確認することができるが、チャネルエッチを行った後、層間絶縁膜の成膜までに大気に暴露しているため自然酸化膜が形成されているものと考えられる。
また、非晶質シリコン膜と層間絶縁膜の膜厚を測定した結果を表1に示す。測定箇所は、図26(A)、(B)のそれぞれに示す(1)、(2)の箇所である。
以上の結果より、非晶質シリコン膜と層間絶縁膜との界面に形成される変質層の組成がTFTの電気的特性に影響を与えるものと考えられる。変質層の組成に不純物が含まれているとTFTのオフ電流が高くなる傾向がある。試料Kにおいては、実施例2におけるXPS分析、及び実施例3におけるToF−SIMS分析の結果から変質層にはCl等の不純物を含んでいると推察されるため、TFTのオフ電流が高くなっていると考えられる。これに対して、試料Mにおいては、実施例2におけるXPS分析、及び実施例3におけるToF−SIMSによる定性分析の結果から変質層には不純物が極めて低減された酸化珪素が形成されているため、TFTのオフ電流の低減に寄与したものと考えられる。
次に、非晶質シリコン膜にHOガス以外のガスを用いてプラズマ処理をした薄膜トランジスタのトランジスタ特性を測定した結果について説明する。
まず、試料Oとして、レジストマスクをOアッシングやレジスト剥離液により除去した後、非晶質シリコン層1014の表面にドライエッチングを行い、非晶質シリコン層1014の凹部に残留する不純物を除去したものを用意した。試料Oは、試料Kと同様にして作製した。次に、試料Pとして、図23(B)まで形成された基板に対して、非晶質シリコン膜の表面にドライエッチングを行った後、HOガスを用いてプラズマ処理を行ったものを用意した。試料Pは、試料Mと同様にして作製した。
次に、試料Qとして、試料Kと同じように形成した後、Oガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、Oの流量300sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。なお、Oガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。
次に、試料Rとして、試料Qと同じように形成した後、Hガスを用いてプラズマ処理を行ったものを用意した。プラズマ処理の条件は、Hの流量300sccm、コイル型の電極に投入する電力1800W、反応圧力66.5Pa、下部電極の温度250℃とした。Hガスを用いてプラズマ処理を行った際に、レジストマスクが除去された。
次に、試料O乃至試料Rについて、保護絶縁層を形成した。ここでは、保護絶縁層として、プラズマCVD法により厚さ300nmの窒化珪素膜を形成した。
次に、試料O乃至試料Rの薄膜トランジスタの電気的特性を測定した。なお、試料O乃至試料Rの薄膜トランジスタのチャネル長を10μm、チャネル幅を8μmとした。試料O乃至試料Rにおいて、測定点数は15としている。
図27、図28に電流電圧特性の測定結果を示す。図27(A)は試料Oの電流電圧特性を示し、図27(B)は試料Pの電流電圧特性を示し、図28(A)は試料Qの電流電圧特性を示し、図28(B)は試料Rの電流電圧特性を示している。横軸が電圧値、縦軸が電流値である。また、ドレイン電圧が1V及び14Vの電流電圧特性を実線で示し、ドレイン電圧が1V及び14Vの電界効果移動度を破線で示す。
図27(B)に示すように、HOガスを用いてプラズマ処理を行った試料Pが最もオフ電流が低減され、移動度も上昇し、素子間のばらつきを低減することができた。一方、図28に示す試料Q及び試料Rのおいても、試料Oよりも大幅にオフ電流が低減することが確認された。しかし、図28(B)に示す試料Rにおいて、Oガスを用いたプラズマ処理後にHガスを用いたプラズマ処理を加えても試料Qの特性とほとんど差がないため、Oガスを用いたプラズマ処理後に、Hガスを用いたプラズマ処理の効果は薄いと考えられ、Oガスを用いたプラズマでのバックチャネル表面酸化がオフ電流の低減に寄与していると考えられる。
以上の結果から、チャネルエッチ後のバックチャネル表層は、不純物が極めて低減された酸化珪素で覆うことがTFTの特性(特に、オフ電流の低減)に効果を挙げていることがわかった。本発明の一態様に係る薄膜トランジスタの作製方法を用いることによって、バックチャネル表層に不純物が極めて低減された酸化珪素膜を形成することができる。したがって、本発明の一態様に係る薄膜トランジスタは、オフ電流が低減され、移動度が上昇されるなど優れた電気的特性を示す薄膜トランジスタであると言える。
101 基板
102 ゲート電極層
103 ゲート絶縁膜
104 半導体膜
105 半導体膜
106 不純物半導体膜
107 レジストマスク
108 半導体層
109 半導体層
110 不純物半導体層
111 導電膜
112 レジストマスク
113 配線層
114 半導体層
115 不純物半導体層
116 絶縁層
117 絶縁層
118 画素電極層
119 レジストマスク
120 導電層
121 レジストマスク
122 配線層
130 被処理物
180 グレートーンマスク
181 基板
182 遮光部
183 回折格子部
185 ハーフトーンマスク
186 基板
187 半透光部
188 遮光部
201 真空容器
202 プラズマ発生室
203 放電管
204 ガス導入管
205 放電コイル
206 RF電源
207 ダウンフロー室
208 ヒータ
209 排気口
211 マスフローコントローラ
212 ベーパライザー
213 シリンダ
214 ガス供給手段
215 ステージ
281a 薄膜トランジスタ
281b 薄膜トランジスタ
282 発光素子
283a 走査線
283b ゲート電極
284a 信号線
284b 配線
285a 電源線
285b 配線
286 絶縁膜
287 平坦化膜
288 陰極
289 発光層
290 陽極
291 隔壁
292 保護絶縁膜
500 基板
501 対向基板
502 ゲート配線
503 ゲート配線
516 配線
518 配線
519 配線
520 パッシベーション膜
522 平坦化膜
523 コンタクトホール
524 画素電極
525 スリット
526 画素電極
527 コンタクトホール
528 薄膜トランジスタ
529 薄膜トランジスタ
532 遮光膜
536 着色膜
537 平坦化膜
540 対向電極
541 スリット
546 配向膜
548 配向膜
550 液晶層
921 画素部
922 信号線駆動回路
923 走査線駆動回路
924 チューナ
925 映像信号増幅回路
926 映像信号処理回路
927 コントロール回路
928 信号分割回路
929 音声信号増幅回路
930 音声信号処理回路
931 制御回路
932 入力部
933 スピーカ
1001 基板
1002 ゲート電極
1003 ゲート絶縁膜
1004 微結晶シリコン膜
1005 非晶質シリコン膜
1006 不純物半導体膜
1008 微結晶シリコン層
1009 非晶質シリコン層
1010 不純物半導体層
1012 レジストマスク
1013 配線
1014 非晶質シリコン層
1015 不純物半導体層
1017 保護絶縁膜
1101 表示部
1102 スピーカ
1103 マイクロフォン
1104 操作キー
1105 ポインティングディバイス
1106 表面カメラ用レンズ
1107 外部接続端子ジャック
1108 イヤホン端子
1109 筐体
1111 筐体
1201 キーボード
1202 外部メモリスロット
1203 裏面カメラ
1204 ライト
2001 筐体
2002 表示用パネル
2003 主画面
2004 モデム
2005 受信機
2006 リモコン操作機
2007 表示部
2008 サブ画面
2009 スピーカ部
2301 携帯電話機
2302 表示部
2303 操作部
2401 本体
2402 表示部
2501 照明部
2502 傘
2503 可変アーム
2504 支柱
2505 台
2506 電源
6011 基板
6012 画素部
6013 信号線駆動回路
6014 走査線駆動回路
6015 FPC
6016 保護回路
6021 基板
6022 画素部
6023 信号線駆動回路
6024 走査線駆動回路
6025 FPC
6026 保護回路
6031 基板
6032 画素部
6033a アナログスイッチ
6033b シフトレジスタ
6034 走査線駆動回路
6035 FPC
6036 保護回路

Claims (4)

  1. ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、微結晶半導体層を形成し、
    前記微結晶半導体層上に非晶質半導体層を形成し、
    前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を含む半導体層を形成し、
    前記一導電型を付与する不純物元素を含む半導体層上に、レジストマスクを用いてソース電極及びドレイン電極を形成し、
    前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている層にある前記非晶質半導体層の一部を第1のドライエッチングにより除去し、
    前記第1のドライエッチングにより露出した前記非晶質半導体層の一部を第2のドライエッチングにより除去し、
    前記第2のドライエッチングにより露出した前記非晶質半導体層の表面にOH遊離基を含むプラズマ処理を行うことにより変質層を形成し、且つ前記プラズマ処理により前記レジストマスクを除去することを特徴とする薄膜トランジスタの作製方法。
  2. ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、非晶質半導体層を形成し、
    前記非晶質半導体層上に、ソース領域及びドレイン領域を形成する、一導電型を付与する不純物元素を含む半導体層を形成し、
    前記一導電型を付与する不純物元素を含む半導体層上に、レジストマスクを用いてソース電極及びドレイン電極を形成し、
    前記ソース電極及びドレイン電極から露出する前記一導電型を付与する不純物元素を含む半導体層及びその下に接して形成されている層にある前記非晶質半導体層の一部を第1のドライエッチングにより除去し、
    前記第1のドライエッチングにより露出した前記非晶質半導体層の一部を第2のドライエッチングにより除去し、
    前記第2のドライエッチングにより露出した前記非晶質半導体層の表面にOH遊離基を含むプラズマ処理を行うことにより変質層を形成し、且つ前記プラズマ処理により前記レジストマスクを除去することを特徴する薄膜トランジスタの作製方法。
  3. 請求項1又は請求項2において、
    前記第2のドライエッチングは、前記絶縁表面を有する基板側には電力を投入せずに前記非晶質半導体層のエッチングを行うことを特徴とする薄膜トランジスタの作製方法。
  4. 請求項1乃至請求項のいずれか一において、
    前記プラズマ処理は、前記絶縁表面を有する基板を加熱することを特徴とする薄膜トランジスタの作製方法。
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