JPH11274504A - Ｔｆｔおよびその製法 - Google Patents
Ｔｆｔおよびその製法Info
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- JPH11274504A JPH11274504A JP7282998A JP7282998A JPH11274504A JP H11274504 A JPH11274504 A JP H11274504A JP 7282998 A JP7282998 A JP 7282998A JP 7282998 A JP7282998 A JP 7282998A JP H11274504 A JPH11274504 A JP H11274504A
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Abstract
(57)【要約】
【課題】 バックチャネル部の不純物を除去して、ＴＦ
Ｔ特性のオフ電流を低減させたＴＦＴをうる。 【解決手段】 本発明のＴＦＴは、絶縁性基板上にゲー
ト電極、ゲート絶縁膜、アモルファスシリコン膜、ソー
スおよびドレイン電極の順に設けられたチャネルエッチ
型アモルファスシリコンＴＦＴにおいて、ソース電極と
ドレイン電極間のバックチャネル部のｉ層アモルファス
シリコンに、Ｈ2またはＨｅが存在する雰囲気ガスでプ
ラズマ放電を行い表面処理をして、バックチャネル部の
表面に付着している不純物が除去されてなるものであ
る。
Ｔ特性のオフ電流を低減させたＴＦＴをうる。 【解決手段】 本発明のＴＦＴは、絶縁性基板上にゲー
ト電極、ゲート絶縁膜、アモルファスシリコン膜、ソー
スおよびドレイン電極の順に設けられたチャネルエッチ
型アモルファスシリコンＴＦＴにおいて、ソース電極と
ドレイン電極間のバックチャネル部のｉ層アモルファス
シリコンに、Ｈ2またはＨｅが存在する雰囲気ガスでプ
ラズマ放電を行い表面処理をして、バックチャネル部の
表面に付着している不純物が除去されてなるものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、「ＴＦＴ（thin film transistor）」という）
に関する。さらに詳しくは、アクティブマトリクス型液
晶表示装置や密着型イメージセンサ等の駆動もしくはス
イッチングに用いられるチャネルエッチ型、アモルファ
スシリコン薄膜トランジスタのオフ電流低減に関する。
（以下、「ＴＦＴ（thin film transistor）」という）
に関する。さらに詳しくは、アクティブマトリクス型液
晶表示装置や密着型イメージセンサ等の駆動もしくはス
イッチングに用いられるチャネルエッチ型、アモルファ
スシリコン薄膜トランジスタのオフ電流低減に関する。
【０００２】
【従来の技術】フラットパネルディスプレイ、中でもア
クティブマトリクス型液晶装置は高度情報化社会、マル
チメディアの時代において中核となるデバイスの一つと
して期待されている。アクティブマトリクス型液晶装置
は各画素をスイッチング素子により駆動させるため、画
素のコントラストを充分とることができる利点がある。
クティブマトリクス型液晶装置は高度情報化社会、マル
チメディアの時代において中核となるデバイスの一つと
して期待されている。アクティブマトリクス型液晶装置
は各画素をスイッチング素子により駆動させるため、画
素のコントラストを充分とることができる利点がある。
【０００３】大面積液晶表示スイッチング素子として、
低温で大面積基板に形成できることから、アモルファス
シリコン薄膜トランジスタ（以下、ａ−Ｓｉ ＴＦＴと
いう）が実用化されている。ａ−Ｓｉ ＴＦＴは基本的
にはプレーナ型、逆プレーナ型、スタガード型、逆スタ
ガード型の４種類に大別できる。
低温で大面積基板に形成できることから、アモルファス
シリコン薄膜トランジスタ（以下、ａ−Ｓｉ ＴＦＴと
いう）が実用化されている。ａ−Ｓｉ ＴＦＴは基本的
にはプレーナ型、逆プレーナ型、スタガード型、逆スタ
ガード型の４種類に大別できる。
【０００４】とくに、本発明は逆スタガード型に関する
ものであり、逆スタガード型はチャネルエッチ型とエッ
チストッパー型に分類できる。図６はチャネルエッチ型
を示しており、図７はエッチストッパー型の一例を示し
ている断面説明図である。図６および図７において、１
は絶縁性基板であり、２はゲート電極であり、３はゲー
ト絶縁膜であり、４はｉ層アモルファスシリコンであ
り、５はアモルファスシリコンであり、６はソース／ド
レイン電極であり、７は保護膜であり、８はチャネル保
護膜である。構造上の違いはソース／ドレイン電極間の
チャネル保護膜８の有無である。
ものであり、逆スタガード型はチャネルエッチ型とエッ
チストッパー型に分類できる。図６はチャネルエッチ型
を示しており、図７はエッチストッパー型の一例を示し
ている断面説明図である。図６および図７において、１
は絶縁性基板であり、２はゲート電極であり、３はゲー
ト絶縁膜であり、４はｉ層アモルファスシリコンであ
り、５はアモルファスシリコンであり、６はソース／ド
レイン電極であり、７は保護膜であり、８はチャネル保
護膜である。構造上の違いはソース／ドレイン電極間の
チャネル保護膜８の有無である。
【０００５】チャネルエッチ型の長所は、ゲート絶縁膜
３、ｉ層アモルファスシリコン４、不純物をドーピング
したｎ型アモルファスシリコン５が連続成膜できるた
め、これらの膜の界面汚染によるトランジスタ特性の劣
化を小さくできることである。短所は、ソース／ドレイ
ン電極６の形成の工程を行う必要上、ソース電極とドレ
イン電極間のｉ層アモルファスシリコンのバックチャネ
ル部が大気および作業環境下に曝されるため、ｉ層アモ
ルファスシリコン４と保護膜７の界面部であるバックチ
ャネル部が汚染され、界面に不純物が付着しオフ特性に
影響を与える可能性が有ることである。また、チャネル
エッチ型はバックチャネル部をエッチングするため界面
にダメージを与え、ＴＦＴ特性のオフ電流増加の要因と
なっている。
３、ｉ層アモルファスシリコン４、不純物をドーピング
したｎ型アモルファスシリコン５が連続成膜できるた
め、これらの膜の界面汚染によるトランジスタ特性の劣
化を小さくできることである。短所は、ソース／ドレイ
ン電極６の形成の工程を行う必要上、ソース電極とドレ
イン電極間のｉ層アモルファスシリコンのバックチャネ
ル部が大気および作業環境下に曝されるため、ｉ層アモ
ルファスシリコン４と保護膜７の界面部であるバックチ
ャネル部が汚染され、界面に不純物が付着しオフ特性に
影響を与える可能性が有ることである。また、チャネル
エッチ型はバックチャネル部をエッチングするため界面
にダメージを与え、ＴＦＴ特性のオフ電流増加の要因と
なっている。
【０００６】このｉ層アモルファスシリコン４のバック
チャネル部が大気および作業環境下に曝されることによ
って生じる、ＴＦＴ特性の不安定を解消するための技術
として、特公平１−１４４６８２号公報において、プラ
ズマ放電によってｉ層に表面変質層を形成することが提
案されている。
チャネル部が大気および作業環境下に曝されることによ
って生じる、ＴＦＴ特性の不安定を解消するための技術
として、特公平１−１４４６８２号公報において、プラ
ズマ放電によってｉ層に表面変質層を形成することが提
案されている。
【０００７】しかしながら、前記公報記載の技術では、
バックチャネル部の不純物とオフ電流との関係は全く考
慮されておらず、当該技術は、本発明が目ざすオフ電流
の低減の問題を解決できないものである。
バックチャネル部の不純物とオフ電流との関係は全く考
慮されておらず、当該技術は、本発明が目ざすオフ電流
の低減の問題を解決できないものである。
【０００８】
【発明が解決しようとする課題】チャネルエッチ型ａ−
Ｓｉ ＴＦＴをアクティブマトリクス型液晶ディスプレ
イに適用した場合に生じる問題について述べる。
Ｓｉ ＴＦＴをアクティブマトリクス型液晶ディスプレ
イに適用した場合に生じる問題について述べる。
【０００９】液晶ディスプレイでは、液晶を挟む電極間
に蓄積される電荷をａ−Ｓｉ ＴＦＴにより制御し、電
極間の電界により液晶の配向を変化させ、ガラス基板下
のバックライト（背面光）の透過を制御させることによ
り画面表示を行う。そのため、必要な電荷を一定時間保
持させなければならない。この保持期間中に電荷が変動
すると電荷の変動が表示特性に影響を与える。保持期間
中の電荷変動を最小限に抑制するためには、ａ−Ｓｉ
ＴＦＴのオフ電流（ｌｄ−Ｖｇ特性における−Ｖｇ時の
ドレイン電流）を小さくしなければならない。ａ−Ｓｉ
ＴＦＴではイントリンシックなアモルファスシリコン
層が使用され、その真性キャリア密度が小さいためオフ
電流は小さいとされている。しかし、チャネルエッチ型
ａ−ＳｉＴＦＴはｉ層アモルファスシリコンと保護膜の
界面部であるバックチャネル部にエッチングを施すた
め、バックチャネル部にエッチングによるダメージを受
けている。さらに、ソース／ドレイン電極形成の工程を
行う必要上、バックチャネル部が大気および作業環境下
に曝されるため、バックチャネル部に不純物が存在す
る。これらバックチャネル部の界面ダメージや不純物に
より、ａ−Ｓｉ ＴＦＴ特性のオフ電流が増加している
という問題がある。本発明はバックチャネル部の不純物
を除去及び界面に局在準位を形成して、ＴＦＴ特性のオ
フ電流を低減させたＴＦＴをうることを目的とする。
に蓄積される電荷をａ−Ｓｉ ＴＦＴにより制御し、電
極間の電界により液晶の配向を変化させ、ガラス基板下
のバックライト（背面光）の透過を制御させることによ
り画面表示を行う。そのため、必要な電荷を一定時間保
持させなければならない。この保持期間中に電荷が変動
すると電荷の変動が表示特性に影響を与える。保持期間
中の電荷変動を最小限に抑制するためには、ａ−Ｓｉ
ＴＦＴのオフ電流（ｌｄ−Ｖｇ特性における−Ｖｇ時の
ドレイン電流）を小さくしなければならない。ａ−Ｓｉ
ＴＦＴではイントリンシックなアモルファスシリコン
層が使用され、その真性キャリア密度が小さいためオフ
電流は小さいとされている。しかし、チャネルエッチ型
ａ−ＳｉＴＦＴはｉ層アモルファスシリコンと保護膜の
界面部であるバックチャネル部にエッチングを施すた
め、バックチャネル部にエッチングによるダメージを受
けている。さらに、ソース／ドレイン電極形成の工程を
行う必要上、バックチャネル部が大気および作業環境下
に曝されるため、バックチャネル部に不純物が存在す
る。これらバックチャネル部の界面ダメージや不純物に
より、ａ−Ｓｉ ＴＦＴ特性のオフ電流が増加している
という問題がある。本発明はバックチャネル部の不純物
を除去及び界面に局在準位を形成して、ＴＦＴ特性のオ
フ電流を低減させたＴＦＴをうることを目的とする。
【００１０】
【課題を解決するための手段】本発明の一態様であるＴ
ＦＴは、図４に示されているように、チャネルエッチ型
ａ−Ｓｉ ＴＦＴについて、ソース電極とドレイン電極
間のバックチャネル部のｉ層アモルファスシリコンに、
Ｈ2やＨｅが存在する雰囲気のプラズマにて表面処理を
行い、界面の不純物を除去してオフ電流を低減する。
ＦＴは、図４に示されているように、チャネルエッチ型
ａ−Ｓｉ ＴＦＴについて、ソース電極とドレイン電極
間のバックチャネル部のｉ層アモルファスシリコンに、
Ｈ2やＨｅが存在する雰囲気のプラズマにて表面処理を
行い、界面の不純物を除去してオフ電流を低減する。
【００１１】また、ソース電極とドレイン電極間のバッ
クチャネル部のｉ層アモルファスシリコンに、Ｏ2やＮ2
のイオン注入することでバックチャネル部に保護膜と同
質の膜をバックチャネル部に形成する。ｉ層アモルファ
スシリコンに保護膜を形成するため、ｉ層アモルファス
シリコンと保護膜の界面が汚染されない。
クチャネル部のｉ層アモルファスシリコンに、Ｏ2やＮ2
のイオン注入することでバックチャネル部に保護膜と同
質の膜をバックチャネル部に形成する。ｉ層アモルファ
スシリコンに保護膜を形成するため、ｉ層アモルファス
シリコンと保護膜の界面が汚染されない。
【００１２】また、プラズマ処理時間を長く行い、多数
の局在準位をバックチャネル側に形成し、界面を流れる
電子をトラップしてオフ電流を低減する。
の局在準位をバックチャネル側に形成し、界面を流れる
電子をトラップしてオフ電流を低減する。
【００１３】本発明の他の態様であるＴＦＴの製法は、
絶縁性基板上にゲート電極、ゲート絶縁膜、アモルファ
スシリコン膜、ソースおよびドレイン電極の順に設けら
れたチャネルエッチ型アモルファスシリコンＴＦＴにお
いて、ソース電極とドレイン電極間のバックチャネル部
のｉ層アモルファスシリコンに、Ｈ2またはＨｅが存在
する雰囲気ガスでプラズマ放電を行い、表面処理をし
て、バックチャネル部の表面に付着している不純物を除
去するものである。
絶縁性基板上にゲート電極、ゲート絶縁膜、アモルファ
スシリコン膜、ソースおよびドレイン電極の順に設けら
れたチャネルエッチ型アモルファスシリコンＴＦＴにお
いて、ソース電極とドレイン電極間のバックチャネル部
のｉ層アモルファスシリコンに、Ｈ2またはＨｅが存在
する雰囲気ガスでプラズマ放電を行い、表面処理をし
て、バックチャネル部の表面に付着している不純物を除
去するものである。
【００１４】
【発明の実施の形態】添付図面を参照しつつ本発明のＴ
ＦＴを詳細に説明する。
ＦＴを詳細に説明する。
【００１５】実施の形態１ 図１は本発明の実施の形態１にかかわるＴＦＴとその製
法を示す工程断面説明図である。図において、１は絶縁
性基板、２はゲート基板、３はゲート絶縁膜、４はｉ層
アモルファスシリコン、５はアモルファスシリコン、６
はソース／ドレイン電極、７は保護膜、１０は不純物を
それぞれ示している。またＰはプラズマ処理を示してい
る。図１（ａ）において、絶縁性基板１上に低抵抗かつ
高融点金属であるＣｒをスパッタ法により成膜し、フォ
トリソグラフィ技術でゲート電極２をパターン形成す
る。つぎにプラズマＣＶＤにて順次、ゲート絶縁膜３を
４０００Å、ｉ層アモルファスシリコン４を１２００
Å、ｎ型をアモルファスシリコン５を３００Å連続成膜
する。つぎにチャネルとなるシリコンの島をパターニン
グする。シリコンの島を形成後に、ソース／ドレイン電
極６となる金属膜Ｃｒ／Ａｌ／Ｃｒをスパッタ法により
成膜しパターニング。保護膜７を成膜する前に、ソース
／ドレイン電極６間のバックチャネル部は大気または作
業環境に曝されているため表面が不純物に汚染されてい
る可能性が有る（図１（ｂ）参照）。そこで、ＣＶＤ装
置にてＨ2またはＨｅの雰囲気ガスでプラズマ放電を行
い表面の不純物を除去し、保護膜とバックチャネル部の
界面を良質にする（図１（ｃ）参照）。最後に、ＣＶＤ
装置の同反応室で保護膜７を成膜する。処理時間は３０
ｓｅｃ程度である（図１（ｄ）参照）である。
法を示す工程断面説明図である。図において、１は絶縁
性基板、２はゲート基板、３はゲート絶縁膜、４はｉ層
アモルファスシリコン、５はアモルファスシリコン、６
はソース／ドレイン電極、７は保護膜、１０は不純物を
それぞれ示している。またＰはプラズマ処理を示してい
る。図１（ａ）において、絶縁性基板１上に低抵抗かつ
高融点金属であるＣｒをスパッタ法により成膜し、フォ
トリソグラフィ技術でゲート電極２をパターン形成す
る。つぎにプラズマＣＶＤにて順次、ゲート絶縁膜３を
４０００Å、ｉ層アモルファスシリコン４を１２００
Å、ｎ型をアモルファスシリコン５を３００Å連続成膜
する。つぎにチャネルとなるシリコンの島をパターニン
グする。シリコンの島を形成後に、ソース／ドレイン電
極６となる金属膜Ｃｒ／Ａｌ／Ｃｒをスパッタ法により
成膜しパターニング。保護膜７を成膜する前に、ソース
／ドレイン電極６間のバックチャネル部は大気または作
業環境に曝されているため表面が不純物に汚染されてい
る可能性が有る（図１（ｂ）参照）。そこで、ＣＶＤ装
置にてＨ2またはＨｅの雰囲気ガスでプラズマ放電を行
い表面の不純物を除去し、保護膜とバックチャネル部の
界面を良質にする（図１（ｃ）参照）。最後に、ＣＶＤ
装置の同反応室で保護膜７を成膜する。処理時間は３０
ｓｅｃ程度である（図１（ｄ）参照）である。
【００１６】実施の形態２ 図２は本発明の実施の形態２にかかわるＴＦＴおよびそ
の製法を示す工程断面説明図である。１１は保護膜と同
質の膜であり、Ｉはイオン注入を示しており、その他、
図中に示した符号は図１と共通である。実施の形態１で
は、ソースおよびドレイン電極成形後、ソース／ドレイ
ン電極６間のバックチャネル部表面を、プラズマ処理す
ることで不純物を除去し良質な表面をえているのに対し
て、実施の形態２では、バックチャネル部の表面にＯ2
やＮ2のイオン注入方法を行い（図２（ａ））、バック
チャネル部に保護膜７と同質の膜を形成する（図２
（ｂ））。効果として、実施の形態２と同様にオフ電流
の低減が図れる。
の製法を示す工程断面説明図である。１１は保護膜と同
質の膜であり、Ｉはイオン注入を示しており、その他、
図中に示した符号は図１と共通である。実施の形態１で
は、ソースおよびドレイン電極成形後、ソース／ドレイ
ン電極６間のバックチャネル部表面を、プラズマ処理す
ることで不純物を除去し良質な表面をえているのに対し
て、実施の形態２では、バックチャネル部の表面にＯ2
やＮ2のイオン注入方法を行い（図２（ａ））、バック
チャネル部に保護膜７と同質の膜を形成する（図２
（ｂ））。効果として、実施の形態２と同様にオフ電流
の低減が図れる。
【００１７】実施の形態３ 図３は本発明の実施の形態３にかかわるＴＦＴおよびそ
の製法を示す工程断面図である。図において、１２は局
在準位を形成した膜であり、その他、図中に示した符号
は図１、図２と共通である。実施の形態１では、表面処
理により不純物を除去し良質な表面をえているのに対し
て、実施の形態３は、ＣＶＤ装置を用いて表面をＨ2ま
たはＨｅの雰囲気ガスでプラズマ処理をする処理時間を
９２ｓｅｃとして、界面に多数の局在準位を形成し界面
に流れる電子をトラップしてオフ電流を低減する（図３
（ｂ））。処理条件は基板温度が２８０℃、圧力が１．
５と２ｍｂａｒ、ＰＯＷＥＲは５０Ｗ、プラズマ処理時
間は９２ｓｅｃである。表面処理後は同反応室で保護膜
７を成膜する。
の製法を示す工程断面図である。図において、１２は局
在準位を形成した膜であり、その他、図中に示した符号
は図１、図２と共通である。実施の形態１では、表面処
理により不純物を除去し良質な表面をえているのに対し
て、実施の形態３は、ＣＶＤ装置を用いて表面をＨ2ま
たはＨｅの雰囲気ガスでプラズマ処理をする処理時間を
９２ｓｅｃとして、界面に多数の局在準位を形成し界面
に流れる電子をトラップしてオフ電流を低減する（図３
（ｂ））。処理条件は基板温度が２８０℃、圧力が１．
５と２ｍｂａｒ、ＰＯＷＥＲは５０Ｗ、プラズマ処理時
間は９２ｓｅｃである。表面処理後は同反応室で保護膜
７を成膜する。
【００１８】図４および５は、表面処理をおこなった、
ＴＦＴのｌｄ−Ｖｇ特性を示す説明図である。表面処理
により、ＴＦＴのオフ電流が低下しているのが分かる。
ＴＦＴのｌｄ−Ｖｇ特性を示す説明図である。表面処理
により、ＴＦＴのオフ電流が低下しているのが分かる。
【００１９】
【発明の効果】本発明のａ−Ｓｉ ＴＦＴは、ソース電
極とドレイン電極間のバックチャネル部のｉ層アモルフ
ァスシリコンに表面処理を行うことでオフ電流が低減で
きる。
極とドレイン電極間のバックチャネル部のｉ層アモルフ
ァスシリコンに表面処理を行うことでオフ電流が低減で
きる。
【００２０】このオフ電流の低減により、保持容量電極
が小型化でき高開口率化が図れる。さらに、オフ電流が
低下することで、オン電流とオフ電流比が向上し、高コ
ントラスト比、画像安定性が望める。
が小型化でき高開口率化が図れる。さらに、オフ電流が
低下することで、オン電流とオフ電流比が向上し、高コ
ントラスト比、画像安定性が望める。
【図１】本発明の実施の形態１にかかわるＴＦＴとその
製法を示す工程断面図である。
製法を示す工程断面図である。
【図２】本発明の実施の形態２にかかわるＴＦＴとその
製法を示す工程断面図である。
製法を示す工程断面図である。
【図３】本発明の実施の形態３にかかわるＴＦＴとその
製法を示す工程断面図である。
製法を示す工程断面図である。
【図４】本発明の実施の形態３にかかわるＴＦＴのＩｄ
−Ｖｇ特性を示す断面図である。
−Ｖｇ特性を示す断面図である。
【図５】本発明の実施の形態３にかかわるＴＦＴのＩｄ
−Ｖｇ特性を示す断面図である。
−Ｖｇ特性を示す断面図である。
【図６】従来のチャネルエッチ型ＴＦＴの断面説明図で
ある。
ある。
【図７】従来のエッチストッパー型ＴＦＴの断面説明図
である。
である。
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ｉ層アモルファスシリコン ５ アモルファスシリコン ６ ソース／ドレイン電極 ７ 保護膜 ８ チャネル保護膜 １０ 不純物 １１ 保護膜と同質の膜 １２ 局在準位を形成した膜
Claims (6)
- 【請求項１】 絶縁性基板上にゲート電極、ゲート絶縁
膜、アモルファスシリコン膜、ソースおよびドレイン電
極の順に設けられたチャネルエッチ型アモルファスシリ
コンＴＦＴにおいて、ソース電極とドレイン電極間のバ
ックチャネル部のｉ層アモルファスシリコンに、Ｈ2ま
たはＨｅが存在する雰囲気ガスでプラズマ放電を行い表
面処理をして、バックチャネル部の表面に付着している
不純物が除去されてなることを特徴とするＴＦＴ。 - 【請求項２】 前記ソース電極とドレイン電極間のバッ
クチャネル部のｉ層アモルファスシリコンに、Ｏ2やＮ2
のイオンが注入され、バックチャネル部に保護膜７と同
質の膜が形成されてなることを特徴とする請求項１記載
のＴＦＴ。 - 【請求項３】 前記バックチャネル部の表面処理により
ｉ層アモルファスシリコンと保護膜の界面に多数の局在
準位を形成し、界面に流れる電子を当該局在準位にトラ
ップさせオフ電流を低減することを特徴とする請求項１
記載のＴＦＴ。 - 【請求項４】 絶縁性基板上にゲート電極、ゲート絶縁
膜、アモルファスシリコン膜、ソースおよびドレイン電
極の順に設けられたチャネルエッチ型アモルファスシリ
コンＴＦＴにおいて、ソース電極とドレイン電極間のバ
ックチャネル部のｉ層アモルファスシリコンに、Ｈ2ま
たはＨｅが存在する雰囲気ガスでプラズマ放電を行い、
表面処理をして、バックチャネル部の表面に付着してい
る不純物を除去することを特徴とするＴＦＴの製法。 - 【請求項５】 前記ソース電極とドレイン電極間のバッ
クチャネル部のｉ層アモルファスシリコンに、Ｏ2やＮ2
のイオン注入を行い、バックチャネル部に保護膜７と同
質の膜を形成することを特徴とする請求項１記載のＴＦ
Ｔの製法。 - 【請求項６】 前記バックチャネル部の表面処理により
ｉ層アモルファスシリコンと保護膜の界面に多数の局在
準位を形成することを特徴とする請求項１記載のＴＦＴ
の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282998A JPH11274504A (ja) | 1998-03-20 | 1998-03-20 | Ｔｆｔおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282998A JPH11274504A (ja) | 1998-03-20 | 1998-03-20 | Ｔｆｔおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274504A true JPH11274504A (ja) | 1999-10-08 |
Family
ID=13500706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282998A Pending JPH11274504A (ja) | 1998-03-20 | 1998-03-20 | Ｔｆｔおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274504A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641731B1 (ko) * | 1999-11-05 | 2006-11-02 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100658064B1 (ko) * | 2000-06-30 | 2006-12-18 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터의 액정표시소자 제조방법 |
| JP2010219214A (ja) * | 2009-03-16 | 2010-09-30 | Idemitsu Kosan Co Ltd | 半導体薄膜の製造方法、及び該半導体薄膜を備える薄膜トランジスタ |
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| WO2011068021A1 (en) * | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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