JP7290769B2 - 半導体装置 - Google Patents

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Description

本発明は、少なくとも画素部に薄膜トランジスタを用いた発光装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十～数百ｎｍ程度）をチ
ャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トラン
ジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置の
スイッチング素子として開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄
膜トランジスタ、または多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等
が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビ
ームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照
射して結晶化する技術が知られている。
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用
いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４－２４２７２４号公報 特開２００５－４９８３２号公報
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャ
ネル形成領域に用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、半導体
表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有し
ている。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導
体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まる
という問題がある。
また、微結晶半導体膜の結晶粒の表面は、酸化されやすいという問題がある。このため、
チャネル形成領域の結晶粒が酸化されると、結晶粒の表面に酸化膜が形成されてしまい、
当該酸化膜がキャリアの移動の障害となり、薄膜トランジスタの電気特性が低下するとい
う問題がある。
上述した問題に鑑み、本発明は、電気特性が良好であり、信頼性の高い薄膜トランジス
タを有する発光装置およびその発光装置を量産高く作製する方法を提案することを課題と
する。
逆スタガ型の薄膜トランジスタを有する発光装置において、逆スタガの薄膜トランジスタ
は、ゲート電極上にゲート絶縁膜が形成され、ゲート絶縁膜上にチャネル形成領域として
機能する微結晶半導体膜（セミアモルファス半導体膜ともいう。）が形成され、微結晶半
導体膜上にバッファ層が形成され、バッファ層上に一対のソース領域及びドレイン領域が
形成され、ソース領域及びドレイン領域の一部を露出するようにソース領域及びドレイン
領域に接する一対のソース電極及びドレイン電極が形成される。このため、ソース領域及
びドレイン領域は、ソース電極及びドレイン電極に接する領域と、ソース電極及びドレイ
ン電極に接しない領域とを有する。また、ソース電極及びドレイン電極の外側において、
ソース領域及びドレイン領域の一部、並びにバッファ層の一部が露出している。また、ソ
ース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部、並びにバ
ッファ層の端部が形成される。
ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部が一致せず、
ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部が形成さ
れることにより、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及
びドレイン電極間のリーク電流やショートを防止することができる。
また、バッファ層は一部に凹部を有し、当該凹部の側面とソース領域及びドレイン領域の
端部とが一致している。バッファ層は一部に凹部を有し、ソース領域及びドレイン領域の
間のキャリアが移動する距離が長いため、ソース領域及びドレイン領域の間でのリーク電
流を低減することができる。
また、微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されて
いる。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶
半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース
領域及びドレイン領域との間に、高抵抗率の非晶質半導体膜を用いてバッファ層が形成さ
れている。これらのため、本発明の薄膜トランジスタは、電界効果移動度が高く、且つオ
フの場合（即ち、ゲート電圧が負の電圧の場合）リーク電流が少なく、ドレイン耐圧が高
い。
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのい
ずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、
水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が
酸化されることを低減することが可能である。
バッファ層は、プラズマＣＶＤ法、スパッタリング法等で形成することができる。また、
非晶質半導体膜を形成した後、非晶質半導体膜を窒素プラズマ、水素プラズマ、またはハ
ロゲンプラズマで処理して非晶質半導体膜を窒素化、水素化またはハロゲン化することが
できる。
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の
酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減するこ
とができる。
微結晶半導体膜は、多結晶半導体膜と異なり、微結晶半導体膜として直接基板上に成膜す
ることができる。具体的には、水素化珪素を原料ガスとし、プラズマＣＶＤ装置を用いて
成膜することができる。上記方法を用いて作製された微結晶半導体膜は、０．５ｎｍ～２
０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶半
導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を設ける必要がない。薄
膜トランジスタの作製における工程数を削減することができ、発光装置の歩留まりを高め
、コストを抑えることができる。また、周波数が１ＧＨｚ以上のマイクロ波を用いたプラ
ズマは電子密度が高く、原料ガスである水素化珪素の解離が容易となる。このため、周波
数が１ＧＨｚ以上のマイクロ波を用いたプラズマＣＶＤ法を用いることで、周波数が数十
ＭＨｚ～数百ＭＨｚのマイクロ波プラズマＣＶＤ法と比較して、微結晶半導体膜を容易に
作製することが可能であり、成膜速度を高めることが可能である。このため、発光装置の
量産性を高めることが可能である。
また、微結晶半導体膜をチャネル形成領域に用い、薄膜トランジスタ（ＴＦＴ）を作製
し、該薄膜トランジスタを画素部、さらには駆動回路に用いて発光装置を作製する。微結
晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、その電界効果移動度が１～
２０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジス
タの２～２０倍の電界効果移動度を有しているので、駆動回路の一部または全体を、画素
部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
また、発光装置は発光素子を含む。発光素子は、電流または電圧によって輝度が制御さ
れる素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅ
ｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
また、発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置
を作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該
素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。素子基板は
、具体的には、発光素子の画素電極のみが形成された状態であっても良いし、画素電極と
なる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であって
も良いし、あらゆる形態があてはまる。
なお、本明細書中における発光装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または発光素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て発光装置に含むものとする。
本発明により、電気特性が良好であり、信頼性の高い薄膜トランジスタを有する発光装
置を量産高く作製することができる。
本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する上面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置の作製方法を説明する上面図である。 本発明のマイクロ波プラズマＣＶＤ装置を説明する上面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明の表示パネルを説明する斜視図である。 本発明の発光装置を用いた電子機器を説明する斜視図である。 本発明の発光装置を用いた電子機器を説明する図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置に適用可能な画素を説明する断面図である。 本発明の発光表示パネルを説明する上面図及び断面図である。 本発明の発光装置の構成を説明するブロック図である。 本発明の発光装置の駆動回路の構成を説明する等価回路図である。 本発明の発光装置の駆動回路の構成を説明する等価回路図である。 本発明の発光装置の駆動回路のレイアウトを説明する上面図である。 微結晶半導体膜をラマン分光法で測定した結果を示す図である。 デバイスシミュレーションに用いたモデル図を示す図である。 デバイスシミュレーションにより得られた電流電圧特性を示す図である。 デバイスシミュレーションに得られた薄膜トランジスタの電子濃度分布を示す図である。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、発光装置に用いられる薄膜トランジスタの作製工程について、図１
乃至図１２を用いて説明する。図１乃至図４、図６乃至図８は、薄膜トランジスタの作製
工程を示す断面図であり、図５、及び図９は、一画素における薄膜トランジスタ及び画素
電極の接続領域の上面図である。
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が
高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジス
タを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、
ｎチャネル型の薄膜トランジスタを用いて説明する。
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリ
ウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラス
など、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板
の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いること
ができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用して
も良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４０
０ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）
、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１
０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ
×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ
×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍ
ｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウ
ムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリ
ング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ
技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチ
ングすることで、形成することができる。なお、ゲート電極５１の密着性向上と下地への
拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板５０及びゲート電極５
１の間に設けてもよい。ここでは、第１のフォトマスクを用いて形成したレジストマスク
を用いて基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成する。
なお、ゲート電極５１上には、絶縁膜、半導体膜、配線等を形成するので、段切れ防止
のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの
工程でゲート電極に接続する配線も同時に形成することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッ
ファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、導電膜６５ａ～
６５ｃを順に形成する。次に、導電膜６５ｃ上にレジスト８０を塗布する。なお、少なく
とも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を連続的
に形成することが好ましい。さらには、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５
３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を連
続的に形成することが好ましい。少なくとも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導
体膜５３、及びバッファ層５４を大気に触れさせることなく連続成膜することで、大気成
分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することが
できるので、薄膜トランジスタ特性のばらつきを低減することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化
珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。
ここでは、ゲート絶縁膜５２ａ、５２ｂとして、酸化珪素膜または酸化窒化珪素膜と、窒
化珪素膜または窒化酸化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁
膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化
窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することがで
きる。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層で形成することができる。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔ
ｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅ
ｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として
酸素が５０～７０原子％、窒素が０．５～１５原子％、珪素が２５～３５原子％、水素が
０．１～１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成
として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定し
た場合に、濃度範囲として酸素が５～３０原子％、窒素が２０～５５原子％、珪素が２５
～３５原子％、水素が１０～３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪
素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪
素及び水素の含有比率が上記の範囲内に含まれるものとする。
微結晶半導体膜５３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の
半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半
導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５～
２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結
晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコン
は、そのラマンスペクトルが単結晶シリコンを示す５２１ｃｍ－１よりも低波数側に、シ
フトしている。即ち、単結晶シリコンを示す５２１ｃｍ－１とアモルファスシリコンを示
す４８０ｃｍ－１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結
合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％ま
たはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希
ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導
体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０
９，１３４号で開示されている。
この微結晶半導体膜は、周波数が数十ＭＨｚ～数百ＭＨｚの高周波プラズマＣＶＤ法、
または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができ
る。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成すること
ができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオン
から選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することが
できる。これらのときの水素化珪素に対して水素の流量比を５０倍以上１０００倍以下、
好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素
の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることがで
きる。
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないと
きに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能
する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成
膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元
素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ～１
０００ｐｐｍ、好ましくは１～１００ｐｐｍの割合で水素化珪素に混入させると良い。そ
してボロンの濃度を、例えば１×１０１４～６×１０１６ａｔｏｍｓ／ｃｍ３とすると良
い。
また、微結晶半導体膜の酸素濃度を、５×１０１９ｃｍ－３以下、１×１０１９ｃｍ－
３以下、窒素及び炭素の濃度それぞれを３×１０１８ｃｍ－３以下とすることが好ましい
。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導
体膜がｎ型化になることを防止することができる。
微結晶半導体膜５３は、０ｎｍより厚く２００ｎｍ以下、好ましくは１ｎｍ以上１００
ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下で形成する。微結晶半導体膜５３は後に形
成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜５３の厚
さを５ｎｍ以上５０ｎｍとすることで、後に形成される薄膜トランジスタは、完全空乏型
となる。また、微結晶半導体膜５３は成膜速度が非晶質半導体膜の成膜速度の１／１０～
１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。
微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。
このため、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、電流電圧特
性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が
優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導
体膜を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。この
ため、電気特性のばらつきの少ない発光装置を作製することができる。
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、発光素子の
スイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタ
を用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小すること
が可能である。このため、一画素あたりに占める薄膜トランジスタの面積が小さくなり、
画素の開口率を高めることが可能である。この結果、解像度の高い装置を作製することが
できる。
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法
により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプト
ン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成
することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍
以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体
膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いるこ
とで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フ
ッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、ＨＦ、ＨＣｌ等）を用いる
ことで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができ
る。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ
４等を用いることができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパ
ッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、
またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成するこ
とができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、ＨＦ、ＨＣｌ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含
む非晶質半導体膜を形成することができる。
また、バッファ層５４として、微結晶半導体膜５３の表面にプラズマＣＶＤ法またはスパ
ッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ
、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、
窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラ
ズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このた
め、周波数が数十ＭＨｚ～数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラ
ズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条
件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッ
チングされる場合があるが、そのときに、バッファ層５４の一部がエッチング後に残存す
る厚さで形成することが好ましい。代表的には、１５０ｎｍ以上２００ｎｍ以下の厚さで
形成することが好ましい。
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物元素が添加され
ていないことが好ましい。特に、閾値を制御するために微結晶半導体膜に含まれるボロン
、または一導電型を付与する不純物元素が添加された半導体膜に含まれるリンがバッファ
層５４に混入されないことが好ましい。この結果、ＰＮ接合によるリーク電流の発生領域
をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純
物元素が添加された半導体膜と微結晶半導体膜との間に、リンやボロン等の一導電型を付
与する不純物元素が添加されない非晶質半導体膜を形成することで、微結晶半導体膜とソ
ース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能で
ある。
微結晶半導体膜５３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含
む非晶質半導体膜を形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然
酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局
部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素
が形成される。しかしながら、微結晶半導体膜５３の表面にバッファ層を形成することで
、微結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース
領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体膜に混入す
ることを防ぐことができる。
また、バッファ層５４は、非晶質半導体膜を用いて、または、水素、窒素、若しくはハロ
ゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップが微結晶半
導体膜に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６ｅＶ以上１．８ｅ
Ｖ以下、微結晶半導体膜のエネルギーギャップは１．１ｅＶ以上１．５ｅＶ以下）、また
抵抗が高く、移動度が低く、微結晶半導体膜の１／５～１／１０である。このため、後に
形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜
との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜がチャネル形
成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる
。当該薄膜トランジスタを発光装置のスイッチング素子として用いた場合、発光装置のコ
ントラストを向上させることができる。
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トラ
ンジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化
珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタ
を形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素に
Ｂ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された
半導体膜５５は、微結晶半導体膜、または非晶質半導体で形成することができる。さらに
は一導電型を付与する不純物元素が添加された半導体膜５５を、一導電型を付与する不純
物が添加された非晶質半導体膜と、一導電型を付与する不純物が添加された微結晶半導体
膜との積層で形成してもよい。バッファ層５４側に一導電型を付与する不純物元素が添加
された非晶質半導体膜を形成し、その上に一導電型を付与する不純物元素が添加された微
結晶半導体膜を形成することで、抵抗が段階的に変化するため、キャリアが流れやすくな
り、移動度を高めることができる。一導電型を付与する不純物元素が添加された半導体膜
５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加
された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
ここで、ゲート絶縁膜５２ａ、５２ｂから一導電型を付与する不純物元素が添加された
半導体膜５５を連続成膜ことが可能なプラズマＣＶＤ装置について、図１０を用いて示す
。図１０はプラズマＣＶＤ装置の上断面を示す模式図であり、共通室１１２０の周りに、
ロード室１１１０、アンロード室１１１５、反応室（１）～反応室（４）１１１１～１１
１４を備えた構成となっている。共通室１１２０と各室の間にはゲートバルブ１１２２～
１１２７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。
基板はロード室１１１０、アンロード室１１１５のカセット１１２８、１１２９に装填さ
れ、共通室１１２０の搬送手段１１２１により反応室（１）～反応室（４）１１１１～１
１１４へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、
複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
反応室（１）～反応室（４）それぞれにおいて、ゲート絶縁膜５２ａ、５２ｂ、微結晶半
導体膜５３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜
５５を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に
複数積層することができる。この場合、ゲート絶縁膜を形成した後、反応室内にシラン等
の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出
することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導
体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結
晶粒の酸化を防止することができる。
または、反応室（１）及び反応室（３）でゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜
５３、及びバッファ層５４を形成し、反応室（２）及び反応室（４）で一導電型を付与す
る不純物元素が添加された半導体膜５５を形成する。一導電型を付与する不純物のみ単独
で成膜することにより、チャンバに残存する一導電型を付与する不純物元素が他の膜に混
入することを防ぐことができる。
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲー
ト絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与す
る不純物元素が添加された半導体膜５５を成膜することができるため、量産性を高めるこ
とができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反
応室において成膜処理が可能となり、成膜のタクトを向上させることができる。また、大
気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成するこ
とができるので、薄膜トランジスタ特性のばらつきを低減することができる。
また、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）で微結晶半導
体膜５３及びバッファ層５４を形成し、反応室（３）で一導電型を付与する不純物元素が
添加された半導体膜５５を形成することができる。また、ゲート絶縁膜５２ａを酸化珪素
膜または酸化窒化珪素膜で形成し、ゲート絶縁膜５２ｂを窒化珪素膜または窒化酸化珪素
膜で形成する場合、反応室を５つ設け、反応室（１）で、ゲート絶縁膜５２ａの酸化珪素
膜または酸化窒化珪素膜を形成し、反応室（２）で、ゲート絶縁膜５２ｂの窒化珪素膜ま
たは窒化酸化珪素膜を形成し、反応室（３）で、微結晶半導体膜を形成し、反応室（４）
でバッファ層を形成し、反応室（５）で、一導電型を付与する不純物元素が添加された半
導体膜を形成してもよい。また、微結晶半導体膜は成膜速度が遅いため、複数の反応室で
微結晶半導体膜を成膜してもよい。例えば、反応室（１）でゲート絶縁膜５２ａ、５２ｂ
を形成し、反応室（２）及び（３）で微結晶半導体膜５３を形成し、反応室（４）でバッ
ファ層５４を形成し、反応室（５）で一導電型を付与する不純物元素が添加された半導体
膜５５を形成してもよい。このように、複数の反応室で同時に微結晶半導体膜５３を成膜
することでスループットを向上させることができる。なお、このとき、各反応室の内壁を
成膜する種類の膜でコーティングすることが好ましい。
このような構成のプラズマＣＶＤ装置を用いれば、各反応室で種類の類似する膜または一
種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することが
できるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく
、各積層界面を形成することができる。
なお、図１０に示すプラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けら
れているが、一つとしロード／アンロード室とでもよい。また、プラズマＣＶＤ装置に予
備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの
加熱時間を短縮することが可能であるため、スループットを向上させることができる。
以下に、成膜処理について説明する。これらの成膜処理は、その目的に応じて、ガス供給
部から供給するガスを選択すれば良い。
ここでは、ゲート絶縁膜５２ａに、酸化窒化珪素膜を形成し、ゲート絶縁膜５２ｂに窒化
酸化珪素膜を形成する方法を一例としてあげる。
はじめに、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカ
ルでクリーニングする。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発
生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反
応室に導入することで、反応室内をクリーニングすることができる。
フッ素ラジカルでクリーニングした後、反応室内部に水素を大量に導入することで、反応
室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。この
ため、後に反応室の内壁に成膜する保護膜へのフッ素の混入量を減らすことが可能であり
、保護膜の厚さを薄くすることが可能である。
次に、反応室の処理容器内壁表面に保護膜として酸化窒化膜を堆積する。ここでは、処理
容器内の圧力を１～２００Ｐａ、好ましくは１～１００Ｐａとし、プラズマ着火用ガスと
して、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上のガス
を導入する。さらには、希ガスのいずれか一種及び水素を導入する。特に、プラズマ着火
用ガスとしてヘリウム、更にはヘリウムと水素を用いることが好ましい。
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いエネルギーを持つが、約２０ｅＶに
準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、
放電開始電圧が低く、また放電を維持しやすい。よって、プラズマを均一に維持すること
が可能であると共に、省電力化が可能である。
また、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガ
スのいずれか一種以上及び酸素ガスを導入してもよい。希ガスと共に、酸素ガスを処理容
器内に導入することで、プラズマの着火を容易とすることができる。
次に、電源装置の電源をオンにし、電源装置の出力は５００～６０００Ｗ、好ましくは４
０００～６０００Ｗとしてプラズマを発生させる。次に、ガス供給部から原料ガスを処理
容器内に導入する。具体的には、原料ガスとして、一酸化二窒素、希ガス、及びシランを
導入することで、処理容器の内壁表面に保護膜として酸化窒化珪素膜を形成する。このと
きの水素化珪素の流量を５０～３００ｓｃｃｍ、一酸化二窒素の流量を５００～６０００
ｓｃｃｍとし、保護膜の膜厚を５００～２０００ｎｍとする。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフに
した後、処理容器内の支持台上に基板を導入する。
次に、上記保護膜と同様の工程により、基板上にゲート絶縁膜５２ａとして酸化窒化珪素
膜を堆積させる。
所定の厚さの酸化窒化珪素膜が堆積されたら、原料ガスの供給を停止し、処理容器内の圧
力を低下し、電源装置の電源をオフにする。
次に、処理容器内の圧力を１～２００Ｐａ、好ましくは１～１００Ｐａとし、プラズマ着
火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種
以上と、原料ガスであるシラン、一酸化二窒素、及びアンモニアを導入する。なお、原料
ガスとして、アンモニアの代わりに窒素を導入しても良い。次に、電源装置の電源をオン
にし、電源装置の出力は５００～６０００Ｗ、好ましくは４０００～６０００Ｗとしてプ
ラズマを発生させる。次に、ガス供給部から原料ガスを処理容器内に導入し、基板１１３
０の酸化窒化珪素膜上にゲート絶縁膜として窒化酸化珪素膜を形成する。次に、原料ガス
の供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフにして、成膜プロセ
スを終了する。
以上の工程により、反応室内壁の保護膜を酸化窒化珪素膜とし、基板上に酸化窒化珪素膜
及び窒化酸化珪素膜を連続的に成膜することで、上層側の窒化酸化珪素膜中に酸化珪素等
の不純物の混入を低減することができる。電源装置としてマイクロ波を発生させることが
可能な電源装置を用いたマイクロ波プラズマＣＶＤ法により上記膜を形成することで、プ
ラズマ密度が高くなり耐圧の高い膜を形成することができ、当該膜をゲート絶縁膜として
用いると、トランジスタの閾値のばらつきを低減することができる。また、ＢＴ特性を向
上させることができる。また、静電気に対する耐性が高まり、高い電圧が印加されても破
壊にくいトランジスタを作製することができる。また、経時破壊の少ないトランジスタを
作製することができる。また、ホットキャリアダメージの少ないトランジスタを作製する
ことができる。
また、ゲート絶縁膜として、マイクロ波プラズマＣＶＤ装置により形成した酸化窒化珪素
膜単層の場合、上記保護膜の形成方法及び酸化窒化珪素膜の形成方法を用いる。特に、シ
ランに対する一酸化二窒素の流量比を５０倍以上３００倍以下、好ましくは５０倍以上２
５０倍以下とすると、耐圧の高い酸化窒化珪素膜を形成することができる。
次に、プラズマＣＶＤ法による微結晶半導体膜及びバッファ層として非晶質半導体膜を連
続的に成膜する成膜処理方法について示す。まず、上記ゲート絶縁膜と同様により、反応
室内をクリーニングする。次に、処理容器内に保護膜として珪素膜を堆積する。ここでは
、処理容器内の圧力を１～２００Ｐａ、好ましくは１～１００Ｐａとし、プラズマ着火用
ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上
を導入する。なお、希ガスと共に水素を導入してもよい。
次に、電源装置の電源をオンにし、電源装置の出力は５００～６０００Ｗ、好ましくは４
０００～６０００Ｗとしてプラズマを発生させる。次に、ガス供給部から原料ガスを処理
容器内に導入する。原料ガスとして、具体的には、水素化珪素ガス、及び水素ガスを導入
することで、処理容器の内壁表面に保護膜として微結晶珪素膜を形成する。また、水素化
珪素ガス及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一
種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これら
のときの水素化珪素に対して水素の流量比を５倍以上１０００倍以下、好ましくは５０倍
以上２００倍以下、更に好ましくは１００倍以上１５０倍とする。また、このときの保護
膜の膜厚を５００～２０００ｎｍとする。なお、電源装置の電源をオンにする前に、処理
容器内に上記希ガスの他、水素化珪素ガス及び水素ガスを導入してもよい。
また、水素化珪素ガス、及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオン
から選ばれた一種または複数種の希ガス元素で希釈して、保護膜として非晶質半導体膜を
形成することができる。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフに
した後、処理容器内の支持台上に基板を導入する。
次に、基板上に形成されるゲート絶縁膜５２ｂの表面を水素プラズマ処理してもよい。微
結晶半導体膜を形成する前に水素プラズマ処理することにより、ゲート絶縁膜及び微結晶
半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半
導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
また、上記水素プラズマ処理において、処理容器内に形成された保護膜である非晶質半導
体膜または微結晶半導体膜をも水素プラズマ処理することにより、保護膜がエッチングさ
れてゲート絶縁膜５２ｂの表面に少量の半導体が堆積する。当該半導体が結晶成長の核と
なり、当該核によって、微結晶半導体膜が堆積する。この結果、ゲート絶縁膜及び微結晶
半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半
導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
次に、上記保護膜と同様の工程により、基板上に微結晶珪素膜を堆積させる。微結晶珪素
膜の膜厚を０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下とする
。
所定の厚さの微結晶珪素膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器内
の圧力を低下し、電源装置の電源をオフにして、微結晶半導体膜成膜プロセスを終了する
。
次に、処理容器内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの流
量を微結晶半導体膜の成膜条件より大幅に低減する。代表的には、水素化珪素の流量の１
倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の
流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化珪素ガス
を導入する。このように水素化珪素に対する水素の流量を低減することにより、バッファ
層として非晶質半導体膜の成膜速度を向上させることができる。または、水素化珪素ガス
に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガ
ス元素で希釈する。次に、電源装置の電源をオンにし、電源装置の出力は５００～６００
０Ｗ、好ましくは４０００～６０００Ｗとしてプラズマ２００を発生させて、非晶質半導
体膜を形成することができる。非晶質半導体膜の成膜速度は微結晶半導体膜に比べて高い
ため、処理容器内の圧力を低く設定することができる。このときの非晶質半導体膜の膜厚
を２００～４００ｎｍとする。
所定の厚さの非晶質半導体膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器
内の圧力を低下し、電源装置の電源をオフにして、非晶質半導体膜の成膜プロセスを終了
する。
なお、微結晶半導体膜５３及びバッファ層５４である非晶質半導体膜をプラズマが着火し
たまま形成してもよい。具体的には微結晶半導体膜５３を形成する原料ガスである水素化
珪素に対する水素の流量比を徐々に低減させて微結晶半導体膜５３及びバッファ層５４で
ある非晶質半導体膜を積層する。このような手法により微結晶半導体膜５３及びバッファ
層５４の界面に不純物が堆積せず、歪の少ない界面を形成することが可能であり、後に形
成される薄膜トランジスタの電気特性を向上させることができる。
微結晶半導体膜５３を形成する場合、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶ
Ｄ装置を用いることが好ましい。マイクロ波プラズマは、電子密度が高く、原料ガスから
多くのラジカルが形成され、基板１１３０へ供給されるため、基板でのラジカルの表面反
応が促進され、微結晶シリコンの成膜速度を高めることができる。また、１ＭＨｚから２
０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波、または２０ＭＨｚより大きく１２０Ｍ
Ｈｚ程度までのＶＨＦ帯の高周波、代表的には２７．１２ＭＨｚ、６０ＭＨｚを用いたプ
ラズマＣＶＤ法により、微結晶半導体膜を形成することができる。
なお、ゲート絶縁膜及び半導体膜それぞれの作製工程において、反応室の内壁に５００～
２０００ｎｍの保護膜が形成されている場合は、上記クリーニング処理及び保護膜形成処
理を省くことができる。
次に、一導電型を付与する不純物元素が添加された半導体膜５５上に、導電膜６５ａ～６
５ｃを形成する。導電膜６５ａ～６５ｃは、アルミニウム、銅、若しくはシリコン、チタ
ン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元
素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一
導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル
、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニ
ウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムま
たはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン
、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜として
は、導電膜６５ａ～６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃに
モリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６
５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５
ａ～６５ｃは、スパッタリング法や真空蒸着法で形成する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは
、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射し
て、レジスト８０を露光する。
ここで、多階調マスク５９を用いた露光について、図１１を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行
うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類
）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調
マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図１１（Ａ）に示すようなグレートーンマスク５９ａ、
図１１（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
図１１（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及
びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４に
おいては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシ
ュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光
の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット
、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる
。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光
部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて
形成することができる。
グレートーンマスク５９ａに露光光を照射した場合、図１１（Ｂ）に示すように、遮光部
１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設
けられていない領域では光透過率１６６は１００％である。また、回折格子１６５におい
ては、１０～７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整
は、回折格子のスリット、ドット、またはメッシュの間隔あるいはピッチの調整により可
能である。
図１１（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及
びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７
は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることがで
きる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成する
ことができる。
ハーフトーンマスク５９ｂに露光光を照射した場合、図１１（Ｄ）に示すように、遮光部
１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設
けられていない領域では光透過率１６９は１００％である。また、半透過部１６７におい
ては、１０～７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整
は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１（Ｂ）に示すように、膜厚の異
なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付
与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ～６５ｃをエッチングし
分離する。この結果、図２（Ａ）に示すような、微結晶半導体膜６１、バッファ層６２、
一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ～８５ｃを
形成することができる。なお、図２（Ａ）は図５（Ａ）のＡ－Ｂにおける断面図に相当す
る（但しレジストマスク８６を除く）。
微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層
６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電
流が生じること防止することが可能である。また、ソース電極及びドレイン電極と、微結
晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導
体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°～９０°、好ましくは４５
°～８０°である。このような角度とすることで、段差形状によるソース電極またはドレ
イン電極の段切れを防ぐことができる。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚
さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する
領域）は除去され、図２（Ａ）に示すように、分離されたレジストマスク８６を形成する
ことができる。
次に、レジストマスク８６を用いて一導電型を付与する不純物元素が添加された半導体膜
６３、及び導電膜８５ａ～８５ｃをエッチングし分離する。ここでは、ドライエッチング
により、導電膜８５ａ～８５ｃを分離する。この結果、図２（Ｂ）に示すような、一対の
導電膜８９ａ～８９ｃ、及び一対のソース領域及びドレイン領域８９を形成することがで
きる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一
部エッチングされたバッファ層をバッファ層８８と示す。ソース領域及びドレイン領域の
形成工程と、バッファ層の凹部とを同一工程で形成することができる。ここでは、バッフ
ァ層８８の一部が、面積が縮小したレジストマスク８６で一部エッチングされたため、導
電膜８５ａ～８５ｃの外側にバッファ層８８が突出した形状となる。
次に、図２（Ｃ）に示すように、導電膜８９ａ～８９ｃの一部をエッチングしソース電極
及びドレイン電極９２ａ～９２ｃを形成する。ここでは、レジストマスク８６を用いて導
電膜８９ａ～８９ｃをウエットエッチングすると、導電膜８９ａ～８９ｃの端部が選択的
にエッチングされる。この結果、レジストマスク８６及び導電膜８９ａ～８９ｃより面積
の小さいソース電極及びドレイン電極９２ａ～９２ｃを形成することができる。ソース電
極及びドレイン電極９２ａ～９２ｃの端部と、ソース領域及びドレイン領域８９の端部は
一致せずずれており、ソース電極及びドレイン電極９２ａ～９２ｃの端部の外側に、ソー
ス領域及びドレイン領域８９の端部が形成される。この後、レジストマスク８６を除去す
る。
なお、図２（Ｃ）は、図５（Ｂ）のＡ－Ｂの断面図に相当する。図５（Ｂ）に示すように
、ソース領域及びドレイン領域８９の端部は、ソース電極及びドレイン電極９２ｃの端部
の外側に位置することが分かる。また、バッファ層８８の端部はソース電極及びドレイン
電極９２ｃ及びソース領域及びドレイン領域８９の端部の外側に位置する。また、ソース
電極及びドレイン電極の一方はソース領域及びドレイン領域の他方を部分的に囲む形状（
具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加
させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面
積を縮小することができる。また、ゲート電極の内側において、微結晶半導体膜８７、ソ
ース電極及びドレイン電極９２ｃが重畳されているため、ゲート電極の端部における凹凸
の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソ
ース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する
。
図２（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ～９２ｃの端部と、ソース
領域及びドレイン領域８９の端部は一致せずずれた形状となることで、ソース電極及びド
レイン電極９２ａ～９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間の
リーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高
い薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる
。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体
膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され
、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バ
ッファ層の一部には凹部（溝）が形成されており、当該凹部以外の領域がソース領域及び
ドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びド
レイン領域の間のキャリアが移動する距離が長いため、ソース領域及びドレイン領域の間
でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすること
により凹部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエ
ッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域に
リーク電流（寄生チャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域と
の間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆わ
れている。高抵抗率の非晶質半導体膜で形成されたバッファ層は、微結晶半導体膜と、ソ
ース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタがオフの場
合（即ち、ゲート電圧を負の電圧とした場合）の、リーク電流を低減することができると
共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体膜の表面
に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結
晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形
成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。
このため、電気特性が高く、且つドレイン耐圧に優れた薄膜トランジスタである。
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致
せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、
ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
次に、図３（Ａ）に示すように、ソース電極及びドレイン電極９２ａ～９２ｃ、ソース領
域及びドレイン領域８９、バッファ層８８、微結晶半導体膜８７、及びゲート絶縁膜５２
ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成
することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気など
の汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に
窒化珪素膜を用いることで、バッファ層８８中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜７６にコンタクトホールを形成し、当該コンタクトホールにおいてソース電
極またはドレイン電極９２ｃに接する画素電極７７を形成する。なお、図３（Ｂ）は、図
５（Ｃ）のＡ－Ｂの断面図に相当する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイ
ンジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム
錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化
ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることがで
きる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵
抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好
ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であ
ることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上により発光装置に用いることが可能な素子基板を形成することができる。
なお、図２（Ａ）に示すように、微結晶半導体膜６１、バッファ層６２、一導電型を付与
する不純物元素が添加された半導体膜６３、及び導電膜８５ａ～８５ｃを形成した後、図
４（Ａ）に示すように、レジストマスク８６を用いて導電膜８５ａ～８５ｃをエッチング
する。ここでは、レジストマスク８６を用いて導電膜８５ａ～８５ｃをウエットエッチン
グにより等方的にエッチングすると、導電膜８５ａ～８５ｃが選択的にエッチングされる
。この結果、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ～
９２ｃを形成することができる。
次に、図４（Ｂ）に示すように、レジストマスク８６を用いて一導電型を付与する不純物
元素が添加された半導体膜６３をエッチングする。ここでは、ドライエッチングにより一
導電型を付与する不純物元素が添加された半導体膜６３を異方的にエッチングすると、レ
ジストマスク８６と同程度の面積のソース領域及びドレイン領域８９を形成することがで
きる。
ソース電極及びドレイン電極９２ａ～９２ｃの端部と、ソース領域及びドレイン領域８９
の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極９２ａ～９２ｃ
の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防
止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製
することができる。
図１乃至図４に示すように、ウエットエッチングで導電膜をエッチングし、ドライエッチ
ングで一導電型を付与する不純物元素が添加された半導体膜をエッチングすることで、少
ないフォトマスク数でソース電極及びドレイン電極の端部と、ソース領域及びドレイン領
域の端部が一致せず、異なる構造にすることができる。
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図６乃至図９を用い
て説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配
線とが異なる形態について以下に示す。
図６（Ａ）に示すように、基板５０上にゲート電極５１を形成する。次に、ゲート電極５
１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、一導電型
を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａを順に形成する。次
に、導電膜６５ａ上にレジストを塗布し、図１（Ａ）に示す多階調マスクを用いて厚さの
異なる領域を有するレジストマスク８１を形成する。
次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付
与する不純物元素が添加された半導体膜５５、及び導電膜６５ａをエッチングし分離する
。この結果、図６（Ｂ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型
を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａを形成する。なお、
図６（Ｂ）は図９（Ａ）のＡ－Ｂにおける断面図に相当する（但しレジストマスク８６を
除く）。
次に、レジストマスク８１をアッシングして分離されたレジストマスク８６を形成する。
次に、レジストマスク８６を用いて一導電型を付与する不純物元素が添加された半導体膜
６３、及び導電膜８５ａをエッチングし分離する。ここでは、ドライエッチングにより一
導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａを分離する。
この結果、図６（Ｃ）に示すような、一対の導電膜８９ａ、及び一対のソース領域及びド
レイン領域８９を形成することができる。なお、当該エッチング工程において、バッファ
層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８８と示
す。ここでは、バッファ層８８の一部が、面積が縮小したレジストマスク８６で一部エッ
チングされたため、導電膜８５ａの外側にバッファ層８８が突出した形状となる。本実施
の形態に示すように、バッファ層の側面において、階段状になっているため、後に形成さ
れる絶縁膜の被覆率が高まる。このため、絶縁膜上に形成される画素電極と、薄膜トラン
ジスタとの間におけるリーク電流を低減することができる。
次に、レジストマスク８６をアッシングする。この結果、図７（Ａ）に示すように、レジ
ストマスクの面積が縮小し、厚さが薄くなる。次にアッシングされたレジストマスク９１
を用いて導電膜８９ａの一部をエッチングすることで、図７（Ｂ）に示すように、ソース
電極及びドレイン電極９２ａを形成する。ソース電極及びドレイン電極９２ａの端部と、
ソース領域及びドレイン領域８９の端部は一致せずずれる。ここでは、レジストマスク９
１を用いてドライエッチングにより導電膜８９ａの露出部を異方的にエッチングする。こ
の後、レジストマスク９１を除去する。
この結果、導電膜８９ａより面積の小さいソース電極及びドレイン電極９２ａを形成する
。この後、レジストマスク９１を除去する。なお、図７（Ｂ）は、図９（Ｂ）のＡ－Ｂの
断面図に相当する。図９（Ｂ）に示すように、ソース領域及びドレイン領域８９の端部は
、ソース電極及びドレイン電極９２ａの端部の外側に位置することが分かる。また、バッ
ファ層８８の端部は、ソース電極及びドレイン電極９２ａ、並びにソース領域及びドレイ
ン領域８９の外側に位置する。また、ソース電極及びドレイン電極９２ａはそれぞれ分離
されていて、隣接する画素に形成される電極と接続していない。なお、ここでは、レジス
トマスク８６をアッシングして形成したレジストマスク９１を用いてソース電極及びドレ
イン電極９２ａを形成したが、図１乃至図４に示す工程に示すように、レジストマスク８
６を用いてウエットエッチングしてソース電極及びドレイン電極９２ａを形成してもよい
。
図７（Ｂ）に示すように、ソース電極及びドレイン電極９２ａの端部と、ソース領域及び
ドレイン領域８９の端部は一致せずずれた形状となることで、ソース電極及びドレイン電
極９２ａの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショ
ートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジス
タを作製することができる。
次に、図７（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ、ソース領域及びド
レイン領域８９、バッファ層８８、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。
絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
次に、図８（Ａ）に示すように、絶縁膜７６にコンタクトホールを形成し、当該コンタク
トホールにおいてソース電極またはドレイン電極９２ａの一方に接し、且つ積層された配
線９３ｂ、９３ｃを形成する。なお、図８（Ａ）は、図９（Ｃ）のＡ－Ｂの断面図に相当
する。また、配線９３ｂ、９３ｃは、隣接する画素に形成されるソース電極またはドレイ
ン電極を接続する配線である。
次に、図８（Ｂ）に示すように、次に、コンタクトホールにおいてソース電極またはドレ
イン電極９２ａの他方に接する画素電極７７を形成する。なお、図８（Ｂ）は、図９（Ｄ
）のＡ－Ｂの断面図に相当する。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８４を形成することができる
。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能であ
る。また、微結晶半導体膜でチャネル形成領域を構成することにより１～２０ｃｍ２／Ｖ
・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部
の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する
素子として利用することができる。
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる
。
（実施の形態２）
次に、発光装置の作製工程について、図２、及び図１５を用いて説明する。発光装置と
しては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクト
ロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物で
あるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれ
ている。また、ここでは、薄膜トランジスタの作製工程として図１及び図２を用いるが、
適宜図４、図６乃至図８を用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。また、発光素子の駆動を制御する薄膜トランジスタとして、図２（Ｃ）に示すチャネ
ルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適
宜用いることができる。
図１及び図２の工程を経て、図１５に示すように基板５０上に薄膜トランジスタ８３およ
び８５を形成し、薄膜トランジスタ８３上に保護膜として機能する絶縁膜７６を形成する
。なお、薄膜トランジスタ８５は駆動回路１２１に形成されるものであり、薄膜トランジ
スタ８３は画素部１２２に形成されるものである。次に、絶縁膜７６上に平坦化膜１１１
を形成し、平坦化膜１１１上に薄膜トランジスタ８３のソース電極またはドレイン電極に
接続する画素電極１１２を形成する。
平坦化膜１１１は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキ
サンを用いて形成することが好ましい。
図１５（Ａ）では画素の薄膜トランジスタがｎ型であるので、画素電極１１２として、
陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には
、陰極としては、仕事関数が小さい公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ
、ＡｌＬｉ等を用いることができる。
次に図１５（Ｂ）に示すように、平坦化膜１１１及び画素電極１１２の端部上に、隔壁
１１３を形成する。隔壁１１３は開口部を有しており、該開口部において画素電極１１２
が露出している。隔壁１１３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用
いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側
壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、隔壁１１３の開口部において画素電極１１２と接するように、発光層１１４を形成
する。発光層１１４は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
そして発光層１１４を覆うように、陽極材料を用いた共通電極１１５を形成する。共通
電極１１５は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を
用いた透光性導電膜で形成することができる。共通電極１１５として上記透光性導電膜の
他に、窒化チタン膜またはチタン膜を用いても良い。図１５（Ｂ）では、共通電極１１５
としＩＴＯを用いている。隔壁１１３の開口部において、画素電極１１２と発光層１１４
と共通電極１１５が重なり合うことで、発光素子１１７が形成されている。この後、発光
素子１１７に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極１１５及び
隔壁１１３上に保護膜１１６を形成することが好ましい。保護膜１１６としては、窒化珪
素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
さらに、実際には、図１５（Ｂ）まで完成したら、さらに外気に曝されないように気密
性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム
等）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図１６を用いて説明する。ここでは、駆動用ＴＦＴが
ｎ型の場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１６（Ａ）を用いて説明する。
図１６（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光
が陽極７００５側に抜ける場合の、画素の断面図を示す。図１６（Ａ）では、発光素子７
００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３
上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小
さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、
Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数
の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い
。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、
ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸
化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウ
ム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２
に相当する。図１６（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、
白抜きの矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１６（Ｂ）を用いて説明する。駆動用ＴＦＴ
７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合
の、画素の断面図を示す。図１６（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続され
た透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜され
ており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、
陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するため
の遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１６（Ａ）の場合と同様
に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚
は、光を透過する程度（好ましくは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎｍの
膜厚を有するＡｌを、陰極７０１３として用いることができる。そして発光層７０１４は
、図１６（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図１６（Ａ
）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７
０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。
例えば黒の顔料添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１
２に相当する。図１６（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は
、白抜きの矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１６（Ｃ）を用いて説明する。図１６（Ｃ
）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７
上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０
２４、陽極７０２５が順に積層されている。陰極７０２３は、図１６（Ａ）の場合と同様
に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚
は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３とし
て用いることができる。そして発光層７０２４は、図１６（Ａ）と同様に、単数の層で構
成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７
０２５は、図１６（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成
することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７
０２２に相当する。図１６（Ｃ）に示した画素の場合、発光素子７０２２から発せられる
光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）
と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電
流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す発光装置は、図１６に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ
電流が少なく、電気特性の信頼性の高い薄膜トランジスタを用いているため、コントラス
トが高く、視認性の高い発光装置である。また、レーザ結晶化工程のない微結晶半導体膜
を用いた薄膜トランジスタを用いているため、視認性の高い発光装置を量産高く作製する
ことができる。
（実施の形態３）
次に、本発明の発光装置の一形態である発光パネルの構成について、以下に示す。
図１２（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成さ
れた画素部６０１２と接続している発光パネルの形態を示す。画素部６０１２及び走査線
駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用
いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い
電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動
回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる
。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトラン
ジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩを
用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走
査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介し
て供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにして
も良い。図１２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に
形成された画素部６０２２及び信号線駆動回路６０２３とを接続している発光装置パネル
の形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネ
ル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、Ｆ
ＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動
回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、Ｆ
ＰＣ６０２５を介して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチ
ャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを
別途形成して画素部と電気的に接続するようにしても良い。図１２（Ｃ）に、信号線駆動
回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４
と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別
途異なる基板に形成して貼り合わせる発光装置パネルの形態を示す。画素部６０３２及び
走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジス
タを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０
３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、
走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介
して供給される。
図１２に示すように、本発明の発光装置は、駆動回路の一部または全部を、画素部と同
じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成
することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図１２に示した位置に限定されない。また
、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
図１８に本発明の発光装置のブロック図を示す。図１８に示す発光装置は、発光素子を
備えた画素を複数有する画素部７００と、各画素を選択する走査線駆動回路７０２と、選
択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
図１８において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７
０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパル
ス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ
）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログ
スイッチ７０５に入力される。
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えら
れている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフ
トレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に
供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファ７０７は大きな電流を流すことが可能なものが用いられる。
フルカラーの発光装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順
にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナロ
グスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７００
の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７
０５を画素部７００と同じ基板上に形成することで、アナログスイッチ７０５を画素部７
００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数
を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
なお、図１８の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を
有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。
なお、図１８に示す構成は、本発明の発光装置の一形態を示したに過ぎず、信号線駆動
回路と走査線駆動回路の構成はこれに限定されない。
次に、極性が全て同一の微結晶半導体膜を用いた薄膜トランジスタを含むシフトレジス
タの一形態について図１９及び図２０を用いて説明する。図１９に、本実施の形態のシフ
トレジスタの構成を示す。図１９に示すシフトレジスタは、複数のフリップフロップ（フ
リップフロップ７０１－１～７０１－ｎ）で構成される。また、第１のクロック信号、第
２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
図１９のシフトレジスタの接続関係について説明する。図１９のシフトレジスタは、ｉ段
目のフリップフロップ７０１－ｉ（フリップフロップ７０１－１～７０１－ｎのうちいず
れか一）は、図２０に示した第１の配線５０１が第７の配線７１７－ｉ－１に接続され、
図２０に示した第２の配線５０２が第７の配線７１７－ｉ＋１に接続され、図２０に示し
た第３の配線５０３が第７の配線７１７－ｉに接続され、図２０に示した第６の配線５０
６が第５の配線７１５に接続される。
また、図２０に示した第４の配線５０４が奇数段目のフリップフロップでは第２の配線７
１２に接続され、偶数段目のフリップフロップでは第３の配線７１３に接続され、図２０
に示した第５の配線５０５が第４の配線７１４に接続される。
ただし、１段目のフリップフロップ７０１－１の図２０に示す第１の配線５０１は第１の
配線７１１に接続され、ｎ段目のフリップフロップ７０１－ｎの図２０に示す第２の配線
５０２は第６の配線７１６に接続される。
なお、第１の配線７１１、第２の配線７１２、第３の配線７１３、第６の配線７１６を、
それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さ
らに、第４の配線７１４、第５の配線７１５を、それぞれ第１の電源線、第２の電源線と
呼んでもよい。
次に、図１９に示すフリップフロップの詳細について、図２０に示す。図２０に示すフリ
ップフロップは、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３
の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１
７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜ト
ランジスタ１７８を有する。本実施の形態において、第１の薄膜トランジスタ１７１、第
２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ
１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜ト
ランジスタ１７７及び第８の薄膜トランジスタ１７８は、ｎチャネル型トランジスタとし
、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態に
なるものとする。
次に、図２０に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ１７１の第１の電極（ソース電極またはドレイン電極の一方）が
第４の配線５０４に接続され、第１の薄膜トランジスタ１７１の第２の電極（ソース電極
またはドレイン電極の他方）が第３の配線５０３に接続される。
第２の薄膜トランジスタ１７２の第１の電極が第６の配線５０６に接続され、第２の薄膜
トランジスタ１７２の第２の電極が第３の配線５０３に接続される。
第３の薄膜トランジスタ１７３の第１の電極が第５の配線５０５に接続され、第３の薄膜
トランジスタ１７３の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第３の薄膜トランジスタ１７３のゲート電極が第５の配線５０５に接続される。
第４の薄膜トランジスタ１７４の第１の電極が第６の配線５０６に接続され、第４の薄膜
トランジスタ１７４の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第４の薄膜トランジスタ１７４のゲート電極が第１の薄膜トランジスタ１７１のゲー
ト電極に接続される。
第５の薄膜トランジスタ１７５の第１の電極が第５の配線５０５に接続され、第５の薄膜
トランジスタ１７５の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第５の薄膜トランジスタ１７５のゲート電極が第１の配線５０１に接続される。
第６の薄膜トランジスタ１７６の第１の電極が第６の配線５０６に接続され、第６の薄膜
トランジスタ１７６の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第６の薄膜トランジスタ１７６のゲート電極が第２の薄膜トランジスタ１７２のゲー
ト電極に接続される。
第７の薄膜トランジスタ１７７の第１の電極が第６の配線５０６に接続され、第７の薄膜
トランジスタ１７７の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第７の薄膜トランジスタ１７７のゲート電極が第２の配線５０２に接続される。第８
の薄膜トランジスタ１７８の第１の電極が第６の配線５０６に接続され、第８の薄膜トラ
ンジスタ１７８の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、
第８の薄膜トランジスタ１７８のゲート電極が第１の配線５０１に接続される。
なお、第１の薄膜トランジスタ１７１のゲート電極、第４の薄膜トランジスタ１７４のゲ
ート電極、第５の薄膜トランジスタ１７５の第２の電極、第６の薄膜トランジスタ１７６
の第２の電極及び第７の薄膜トランジスタ１７７の第２の電極の接続箇所をノード１４３
とする。さらに、第２の薄膜トランジスタ１７２のゲート電極、第３の薄膜トランジスタ
１７３の第２の電極、第４の薄膜トランジスタ１７４の第２の電極、第６の薄膜トランジ
スタ１７６のゲート電極及び第８の薄膜トランジスタ１７８の第２の電極の接続箇所をノ
ード１４４とする。
なお、第１の配線５０１、第２の配線５０２、第３の配線５０３及び第４の配線５０４を
、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。
さらに、第５の配線５０５を第１の電源線、第６の配線５０６を第２の電源線と呼んでも
よい。
図２０に示したフリップフロップの上面図の一例を図２１に示す。
導電膜９０１は、第１の薄膜トランジスタ１７１の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５１を介して第４の配線５０４と接続される。
導電膜９０２は第１の薄膜トランジスタ１７１の第２の電極として機能する部分を含み、
画素電極と同時に形成される配線９５２を介して第３の配線５０３と接続される。
導電膜９０３は、第１の薄膜トランジスタ１７１のゲート電極、及び第４の薄膜トランジ
スタ１７４のゲート電極として機能する部分を含む。
導電膜９０４は、第２の薄膜トランジスタ１７２の第１の電極、第６の薄膜トランジスタ
１７６の第１の電極、第４の薄膜トランジスタ１７４の第１の電極、及び第８の薄膜トラ
ンジスタ１７８の第１の電極として機能する部分を含み、第６の配線５０６と接続される
。
導電膜９０５は、第２の薄膜トランジスタ１７２の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５４を介して第３の配線５０３と接続される。
導電膜９０６は第２の薄膜トランジスタ１７２のゲート電極、及び第６の薄膜トランジス
タ１７６のゲート電極として機能する部分を含む。
導電膜９０７は、第３の薄膜トランジスタ１７３の第１の電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９０８は、第３の薄膜トランジスタ１７３の第２の電極、及び第４の薄膜トランジ
スタ１７４の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５６を介して導電膜９０６と接続される。
導電膜９０９は、第３の薄膜トランジスタ１７３のゲート電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９１０は、第５の薄膜トランジスタ１７５の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５９を介して第５の配線５０５と接続される。
導電膜９１１は、第５の薄膜トランジスタ１７５の第２の電極、及び第７の薄膜トランジ
スタ１７７の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５８を介して導電膜９０３と接続される。
導電膜９１２は、第５の薄膜トランジスタ１７５のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６０を介して第１の配線５０１と接続される。
導電膜９１３は、第６の薄膜トランジスタ１７６の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５７を介して導電膜９０３と接続される。
導電膜９１４は、第７の薄膜トランジスタ１７７のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６２を介して第２の配線５０２と接続される。
導電膜９１５は、第８の薄膜トランジスタ１７８のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６１を介して導電膜９１２と接続される。
導電膜９１６は、第８の薄膜トランジスタ１７８の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５３を介して導電膜９０６と接続される。
なお、微結晶半導体膜９８１～９８８の一部は、それぞれ第１の薄膜トランジスタ～第８
の薄膜トランジスタのチャネル形成領域として機能する。
なお、図１９及び図２０に示したような回路を、微結晶半導体をチャネル形成領域に用い
たトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。その
ため、発光装置の額縁を小さくすることができる。例えば、非晶質半導体膜をチャネル形
成領域に用いた場合と微結晶半導体膜をチャネル形成領域に用いた場合とを比較すると、
微結晶半導体膜をチャネル形成領域に用いた場合の方が、トランジスタの電界効果移動度
が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、発光装
置を狭額縁化させることが可能となる。一例としては、第２の薄膜トランジスタ１７２の
チャネル幅は、３０００μｍ以下、より望ましくは、２０００μｍ以下であることが望ま
しい。
なお、図２０における第２の薄膜トランジスタ１７２は、第３の配線５０３にローレベル
の信号を出力する期間が長い。その間、第２の薄膜トランジスタ１７２は、ずっとオン状
態になっている。したがって、第２の薄膜トランジスタ１７２には、強いストレスが加わ
り、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しき
い値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、ト
ランジスタが劣化しても、十分な電流を供給できるようにするため、第２の薄膜トランジ
スタ１７２のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても
、回路動作に支障がないように、補償されていることが望ましい。例えば、第２の薄膜ト
ランジスタ１７２と並列に、トランジスタを配置し、第２の薄膜トランジスタ１７２と交
互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望まし
い。
しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合と微結晶半導体膜をチャ
ネル形成領域に用いた場合とを比較すると、微結晶半導体膜をチャネル形成領域に用いた
場合の方が、劣化しにくい。したがって、微結晶半導体膜をチャネル形成領域に用いた場
合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償
用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウト面
積を小さくすることが出来る。
次に、本発明の発光装置の一形態に相当する発光表示パネルの外観及び断面について、
図１７を用いて説明する。図１７（Ａ）は、第１の基板上に形成された微結晶半導体膜を
チャネル形成領域に用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール
材によって封止した、パネルの上面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ－Ａ’
における断面図相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシー
ル材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結
晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態で
は、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回
路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体をチャネ
ル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても
良い。図１７では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄
膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図１７（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０とを例示している。なお本実施の形態では、薄膜トランジスタ４
０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦ
Ｔであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０は微結晶
半導体膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極４０３０は、薄
膜トランジスタ４０１０のソース電極またはドレイン電極４０１７と電気的に接続されて
いる。そして本実施の形態では、発光素子４０１１の透光性を有する導電性材料４０１２
が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成
に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０
の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素
部４００２に与えられる各種信号及び電位は、図１７（Ｂ）に示す断面図では図示されて
いないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されて
いる。
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する画素電極４０３０
と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０
１７と同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
発光素子４０１１からの光の取り出し方向に位置する基板は、透明でなければならない
。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィ
ルムのような透光性を有する材料を用いる。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として
窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸によ
り反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
なお、図１７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装
している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を
別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみ
を別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能で
ある。
（実施の形態４）
本発明により得られる発光装置等によって、アクティブマトリクス型ＥＬモジュールに
用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施で
きる。
その様な電子機器としては、ビデオカメラやデジタルカメラ等のカメラ、ヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カー
ステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話ま
たは電子書籍等）などが挙げられる。それらの一例を図１３に示す。
図１３（Ａ）はテレビジョン装置である。表示モジュールを、図１３（Ａ）に示すよう
に、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付
けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２０
０３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備え
られている。このように、テレビジョン装置を完成させることができる。
図１３（Ａ）に示すように、筐体２００１に発光素子を利用した表示用パネル２００２
が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４
を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から
受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもで
きる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作
機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する
表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用
パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成
において、主画面２００３を視野角の優れた発光表示パネルで形成し、サブ画面を低消費
電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるた
めには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し
、サブ画面は点滅可能とする構成としても良い。
図１４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には
、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表
示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信
号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤
、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号を
ドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コ
ントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動
する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割し
て供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ
、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３
１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や
音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の
表示媒体としても様々な用途に適用することができる。
図１３（Ｂ）は携帯電話機２２０１の一例を示している。この携帯電話機２２０１は、表
示部２２０２、操作部２２０３などを含んで構成されている。表示部２２０２においては
、上記実施の形態で説明した発光装置を適用することで、量産性を高めることができる。
また、図１３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等
を含んでいる。表示部２４０２に、上記実施の形態に示す発光装置を適用することにより
、量産性を高めることができる。
図１３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３
、支柱２５０４、台２５０５、電源２５０６を含む。本発明を用いて形成される発光装置
を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明
器具または壁掛け型の照明器具なども含まれる。本発明により大幅な製造コストの低減を
図ることができ、安価な卓上照明器具を提供することができる。
微結晶珪素膜を成膜し、その膜をラマン分光法で結晶性を測定した結果を図２２に示す。
微結晶珪素膜の成膜条件は、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜温度を２８０
℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力で成膜を行
った。また、図２２（Ａ）は、ラマン散乱スペクトルであり、成膜時のＲＦ電源の電力を
１００Ｗとした微結晶珪素膜と、３００Ｗとした微結晶珪素膜とを比較した測定結果であ
る。
なお、単結晶シリコンの結晶ピーク位置は、５２１ｃｍ－１である。なお、アモルファス
シリコンは勿論、結晶ピークと言えるものは測定できず、図２２（Ｂ）に示すように４８
０ｃｍ－１になだらかなピークが測定されるだけである。本明細書の微結晶珪素膜とは、
ラマン分光器で測定して４８１ｃｍ－１以上５２０ｃｍ－１以下に結晶ピーク位置を確認
できるものを指す。
成膜時のＲＦ電源の電力を１００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１８．６
ｃｍ－１であり、半値幅（ＦＷＨＭ）は、１１．９ｃｍ－１であり、結晶／アモルファス
ピーク強度比（Ｉｃ／Ｉａ）は、４．１である。
また、成膜時のＲＦ電源の電力を３００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１
４．８ｃｍ－１であり、半値幅（ＦＷＨＭ）は、１８．７ｃｍ－１であり、結晶／アモル
ファスピーク強度比（Ｉｃ／Ｉａ）は、４．４である。
図２２（Ａ）に示すように、ＲＦ電力によって結晶ピーク位置と半値幅に大きな差が出て
いる。これは、大電力ではイオン衝撃が増加し粒成長が阻害されるため小粒径になる傾向
があるためと考えられる。また、図２２（Ａ）の測定に用いた微結晶珪素膜を形成したＣ
ＶＤ装置の電源周波数が１３．５６ＭＨｚであるので結晶／アモルファスピーク強度比（
Ｉｃ／Ｉａ）は、４．１または４．４となっているが、ＲＦ電源周波数が２７ＭＨｚであ
れば、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を６とすることができることも確
認している。従って、さらに２７ＭＨｚよりも高いＲＦ電源周波数、例えば、２．４５Ｇ
ＨｚのＲＦ電源周波数とすることでさらに、結晶／アモルファスピーク強度比（Ｉｃ／Ｉ
ａ）を高めることができる。
本実施例では、本発明に示す薄膜トランジスタのトランジスタ特性及び電子密度分布につ
いてデバイスシミュレーションを行った結果を示す。デバイスシミュレーションには、Ｓ
ｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いている。
図２３にデバイス構造を示す。絶縁性基板２３０１は酸化珪素（誘電率４．１）を主成分
とするガラス基板（厚さ０．５μｍ）を仮定している。なお、絶縁性基板２３０１の厚さ
は、実際の製造工程では０．５ｍｍ、０．７ｍｍなどが使われることが多いが、絶縁性基
板２３０１の下面における電界が、薄膜トランジスタ特性に影響が無い程度に十分な厚さ
に定義している。
絶縁性基板２３０１上に、モリブデンで形成される（厚さ１５０ｎｍ）のゲート電極２３
０３を積層している。モリブデンの仕事関数は４．６ｅＶとしている。
ゲート電極２３０３の上に、窒化珪素膜（誘電率７．０、厚さ１１０ｎｍ）と酸化窒化珪
素膜（誘電率４．１、厚さ１１０ｎｍ）との積層構造のゲート絶縁膜２３０５を積層して
いる。
ゲート絶縁膜２３０５の上に、μｃ－Ｓｉ膜２３０７、ａ－Ｓｉ膜２３０９を積層してい
る。ここでは、厚さ０ｎｍのμｃ－Ｓｉ膜２３０７及び厚さ１００ｎｍのａ－Ｓｉ膜の積
層と、厚さ１０ｎｍのμｃ－Ｓｉ膜２３０７及び厚さ９０ｎｍのａ－Ｓｉ膜２３０９の積
層と、厚さ５０ｎｍのμｃ－Ｓｉ膜２３０７及び厚さ５０ｎｍのａ－Ｓｉ膜２３０９の積
層と、厚さ９０ｎｍのμｃ－Ｓｉ膜２３０７及び厚さ１０ｎｍのａ－Ｓｉ膜２３０９の積
層と、厚さ１００ｎｍのμｃ－Ｓｉ膜２３０７及び厚さ０ｎｍのａ－Ｓｉ膜２３０９の積
層とにそれぞれ条件振りをしている。
また、ａ－Ｓｉ膜２３０９は、第１のａ－Ｓｉ（ｎ＋）膜２３１１と第２のａ－Ｓｉ（ｎ
＋）膜２３１３と重畳する領域においては、上記厚さのほか更に５０ｎｍのａ－Ｓｉ膜を
積層している。即ち、第１のａ－Ｓｉ（ｎ＋）膜２３１１と第２のａ－Ｓｉ（ｎ＋）膜２
３１３が形成されない領域において、ａ－Ｓｉ膜２３０９は一部５０ｎｍエッチングされ
た凹部状である。
ａ－Ｓｉ膜２３０９上に、第１のａ－Ｓｉ（ｎ＋）膜２３１１（厚さ５０ｎｍ）と第２の
ａ－Ｓｉ（ｎ＋）膜２３１３（厚さ５０ｎｍ）とを各々積層している。図２３に示す薄膜
トランジスタにおいて、第１のａ－Ｓｉ（ｎ＋）膜２３１１と第２のａ－Ｓｉ（ｎ＋）膜
２３１３との距離が、チャネル長Ｌになる。ここでは、チャネル長Ｌを６μｍとしている
。また、チャネル幅Ｗを１５μｍとしている。
第１のａ－Ｓｉ（ｎ＋）膜２３１１と第２のａ－Ｓｉ（ｎ＋）膜２３１３との上に、モリ
ブデンＭｏで形成される（厚さ３００ｎｍ）のソース電極２３１５とドレイン電極２３１
７とを各々積層している。ソース電極２３１５及び第１のａ－Ｓｉ（ｎ＋）膜２３１１、
並びにドレイン電極２３１７及び第２のａ－Ｓｉ（ｎ＋）膜２３１３の間は、オーミック
接触と定義している。
図２４に、図２３に示す薄膜トランジスタにおいて、μｃ－Ｓｉ膜及びａ－Ｓｉ膜の膜厚
を変えて、デバイスシミュレーションを行った際の、ＤＣ特性（Ｖｇ－Ｉｄ特性、Ｖｄ＝
１４Ｖ）の結果を示す。また、図２５に、μｃ－Ｓｉ膜２３０７の厚さを１０ｎｍ、ａ－
Ｓｉ膜の厚さを９０ｎｍとしたときの薄膜トランジスタの電子濃度分布を示す。図２５（
Ａ）は、薄膜トランジスタがオン状態（Ｖｇが＋１０Ｖ、Ｖｄが１４Ｖ）の電子濃度分布
の結果を示し、図２５（Ｂ）はオフ状態（Ｖｇが－１０Ｖ、Ｖｄが１４Ｖ）の電子濃度分
布の結果を示す。
図２４より、ａ－Ｓｉ膜の厚さを厚くするにつれ、オフ電流が低減することが分かる。ま
た、ａ－Ｓｉ膜の厚さを５０ｎｍ以上とすることにより、Ｖｇが－２０Ｖのときのドレイ
ン電流を１×１０－１３Ａ未満とすることができる。
また、μｃ－Ｓｉ膜の厚さを厚くするにつれ、オン電流が増加することが分かる。また、
μｃ－Ｓｉ膜の厚さを１０ｎｍ以上とすることにより、Ｖｇが２０Ｖのときのドレイン電
流を１×１０－５Ａ以上とすることができる。
図２５（Ａ）より、オン状態においては、電子密度がａ－Ｓｉ膜よりもμｃ－Ｓｉ膜にお
いて高いことが分かる。即ち、電気伝導度の高いμｃ－Ｓｉ膜において電子密度が高いた
め、オン状態においては、電子は流れやすく、ドレイン電流が上昇することがわかる。
図２５（Ｂ）より、オフ状態においては、電子密度がμｃ－Ｓｉ膜よりもａ－Ｓｉ膜にお
いて高いことが分かる。即ち、電気伝導度の低いａ－Ｓｉ膜において電子密度が高いため
、オフ状態においては、電子は流れにくく、ａ－Ｓｉ膜をチャネル形成領域に用いる薄膜
トランジスタと同様のドレイン電流となることがわかる。
以上のことから、図２３に示すような、ゲート絶縁膜上にμｃ－Ｓｉ膜が形成され、μｃ
－Ｓｉ膜上にａ－Ｓｉ膜が形成され、ａ－Ｓｉ膜上にソース領域及びドレイン領域が形成
される薄膜トランジスタは、オフ電流を低減すると共に、オン電流を高めることが可能で
あることがわかる。

Claims (1)

  1. 第１乃至第７のトランジスタを有し、
    前記第１のトランジスタの第１の電極は、第４の配線と電気的に接続され、
    前記第１のトランジスタの第２の電極は、第３の配線と電気的に接続され、
    前記第２のトランジスタの第１の電極は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタの第１の電極は、第５の配線と電気的に接続され、
    前記第３のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタの第１の電極は、第６の配線と電気的に接続され、
    前記第４のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第４のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタの第１の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、第１の配線と電気的に接続され、
    前記第６のトランジスタの第１の電極は、前記第６の配線と電気的に接続され、
    前記第６のトランジスタの第２の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第６のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタの第１の電極は、前記第６の配線と電気的に接続され、
    前記第７のトランジスタの第２の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第７のトランジスタのゲート電極は、第２の配線と電気的に接続され、
    前記第５のトランジスタの第１の電極と、前記第７のトランジスタの第２の電極とは、第１の導電層に設けられ、
    前記第６のトランジスタの第１の電極と、前記第７のトランジスタの第１の電極とは、第２の導電層に設けられ、
    前記第２のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極とは、第３の導電層に設けられ、
    前記第３のトランジスタの第２の電極と、前記第４のトランジスタの第２の電極とは、第４の導電層に設けられる、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI456663B (zh) 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5137798B2 (ja) * 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
JP5711463B2 (ja) * 2009-01-16 2015-04-30 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5322805B2 (ja) * 2009-06-26 2013-10-23 三菱電機株式会社 画像表示素子及びその製造方法
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101863941B1 (ko) * 2010-06-08 2018-06-04 삼성디스플레이 주식회사 오프셋 구조의 박막 트랜지스터
US9178071B2 (en) 2010-09-13 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5731369B2 (ja) 2010-12-28 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8629445B2 (en) 2011-02-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
JP2012209543A (ja) 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103828061B (zh) * 2011-10-07 2018-02-13 应用材料公司 使用氩气稀释来沉积含硅层的方法
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20150011472A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US9530808B2 (en) * 2013-09-12 2016-12-27 Boe Technology Group Co., Ltd. TFT array substrate, manufacturing method thereof, and display device
US9671084B2 (en) 2015-07-23 2017-06-06 Kuroi Electric Co., Ltd. Display device
TWI656815B (zh) * 2016-06-21 2019-04-11 中華精測科技股份有限公司 具有過孔電容結構的電路板及其製造方法
US9653537B1 (en) * 2016-09-26 2017-05-16 International Business Machines Corporation Controlling threshold voltage in nanosheet transistors
CN108106973B (zh) * 2017-12-18 2020-01-10 大连理工大学 一种基于透明光弹材料同时测量饱和颗粒介质应力和位移的方法
CN109037037B (zh) * 2018-09-27 2023-09-01 武汉华星光电技术有限公司 低温多晶硅层、薄膜晶体管及其制作方法
DE102019116103B4 (de) * 2019-06-13 2021-04-22 Notion Systems GmbH Verfahren zum Beschriften einer Leiterplatte durch Erzeugen von Schattierungen in einer funktionalen Lackschicht

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003076346A (ja) 2001-09-03 2003-03-14 Samsung Electronics Co Ltd 液晶表示装置
JP2004078172A (ja) 2002-06-15 2004-03-11 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置
JP2005527856A (ja) 2002-05-28 2005-09-15 サムスン　エレクトロニクス　カンパニー　リミテッド 非晶質シリコン薄膜トランジスタ−液晶表示装置及びそれの製造方法
JP2006164477A (ja) 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
US20070148793A1 (en) 2005-12-28 2007-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS6262073A (ja) 1985-09-11 1987-03-18 Ishikawajima Harima Heavy Ind Co Ltd ポペツト弁の温度制御装置
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
JPH02275672A (ja) * 1989-03-30 1990-11-09 Nippon Steel Corp 薄膜トランジスター
US5084777A (en) 1989-11-14 1992-01-28 Greyhawk Systems, Inc. Light addressed liquid crystal light valve incorporating electrically insulating light blocking material of a-SiGe:H
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP2868168B2 (ja) * 1991-08-23 1999-03-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
US6183816B1 (en) 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
JPH07321202A (ja) * 1994-05-25 1995-12-08 Fuji Xerox Co Ltd 多層配線の形成方法
JPH0888397A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
TW303526B (ja) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
JPH09120062A (ja) 1995-08-18 1997-05-06 Toshiba Electron Eng Corp カラーフィルタ基板及びその製造方法、それを用いた液晶表示素子及びその製造方法
JP3999824B2 (ja) 1995-08-21 2007-10-31 東芝電子エンジニアリング株式会社 液晶表示素子
US6888608B2 (en) 1995-09-06 2005-05-03 Kabushiki Kaisha Toshiba Liquid crystal display device
JPH0980447A (ja) 1995-09-08 1997-03-28 Toshiba Electron Eng Corp 液晶表示素子
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JPH10270701A (ja) * 1997-03-27 1998-10-09 Advanced Display:Kk 薄膜トランジスタおよびその製法
JPH1117188A (ja) 1997-06-23 1999-01-22 Sharp Corp アクティブマトリクス基板
KR100257158B1 (ko) * 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
KR100269521B1 (ko) * 1997-11-01 2000-10-16 구본준 박막트랜지스터 및 그의 제조방법
JP3798133B2 (ja) 1997-11-21 2006-07-19 株式会社アドバンスト・ディスプレイ 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
KR100269518B1 (ko) * 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
JP4011725B2 (ja) 1998-04-24 2007-11-21 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP4215905B2 (ja) 1999-02-15 2009-01-28 シャープ株式会社 液晶表示装置
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP4292350B2 (ja) * 1999-04-22 2009-07-08 栄 田中 液晶表示装置とその製造方法
US6104042A (en) * 1999-06-10 2000-08-15 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure a method of manufacturing the same
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
US6493050B1 (en) 1999-10-26 2002-12-10 International Business Machines Corporation Wide viewing angle liquid crystal with ridge/slit pretilt, post spacer and dam structures and method for fabricating same
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2001339072A (ja) * 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
KR100840423B1 (ko) * 2000-04-04 2008-06-20 마쯔시다덴기산교 가부시키가이샤 박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법
JP2001311963A (ja) 2000-04-27 2001-11-09 Toshiba Corp 液晶表示装置および液晶表示装置の製造方法
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
JP3992922B2 (ja) 2000-11-27 2007-10-17 シャープ株式会社 液晶表示装置用基板及びその製造方法及びそれを備えた液晶表示装置
SG117406A1 (en) 2001-03-19 2005-12-29 Miconductor Energy Lab Co Ltd Method of manufacturing a semiconductor device
JP2003043523A (ja) * 2001-08-03 2003-02-13 Casio Comput Co Ltd 薄膜トランジスタパネル
JP3831868B2 (ja) * 2001-08-13 2006-10-11 大林精工株式会社 アクティブマトリックス表示装置とその製造方法
JP4004835B2 (ja) * 2002-04-02 2007-11-07 株式会社アドバンスト・ディスプレイ 薄膜トランジスタアレイ基板の製造方法
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
DE10334265A1 (de) 2003-07-25 2005-02-24 Basf Ag Thermoplastisches Polyurethan enthaltend Silangruppen
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR20050060963A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
JP2005322845A (ja) 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
US7433004B2 (en) 2004-06-11 2008-10-07 Sharp Kabushiki Kaisha Color filter substrate, method of making the color filter substrate and display device including the color filter substrate
TWI234288B (en) 2004-07-27 2005-06-11 Au Optronics Corp Method for fabricating a thin film transistor and related circuits
US7417249B2 (en) 2004-08-20 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a wiring including an aluminum carbon alloy and titanium or molybdenum
US8148895B2 (en) 2004-10-01 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
KR20060073826A (ko) * 2004-12-24 2006-06-29 삼성전자주식회사 박막 트랜지스터 표시판
JP5052033B2 (ja) * 2005-04-28 2012-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579220B2 (en) 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
KR20070019458A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP4732118B2 (ja) * 2005-10-18 2011-07-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101158896B1 (ko) 2005-10-28 2012-06-25 삼성전자주식회사 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널
JP2007142324A (ja) * 2005-11-22 2007-06-07 Kyocera Corp 薄膜トランジスタおよび画像表示装置
US8022466B2 (en) 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
JP5331389B2 (ja) 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US7968885B2 (en) 2007-08-07 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5004101B2 (ja) * 2008-12-07 2012-08-22 栄 田中 高性能表示装置とその製造方法
JP5553531B2 (ja) 2009-06-03 2014-07-16 株式会社ジャパンディスプレイ 液晶表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003076346A (ja) 2001-09-03 2003-03-14 Samsung Electronics Co Ltd 液晶表示装置
JP2005527856A (ja) 2002-05-28 2005-09-15 サムスン　エレクトロニクス　カンパニー　リミテッド 非晶質シリコン薄膜トランジスタ−液晶表示装置及びそれの製造方法
JP2004078172A (ja) 2002-06-15 2004-03-11 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置
JP2006164477A (ja) 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
US20070148793A1 (en) 2005-12-28 2007-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Also Published As

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