KR100840423B1 - 박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법 - Google Patents

박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법 Download PDF

Info

Publication number
KR100840423B1
KR100840423B1 KR1020027012577A KR20027012577A KR100840423B1 KR 100840423 B1 KR100840423 B1 KR 100840423B1 KR 1020027012577 A KR1020027012577 A KR 1020027012577A KR 20027012577 A KR20027012577 A KR 20027012577A KR 100840423 B1 KR100840423 B1 KR 100840423B1
Authority
KR
South Korea
Prior art keywords
thin film
substrate
forming
semiconductor thin
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020027012577A
Other languages
English (en)
Other versions
KR20020086682A (ko
Inventor
니시타니미키히코
고토마사시
Original Assignee
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시키가이샤 filed Critical 마쯔시다덴기산교 가부시키가이샤
Publication of KR20020086682A publication Critical patent/KR20020086682A/ko
Application granted granted Critical
Publication of KR100840423B1 publication Critical patent/KR100840423B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

박막의 제조방법은, 기판의 위에 박막을 형성하는 공정으로서, 상기 기판을 선택적으로 가열함으로써, 그 기판의 영역마다 막질이 다른 박막을 형성하는 공정과, 상기 박막을 에칭함으로써, 그 박막 중 소정의 막질의 부분만을 선택적으로 제거하여, 상기 박막을 소정의 형상으로 패터닝하는 공정을 구비하고 있다. 이것에 의해, 디바이스 성능의 저하를 제어하면서 제조프로세스 온도의 저온화 및 제조공정수의 저감을 도모할 수 있다.

Description

박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터 및 그 제조방법{THIN FILM MANUFACTURING METHOD AND MANUFACTURING APPARATUS, AND THIN-FILM TRANSISTOR AND MANUFACTURING METHOD}
본 발명은, 박막의 제조방법 및 그 제조장치와, 액정표시소자나 유기EL소자 등에서 스위칭소자 등으로 이용되는 박막트랜지스터 및 그 제조방법에 관한 것이다.
수소화 아모르퍼스 실리콘박막(이하, a-Si : H박막이라 한다.)은, 액정디스플레이용의 화소 스위칭 트랜지스터나 팩시밀리에서의 이미지 센서용 광센서, 전자식 탁상 계산기용 배터리로서의 태양전지 등에 실용화되고 있다. 이 a-Si : H박막의 최대의 장점은, 기껏해야 300℃ 정도의 프로세스 온도에서, 대면적의 기판상에 재현성 좋고, 또 안정적으로 제조할 수 있다는데 있다. 그러나, 액정디스플레이나 이미지 센서에서의 화소의 고밀도화가 진행됨에 따라, 보다 고속의 구동에 추종할 수 있는 실리콘 반도체 박막이 요구되게 되었다. 종래의, a-Si : H박막을 이용한 트랜지스터의 이동도는 기껏해야 1.0㎠/V·sec 이며, 그 요구를 충분히 충족시키는 성능은 아니다. 그래서, 이동도의 향상을 도모하기 위해, a-Si : H박막을 결정화시키는 기술의 개발이 행해지고 있다. 그 결정화의 방법으로서는, 예컨대 하기의 기 술을 들 수 있다.
1) 실란가스에 수소 또는 SiF4를 혼합시킨 원료가스를 이용하여, 플라즈마 CVD법에 의해 기판상에 박막을 퇴적하고, 그 박막을 결정화시키는 방법
2) a-Si박막을 전구체로서, 이 a-Si박막의 결정화를 시도해 보는 방법
이들중, 상기 2)에 서술한 결정화 방법으로서는, 600℃ 정도의 온도에서 장시간 열처리를 행하는 고상성장법이나 엑시머 레이저 어닐법 등을 예시할 수 있다.
특히, 후자의 엑시머 레이저 어닐법을 이용한 경우, 기판의 온도를 적극적으로 올리지 않더라도, 이동도가 높은 다결정 실리콘박막(>100㎠/W·sec)을 얻는데에 성공하고 있다. 이것은, IEEE Electron Device Letters, 7(1986), p.276-278, IEEE Transactions on Electron Device, 42(1995), p.251-257 등에서 상세하게 서술하고 있다.
상술의 a-Si : H박막 또는 다결정 실리콘박막의 TFT를, 액정디스플레이에서의 화소부분에 스위칭 트랜지스터로서 사용한 경우, TFT에 인가된 신호를 소정시간 내에 액정(층)에 기록하기 위해 충분한 온전류가 필요함과 동시에, 오프시의 리크전류의 저감도 요구된다. 또, 구동회로를 기판의 주변부에 설치한 내장형의 액정디스플레이에 있어서, 그 구동회로에 다결정 실리콘박막의 TFT를 이용한 경우에는, 회로소자로서의 각 TFT의 성능과 신뢰성이 충분히 보증될 필요가 있다.
이들의 요구를 충족시키기 위해, 예컨대 a-Si : H박막을 가지는 TFT에 있어서는, 소스영역 및 드레인영역에 불순물을 도프해 둠으로써, 리크전류의 저감을 도 모하고 있다. 또, 다결정 실리콘박막의 TFT에 있어서는, 오프셋트구조나 LDD구조를 채용함으로써, TFT의 성능과 신뢰성을 양립시켜, 그것과 동시에 오프시의 이른바 리크전류도 저감시키고 있다(여기서, 오프셋트구조란, 반도체의 채널부(탑 게이트형의 TFT에 있어서는 게이트전극의 직하에 위치한다.)와, 소스영역 및 드레인영역과의 사이에 적당한 간격(예컨대 0.5㎛)을 설치한 구조를 말한다. 또, LDD구조란, 반도체의 채널부(게이트전극 직하)와, 소스영역 및 드레인영역과의 사이에, 양(兩)영역보다도 저농도의 불순물을 확산시킨 도핑영역을 설치하는 구조를 말한다.).
이후, 예컨대 액정디스플레이에 요구되는 것으로서는, 저코스트및 화상품질 등(예컨대, 사진화질과 같은 해상도를 가지는 표시품위) 일 것이다. 이들의 요구를 충족시키기 위해서는, 당연히 액정디스플레이에서의 화소의 고정세화, 내장 구동회로의 고속화가 필요하게 되며, 기술적으로는 TFT의 미세화가 중요한 필수 기술이 된다.
이, TFT의 미세화가 더욱 더 실현되면, 예컨대 화소부분에 이용하는 TFT(이하, 화소용 TFT라 한다)에 있어서는, 화소의 개구율의 향상, 기생용량의 용량치의 저감, 화질의 향상 및 구동의 고속화를 한층 도모할 수 있다. 또, 내장 구동회로에 사용하는 TFT(이하, 구동회로용 TFT라 한다)에 있어서는, 기생용량의 용량치의 저감에 의해 더욱 고속의 구동이 가능하게 된다.
단, TFT를 더욱 더 미세화하기 위해서는, 해결해야 할 문제가 더 있다. 그 하나를 화소용 TFT의 관점에서 서술하면, 그것은, 종래의 오프시의 리크전류(약 10 ~ 12A)를 한자릿수 이상 더 저감하여, 패널면 내의 휘도차를 저감하지 않으면 안되 는 것이다. 이 문제를 해결하지 않으면, 예컨대 TFT의 미세화에 의해 1화소의 면적을 작게 하고, 또, 신호의 전하를 축적하는 축적용량부를 작게 할 수 있었다 하더라도, 개구율을 저감시키지 않고, 밝은 표시를 실현하는 것은 곤란하게 된다. 또, 상기 과제를 구동회로용 TFT의 관점에서 서술하면, 전술의 오프셋트구조나 LDD구조를 취하기 위해서는, 미세가공 정밀도 및 포토리소그래피 기술의 맞춤 정밀도 등, 제조상의 이유가 큰 제약이 된다. 또한, 오프셋트구조나 LDD구조는, 안정한 특성과, 구조적으로 자기정합적인 것이 요구되므로, 제조프로세스는 더욱 복잡하게 되며, 코스트 상승을 초래한다.
또, 액정디스플레이에 사용하는 화소용 TFT나 구동회로용 TFT, 표시와 화상의 입력 일체화 패널, 팩시밀리에 사용하는 이미지 센서용 광센서, 또는 전자식 탁상 계산기의 배터리에 사용하는 태양전지 등은, 플렉시블 기판(플라스틱 등)을 사용함으로써, 전자 페이퍼나 네트워크(인터넷)에 접속 가능한 초박형 플렉시블 입출력 패널로의 전개가 기대된다. 따라서, 이와 같은 플렉시블 기판에 대해서도, 특성이 우수한 박막트랜지스터, 광 센서, 태양전지 등을 저코스트로 제조하는 기술이 필요하다.
그러나, 상기 플렉시블 기판에 TFT 등을 탑재시키기 위해서는, 그 플렉시블 기판 상에 TFT를 제작하기 위한 미세화의 기술과 신뢰성의 향상이 필요하게 된다. 또, 플렉시블 기판은, 예컨대 유리기판 등과 비교하여 내열성이 떨어지므로, 제조프로세스의 저온화도 도모할 필요가 있다. 또한, 제조 코스트를 억제하기 위해서는, 제조공정수의 삭감도 요구된다.
이상의 것을 요약하면, 종래의 TFT에는 이하에 서술하는 과제가 있다.
① TFT의 미세화에 따른 제조프로세스의 복잡화 및 고(高)코스트화
② TFT의 미세화에 따른 TFT의 신뢰성의 저하
③ 플렉시블 기판 등에 TFT를 형성할 때의 프로세스 온도가 높다
(발명의 개시)
본 발명은, 상기의 과제를 해결하기 위해 행해진 것이며, 그 목적은, 디바이스 성능의 저하를 억제하면서 제조프로세스 온도의 저온화 및 제조공정수의 저감을 도모하는데 있다.
(박막의 제조방법)
(1) 상기의 과제를 해결하기 위해, 본 발명에 관한 박막의 제조방법은, 기판의 위에 박막을 형성하는 공정으로서, 상기 기판을 선택적으로 가열함으로써, 상기 기판의 영역마다 막질이 다른 박막을 형성하는 공정과, 상기 박막을 에칭함으로써, 상기 박막 중 소정의 막질의 부분만을 선택적으로 제거하여, 상기 박막을 소정의 형상으로 패터닝하는 공정을 가지는 것을 특징으로 한다.
상기의 방법에 의하면, 프로세스 온도의 저온화 및 프로세스 스텝의 삭감을 도모할 수 있다. 즉 상기 방법에서의 박막의 형성은, 기판의 전면을 가열하여 행하는 것이 아니라, 막형성에 필요한 부분만을 선택적으로 가열하여 행한다. 따라서, 기판온도의 큰폭의 상승을 방지할 수 있으며, 프로세스 온도의 저감을 도모할 수 있다.
또, 기판을 선택적으로 가열하는 것은, 기판표면에 온도분포를 생기게 하기 위해서 이다. 이것에 의해, 기판상의 영역마다 온도조건이 변하므로, 영역마다 막질이 다른 박막이 기판상에 형성된다. 예컨대, 기판의 선택적인 가열에 의해, 기판상에 고온의 영역과 저온의 영역을 생기게 한 경우, 고온의 영역에 대응하는 부분과 저온의 영역에 대응하는 부분에서 막질을 다르게 할 수 있다. 여기서, 막질의 차이는, 박막을 에칭할 때에 에칭속도의 차로서 나타낸다. 즉, 고온의 영역에 대응하는 부분과 저온의 영역에 대응하는 부분에서 에칭속도를 비교하면, 전자의 쪽이 에칭속도가 늦다. 이때문에, 같은 조건에서 박막의 에칭을 행해도, 저온의 영역에 대응하는 부분만이 선택적으로 제거된다. 따라서, 상기의 방법에 의하면, 마스크를 사용하지 않더라도, 소정의 패턴형상을 구비한 박막의 형성이 가능하게 되며, 종래 필요하였던 포토리소그래피법 등의 가공프로세스를 삭감하는 것이 가능하게 된다.
(2) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 다른 박막의 제조방법은, 기판의 위에 박막을 퇴적하는 공정으로서, 상기 기판을 선택적으로 가열함으로써, 상기 기판의 영역마다 퇴적속도를 다르게 하여, 소정의 영역에만 박막을 퇴적하는 공정을 가지는 것을 특징으로 한다.
상기의 방법에 의하면, (1)의 방법과 마찬가지로, 박막을 형성할 때, 기판의 전면을 가열하는 것이 아니라 막형성에 필요한 부분만을 선택적으로 가열하여 행하므로, 프로세스 온도의 저온화를 도모할 수 있다.
또 박막의 퇴적은, 예컨대 CVD법 등의 화학적 수법을 이용하는 경우, 기판의 표면온도를 소정의 온도 이상으로 하여 성막처리를 행할 필요가 있다. 이때문에, 상기 온도에 도달하지 않은 기판의 영역에서는, 기판상에 퇴적하는데 필요한 퇴적 속도에 도달할 수 없다. 따라서, 상기 방법과 같이 기판을 선택적으로 가열하면, 기판상의 가열된 영역만이 막형성에 필요한 퇴적속도에 도달하므로, 그 영역에만 박막을 퇴적할 수 있다. 이 결과, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피공정을 행하지 않고, 소정의 패턴형상을 가지는 박막을 형성할 수 있어, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다.
상기 (1) 및 (2)의 각 방법에 있어서, 상기 기판의 선택적인 가열은, 상기 기판상에 에너지 흡수체 또는 소정의 패턴형상을 가지는 에너지 흡수체를 형성한 후, 상기 에너지 흡수체에 에너지를 부여함으로써, 상기 에너지 흡수체에서 열을 발산시켜 행할 수 있다. 여기서, 에너지 흡수체란, 열적 에너지 또는 전자적 에너지 등을 흡수함과 동시에, 이들의 에너지를 열의 형태로 발산하는 것을 말한다.
또한, 상기 에너지의 부여는, 상기 에너지 흡수체에 전자파를 조사함으로써 행할 수 있다. 상기 전자파로서는, 예컨대 광 등을 들 수 있다.
또, 상기 (1) 및 (2)의 각 방법에 있어서, 상기 기판의 선택적인 가열은, 상기 기판상에 도전막 또는 소정의 패턴형상을 가지는 도전막을 형성한 후, 상기 도전막에 통전함으로써, 상기 도전막에서 열을 발산시켜 행하는 것도 가능하다.
또한 상기 기판의 선택적인 가열은, 간헐적으로 행하는 것이 바람직하다. 기판을 연속하여 일정 시간 가열하면, 기판표면에서의 고온의 영역과 저온의 영역과의 사이에서의 온도차를 작게 하여, 양영역에서의 차이를 명확하게 할 수 없게 된다. 그러나, 간헐적인 가열이면, 흡수한 에너지를 열로서 발산하는 에너지 흡수체의 특성에 의해, 양영역에서의 온도차를 확실하게 할 수 있다. 이것에 의해, 기판 상에 형성되는 박막의 막질도 명확하게 다르게 할 수 있으며, 패턴의 형상이상을 방지하여 소망의 패턴형상을 얻을 수 있다.
또, 상기 (1)의 방법에서의 상기 박막을 형성하는 공정, 및 상기 (2)의 방법에서의 상기 박막을 퇴적하는 공정에 있어서는, CVD법을 이용하는 것이 바람직하다. 또한, 상기 (1)의 방법에 있어서는, 상기 CVD법 중, 플라즈마 CVD법을 채용하는 것이 더욱 바람직하다.
(박막트랜지스터의 제조방법)
(1) 상기의 과제를 해결하기 위해, 본 발명에 관한 박막트랜지스터의 제조방법은, 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막상에 절연층을 형성하는 공정과, 상기 절연층 상에 반도체 박막을 형성하는 공정으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시킴으로써 절연층을 선택적으로 가열하고, 이것에 의해 상기 금속박막의 상방 및 그 근방의 영역과, 그 이외의 영역에서 막질이 다른 반도체 박막을 형성하는 공정과, 상기 반도체 박막을 에칭함으로써, 상기 금속박막의 상방 및 그 근방의 영역 이외의 영역을 선택적으로 제거하여, 반도체 박막을 소정의 형상으로 패터닝하는 공정을 가지는 것을 특징으로 한다.
상기의 방법에 의하면, 반도체 박막을 형성할 때에, 절연성 기판 중 막형성에 필요한 부분만을 선택적으로 가열하여 행하므로, 기판온도의 큰폭의 상승을 방지할 수 있으며, 프로세스 온도의 저감을 도모할 수 있다. 이 결과, 예컨대 플렉시블 기판 등에도 박막트랜지스터를 형성할 수 있다.
또, 상기의 방법에 의하면, 영역마다 막질이 다른 반도체 박막을 형성할 수 있으므로, 동일 조건으로 에칭을 행해도 소정의 부분만을 선택적으로 제거할 수 있다. 이 결과, 마스크를 이용하지 않고 소정의 패턴형상을 가지는 반도체 박막을 형성할 수 있으므로, 제조 코스트의 저감을 도모할 수 있다.
(2) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 다른 박막트랜지스터의 제조방법은, 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막 상에 절연층을 형성하는 공정과, 상기 절연층의 위에 반도체 박막을 퇴적하는 공정으로서, 상기 금속박막에 에너지를 부여하고, 상기 에너지를 금속박막에서 열로서 발산시켜 상기 절연층을 선택적으로 가열함으로써, 상기 절연층의 영역마다 퇴적속도를 다르게 하여, 소정의 영역에만 반도체 박막을 퇴적하는 공정을 가지는 것을 특징으로 한다.
상기의 방법에 의하면, (1)의 방법과 마찬가지로, 반도체 박막을 형성할 때, 절연성 기판의 전면을 가열하는 것이 아니라 막형성에 필요한 부분만을 선택적으로 가열하여 행하므로, 프로세스 온도의 저온화를 도모할 수 있다.
또 상기의 방법은, 절연성 기판을 선택적으로 가열함으로써, 절연성 기판의 영역마다 퇴적조건을 다르게 할 수 있다. 이 결과, 소망의 영역에만 반도체 박막을 퇴적할 수 있게 되며, 종래 필요하였던 리소그래피 공정을 행하지 않고, 소정의 패턴형상을 가지는 반도체 박막을 형성할 수 있다. 이것에 의해, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다.
상기 (1) 및 (2)의 각 방법에 있어서, 상기 금속박막으로서는, 게이트전극, 또는 소스전극 및 드레인전극을 이용할 수 있다.
또, 상기 금속박막에 상기 에너지로서의 전자파를 조사함으로써, 상기 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열할 수 있다.
또, 상기 (1) 및 (2)의 각 방법에 있어서, 상기 금속박막에 통전함으로써, 상기 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열할 수 있다.
또, 상기 (1) 및 (2)의 각 방법에 있어서, 상기 금속박막에 대한 에너지의 부여는 간혈적으로 행하는 것이 바람직하다. 기판을 연속하여 일정 시간 가열하면, 기판표면에서의 고온의 영역과 저온의 영역과의 사이에서의 온도차를 작게하여, 양영역에서의 차이를 명확하게 할 수 없게 된다. 그러나, 간헐적인 가열이면, 양영역에서의 온도차를 확실하게 할 수 있으며, 이것에 의해 기판상에 형성되는 반도체 박막의 막질도 명확하게 다르게 할 수 있다. 이 결과, 에칭후에 얻어지는 반도체 박막의 패턴형상도 명확한 것으로 할 수 있다.
또, 상기 (1) 및 (2)의 각 방법에 있어서, 상기 박막을 형성하는 공정은, CVD법을 이용하는 것이 바람직하다. 또한, 상기 CVD법 중, 플라즈마 CVD법을 채용하는 것이 더욱 바람직하다.
또, 상기 (1) 및 (2)의 각 방법에 있어서, 상기 반도체 박막을 퇴적하는 공정의 후에, 상기 반도체 박막을 결정화시켜도 좋다.
또한 상기 열처리 대신에, 레이저 어닐을 행할 수도 있다.
(3) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터의 제조방법은, 절연성 기판상에, 소정의 패턴형상의 금속박막을 형성하는 공 정과, 상기 금속박막에 에너지를 부여하여, 상기 에너지를 금속박막에서 열로서 발산시킴으로써, 상기 절연성 기판을 선택적으로 가열하면서 절연성 기판의 위에 제1 반도체 박막을 형성하는 공정으로서, 상기 금속박막을 덮는 부분과, 그 이외의 부분에서 막질이 다른 제1 반도체 박막을 형성하는 공정과, 상기 제1 반도체 박막을 에칭함으로써, 상기 금속박막을 덮는 부분 이외의 부분만을 선택적으로 제거하여, 상기 금속박막만을 덮듯이 패터닝하는 공정과, 상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정을 가지는 것을 특징으로 한다.
(4) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터의 제조방법은, 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막을 덮듯이 제1 반도체 박막을 퇴적하는 공정으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시켜, 이것에 의해 금속박막 근방과 그 이외의 영역에서 퇴적속도를 다르게 하여, 상기 금속박막의 상면 및 측면에 제1 반도체 박막을 퇴적하는 공정과, 상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과, 상기 제2 반도체 박막을 열처리함으써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정을 가지는 것을 특징으로 한다.
(5) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터의 제조방법은, 절연성 기판상에, 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막을 구비한 상기 절연성 기판상에 절연층을 형성하는 공정과, 상기 절연층 상에 제1 반도체 박막을 형성하는 공정으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시킴으로써 절연층을 선택적으로 가열하고, 이것에 의해 상기 절연층의 영역마다 막질이 다른 제1 반도체 박막을 형성하는 공정과, 상기 제1 반도체 박막을 에칭함으로써, 상기 제1 반도체 박막 중 소정의 막질의 부분만을 선택적으로 제거하여, 제1 반도체 박막을 소정의 형상으로 패터닝하는 공정과, 상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정을 가지는 것을 특징으로 한다.
(6) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터의 제조방법은, 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막을 구비한 상기 절연성 기판상에 절연층을 형성하는 공정과, 상기 절연층의 위에 제1 반도체 박막을 퇴적하는 공정으로서, 상기 금속박막에 에너지를 부여하고, 상기 에너지를 금속박막에서 열로서 발산시켜 상기 절연층을 선택적으로 가열함으로써, 상기 절연층의 영역마다 퇴적속도를 다르게 하여, 소정의 영역에만 제1 반도체 박막을 퇴적하는 공정과, 상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형 성하는 공정과, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정을 가지는 것을 특징으로 한다.
상기 (3) ~ (6)의 각 방법에 있어서, 상기 금속박막은, 게이트전극, 또는 소스전극 및 드레인전극으로 할 수 있다. 즉 금속박막이 게이트전극인 경우, 상기 각 방법에 있어서는 보텀 게이트형의 박막트랜지스터를 제작할 수 있다. 한편, 금속박막이 소스전극 및 드레인전극인 경우, 상기 각 방법에 있어서는 탑 게이트형의 박막트랜지스터를 제작할 수 있다.
또, 상기 (3) ~ (6)의 각 방법에 있어서, 상기 금속박막에 상기 에너지로서의 전자파를 조사함으로써, 상기 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열할 수 있다.
또, 상기 (3) ~ (6)의 각 방법에 있어서, 상기 금속박막에 통전함으로써, 상기 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열할 수도 있다.
또, 상기 (3) ~ (6)의 각 방법에 있어서, 상기 금속박막에 대한 에너지의 부여를 간헐적으로 행하는 것이 바람직하다.
또, 상기 (3) ~ (6)의 각 방법에 있어서, 상기 박막을 형성하는 공정은, CVD법을 이용하는 것이 바람직하다. 또한 상기 CVD법 중, 플라즈마 CVD법을 채용하는 것이 더 바람직하다.
또, 상기 (3) ~ (6)의 각 방법에 있어서는, 상기 반도체 박막을 형성하는 공정의 후에, 상기 반도체 박막을 결정화시켜도 좋다.
(박막의 제조장치)
(1) 상기의 과제를 해결하기 위해, 본 발명에 관한 박막의 제조장치는, 기판상에, 소정의 패턴형상의 금속박막을 형성하는 금속박막 형성수단과, 상기 기판의 위에 박막을 형성하는 박막형성수단으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시킴으로써 기판을 선택적으로 가열하고, 이것에 의해 상기 기판의 영역마다 막질이 다른 박막을 형성하는 박막형성수단과, 상기 박막을 에칭함으로써, 소정의 막질의 부분만을 선택적으로 제거하여, 상기 박막을 소정의 형상으로 패터닝하는 에칭수단을 구비하는 것을 특징으로 한다.
(2) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 다른 박막의 제조장치는, 기판상에, 소정의 패턴형상의 금속박막을 형성하는 금속박막 형성수단과, 상기 기판의 위에 박막을 형성하는 박막형성수단으로서, 상기 금속박막에 에너지를 부여하고, 상기 에너지를 금속박막에서 열로서 발산시켜 상기 기판을 선택적으로 가열함으로써, 상기 기판의 영역마다 퇴적속도를 다르게 하여, 소정의 영역에만 박막을 형성하는 박막형성수단을 구비하는 것을 특징으로 한다.
상기 (1) 및 (2)의 각 구성에 있어서, 상기 박막형성수단은, 상기 기판을 내부에 유지하는 반응용기와, 상기 금속박막에, 상기 에너지로서의 전자파를 조사하는 전자파 조사부와, 상기 반응용기 내부에 원료가스를 공급하는 공급부와, 상기 원료가스의 화학반응을 여기하기 위한 반응여기부를 구비하는 구성으로 할 수 있다.
(박막트랜지스터)
(1) 상기의 과제를 해결하기 위해, 본 발명에 관한 박막트랜지스터는, 절연성 기판상에 설치된 소정의 패턴형상의 금속박막과, 상기 금속박막을 가지는 상기 절연성 기판상에 설치된 절연층과, 상기 절연층상에 설치된 소정의 패턴형상을 가지는 반도체 박막을 구비하는 박막트랜지스터로서, 상기 반도체 박막은, 상기 금속박막에 에너지를 부여하고 상기 에너지를 금속박막에서 열로서 발산시켜, 상기 절연층을 선택적으로 가열함으로써, 상기 금속박막의 상방 및 그 근방의 영역과, 그 이외의 영역에서 막질이 다른 반도체 박막을 설치한 후, 상기 반도체 박막을 에칭함으로써, 상기 금속박막의 상방 및 그 근방의 영역 이외의 영역을 선택적으로 제거하여, 소정의 패턴형상으로 패터닝된 것을 특징으로 한다.
(2) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 다른 박막트랜지스터는, 절연성 기판상에 설치된 소정의 패턴형상의 금속박막과, 상기 금속박막을 가지는 상기 절연성 기판상에 설치된 절연층과, 상기 절연층 상에 설치된 소정의 패턴형상을 가지는 반도체 박막을 구비하는 박막트랜지스터로서, 상기 반도체 박막은, 상기 금속박막에 에너지를 부여하고 상기 에너지를 금속박막에서 열로서 발산시켜, 상기 절연층을 선택적으로 가열함으로써, 상기 절연층의 영역마다 퇴적속도를 다르게 하여, 소정의 영역에만 퇴적시킨 것을 특징으로 한다.
또한 상기 (1) 및 (2)의 각 방법은, 상기 반도체 박막의 측벽이 완만한 경사면으로 되어 있는 것을 특징으로 한다. 통상의 에칭이라면, 측벽은 기판면에 대해 수직으로 되어 있으며, 절연층과의 단차가 크다. 그때문에, 예컨대 상기 반도체 박막상에 소스전극이나 드레인전극 등을 형성한 경우에, 이 단차에 기인하여 단선 등 이 발생하는 경우가 있다. 그러나, 상기 구성과 같이, 반도체 박막의 측벽이 완만한 경사면으로 되어 있으면, 단선의 발생을 저감할 수 있다.
(3) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터는, 절연성 기판상에, 소정의 형상으로 패터닝된 금속박막과, 상기 금속박막을 덮듯이 퇴적된 제1 반도체 박막으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시켜, 이것에 의해 상기 금속박막을 덮는 부분과, 그 이외의 부분에서 막질이 다른 제1 반도체 박막을 설치한 후, 에칭에 의해 상기 금속박막을 덮는 부분 이외의 부분을 선택적으로 제거하여, 상기 금속박막만을 덮듯이 하여 설치된 제1 반도체 박막과, 상기 제1 반도체 박막이 존재하는 상기 절연성 기판상에 설치되고, 또, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막으로서, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 결정화된 제2 반도체 박막을 가지며, 상기 결정화된 제2 반도체 박막 중, 상기 제1 반도체 박막이 존재하지 않는 영역을 채널부로 하는 것을 특징으로 한다.
(4) 또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터는, 절연성 기판상에, 소정의 형상으로 패터닝된 금속박막과, 상기 금속박막을 덮듯이 퇴적된 제1 반도체 박막으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시켜, 이것에 의해 금속박막 근방과 그 이외의 영역에서 퇴적속도를 다르게 하여, 상기 금속박막의 상면 및 측면에 퇴적된 제1 반도체 박막과, 상기 제1 반도체 박막이 존재하는 상기 절연성 기판상에 설치된, 상 기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막으로서, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 결정화된 제2 반도체 박막을 가지며, 상기 결정화된 제2 반도체 박막 중, 상기 제1 반도체 박막이 존재하지 않는 영역을 채널부로 하는 것을 특징으로 한다.
또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터는, 절연성 기판상에, 소정의 형상으로 패터닝된 금속박막과, 상기 금속박막을 구비한 상기 절연성 기판상에 설치된 절연층과, 상기 절연층의 위에, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시킴으로써, 상기 절연층을 선택적으로 가열하면서 형성되는 것에 의해, 상기 절연층에서의 표면온도가 고온의 영역에 대응하는 부분과 저온의 영역에 대응하는 부분에서 막질이 다른 제1 반도체 박막으로서, 상기 제1 반도체 박막의 에칭에 의해, 상기 저온의 영역에 대응하는 부분을 선택적으로 제거하여, 상기 제1 반도체 박막 중 상기 고온의 영역에만 설치된 제1 반도체 박막과, 상기 제1 반도체 박막이 존재하는 상기 절연성 기판상에 설치되고, 또, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막으로서, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 결정화된 제2 반도체 박막을 가지며, 상기 결정화된 제2 반도체 박막 중, 상기 제1 반도체 박막이 존재하지 않는 영역을 채널부로 하는 것을 특징으로 한다.
또, 상기의 과제를 해결하기 위해, 본 발명에 관한 또 다른 박막트랜지스터는, 절연성 기판상에, 소정의 형상으로 패터닝된 금속박막과, 상기 금속박막을 구비한 상기 절연성 기판상에 설치된 절연층과, 상기 절연층의 위에 설치된 제1 반도 체 박막으로서, 상기 금속박막에 에너지를 부여하여 상기 에너지를 금속박막에서 열로서 발산시켜, 이것에 의해 상기 절연층을 선택적으로 가열하여, 상기 절연층에서의 표면온도가 고온의 영역과 저온의 영역에서 퇴적속도를 다르게 하여, 상기 고온의 영역에만 설치된 제1 반도체 박막과, 상기 제1 반도체 박막이 존재하는 상기 절연성 기판상에 설치된, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막으로서, 상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 결정화된 제2 반도체 박막을 가지며, 상기 결정화된 제2 반도체 박막 중, 상기 제1 반도체 박막이 존재하지 않는 영역을 채널부로 하는 것을 특징으로 한다.
도1은, 본 발명의 실시형태 1에 관한 박막의 제조공정을 나타내는 단면도로서, 절연층 표면의 선택적인 가열의 모습을 나타내고 있다.
도2는, 상기 실시형태 1에 관한 박막의 제조공정을 나타내는 단면도로서, 절연층 상에 반도체 박막을 형성한 상태를 나타낸다.
도3은, 상기 실시형태 1에 관한 박막의 제조방법에 있어서, 기판의 선택적 가열을 설명하기 위한 설명도로서, 동 도면(a)는 절연층의 표면에서의 온도분포를 나타내는 그래프이며, 동 도면(b)는 상기 기판의 요부를 나타내는 단면도이다.
도4는, 상기 실시형태 1에 관한 박막의 제조방법에 있어서, 광의 조사 에너지와 조사시간과의 관계를 나타내는 그래프이다.
도5는, 상기 실시형태 1에 관한 박막의 제조방법에 있어서, SiH2/SiH비 또는 에칭속도와, 절연층의 표면에서의 온도와의 관계를 나타내는 그래프이다.
도6은, 상기 실시형태 1에 관한 박막의 제조방법에 있어서, 반도체 박막의 에칭을 설명하기 위한 단면도이다.
도7은, 상기 실시형태 1에 관한 박막의 제조방법에 의해 제조된 반도체 박막을 나타내는 단면도이다.
도8은, 본 발명의 실시형태 2에 관한 박막의 제조방법에 있어서, 퇴적속도와 절연층의 표면에서의 온도와의 관계를 나타내는 그래프이다.
도9는, 본 발명의 실시형태 3에 관한 박막의 제조방법을 설명하기 위한 단면도이다.
도10는, 상기 실시형태 3에 관한 박막의 제조방법에 있어서, 기판의 선택적 가열을 설명하기 위한 설명도로서, 동 도면(a)는 절연층의 표면에서의 온도분포를 나타내는 그래프이며, 동 도면(b)는 상기 기판의 요부를 나타내는 단면도이다.
도11은, 상기 실시형태 3에 관한 박막의 제조방법에 있어서, 전류량과 인가시간과의 관계를 나타내는 그래프이다.
도12는, 상기 실시형태 3에 관한 박막의 제조방법에 있어서, 반도체 박막의 에칭을 설명하기 위한 단면도이다.
도13은, 본 발명의 실시형태 5에 관한 반도체 박막의 제조공정을 나타내는 단면도로서, 동 도면(a)는 제1 및 제2 반도체 박막의 형성을 설명하기 위한 단면도 이며, 동 도면(b)는 제2 반도체 박막의 결정화를 설명하기 위한 단면도이다.
도14는, 본 발명의 실시형태 6에 관한 반도체 박막의 제조공정을 나타내는 단면도로서, 동 도면(a)는 제1 및 제2 반도체 박막의 형성을 설명하기 위한 단면도이며, 동 도면(b)은 제2 반도체 박막의 결정화를 설명하기 위한 단면도이다.
도15는, 본 발명의 실시예 1에서 사용하는 박막트랜지스터의 제조장치를 개념적으로 나타낸 평면도이다.
도16은, 본 발명의 실시예 1에서 사용하는 플라즈마 CVD장치를 모식적으로 나타낸 단면도이다.
도17은, 본 발명의 실시예 1에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
도18은, 본 발명의 실시예 2에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
도19는, 본 발명의 실시예 9에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
(발명을 실시하기 위한 최선의 형태)
본 발명은, 기판에 온도분포를 일으킨 상태에서 박막형성을 행함으로써, 프로세스 온도의 저온화를 도모함과 동시에, 마스크를 이용한 리소그래피 공정을 행하지 않고 소정의 패턴형상을 가지는 박막의 형성을 가능하게 한다.
보다 구체적으로는, 이하와 같다.
(1) 기판표면을 선택적으로 가열함으로써 영역마다 막질이 다른 박막을 형성 하고, 이 막질의 차이에 기인하여 생기는 에칭속도의 차를 이용하여, 마스크를 이용한 리소그래피 공정을 행하지 않고 패터닝을 가능하게 한다.
(2) 기판표면을 선택적으로 가열함으로써, 퇴적속도 그 자체를 영역마다 다르게 하여, 이 퇴적속도의 차를 이용하여, 리소그래피 공정을 행하지 않고 기판상의 특정의 영역에만 박막을 형성시킨다.
(실시형태 1)
본 실시형태 1은 전술의 (1)의 경우에 대응하여, 기판표면의 선택적인 가열을 행하기 위한 수단으로서, 에너지 흡수체를 이용함으로써, 영역마다 막질이 다른 박막의 형성을 가능하게 하고 있다.
본 실시형태에 관한 상기 에너지 흡수체는, 광 등의 전자파가 조사됨으로써, 이것을 에너지로서 흡수하고, 또 이 에너지를 열로서 발산하는 기능을 가진다. 이 기능을 가지는 에너지 흡수체로서는, 예컨대 Mo, Ti, Cu, Au 등의 융점이 높은 금속으로 이루어지는 것을 예시할 수 있다.
이 에너지 흡수체의 형성은, 다음과 같이하여 행한다. 즉, 도1에 나타내는 바와 같이, 유리기판인 기판(1) 상에, 에너지 흡수체(2)의 전구체막을 스퍼터링법 등에 의해 형성한 후, 이것을 소정의 형상으로 패터닝하여 에너지 흡수체(2)를 형성한다. 패터닝의 방법으로서는, 예컨대 포토리소그래피법 등을 채용할 수 있다.
다음에, 상기 에너지 흡수체(2)가 설치된 기판(1) 상에, SiO2나 SiNx 등의 절연층(3)을 형성한다.
또한, 도2에 나타내는 바와 같이, 상기 기판(1)을 가열하면서, 예컨대 플라즈마 CVD법에 의해 절연층(3) 상에 a-Si박막으로 이루어지는 반도체 박막(6)을 형성한다.
기판(1)의 가열은, 예컨대 이하와 같이 행한다. 즉, 기판(1)의 성막면과는 반대측에서, 기판(1)의 전면에 광(4)을 조사한다. 광조사에 사용하는 에너지원으로서는, 예컨대 할로겐 램프, 키세논 램프, 메탈할라이드 램프 등을 들 수 있다.
기판(1)에 광(4)이 조사되면, 에너지 흡수체(2)는 광 에너지로서 흡수한 후, 이것을 열로서 발산한다. 이것에 의해, 해당 에너지 흡수체(2) 근방에서는, 에너지 흡수체(2)가 설치되어 있지 않은 다른 영역보다도 온도가 높게 된다. 이것을, 기판온도를 기준으로 하여 관찰하면, 대개 도3의 점선으로 나타내는 바와 같은 온도분포가 된다. 도3(a)는, 동 도면(b)에 나타내는 기판(1)의 요부에서의 온도분포를 나타내는 그래프로서, 기판(1)의 단면에서의 길이(㎛)와 기판온도(℃)와의 관계를 나타내고 있다. 동 도면(a)에서 알 수 있듯이, 에너지 흡수체(2)가 존재하는 영역에서의 기판온도가, 예컨대 300℃가 되도록 설정한 경우, 이 에너지 흡수체(2)에서 수 ㎛ 떨어진 위치에서의 기판온도는 약 200℃로 되어 있다.
에너지 흡수체(2)가 존재하는 영역에서의 기판온도를 약 300℃로 설정하는 것은, a-Si박막으로 이루어지는 반도체 박막(6)의 성막프로세스에 관계하고 있다. 즉, 예컨대 플라즈마 CVD법을 이용하여, 반도체 박막(6)을 형성하는 경우에는, 퇴적온도를 약 300℃로 설정할 필요가 있기 때문이다. 따라서, 전술의 기판온도는 어디까지나 예시적인 값으로서, 형성하는 박막의 재료나 성막방법에 의해 적절하게 변경하여 설정되는 것이다. 또한, 기판온도란, 엄밀하게는 절연층(3)의 표면온도를 의미하는 것이다. 그러나, 본 발명에 있어서는, 절연층(3)을 설치하지 않고, 에너지 흡수체(2) 상에 반도체 박막을 직접 성막하는 것도 가능하다. 이 경우에서의 기판온도란, 기판(1)의 표면온도(에너지 흡수체(2)가 존재하는 영역에서는, 에너지 흡수체(2)의 표면온도)를 의미한다.
기판(1)에 대한 광의 조사방법으로서는 특히 한정되는 것은 아니지만, 예컨대 광의 조사 에너지(J)와 조사시간(sec)과의 관계를 나타낸 도4에 있는 바와 같이, 소정의 시간 간격마다 간헐적으로 광을 조사하는 것이 바람직하다. 이것에 의해, 기판(1)에서의 온도분포가, 도3(a)의 일점쇄선으로 나타내는 바와 같이, 완만한 분포곡선이 되는 것을 방지할 수 있다. 광의 간헐적인 조사는, 예컨대 상기 에너지원의 전원인 ON/OFF 제어 등에 의해 행할 수 있다.
이와 같이하여 기판(1)의 표면에 온도분포를 일으킨 상태에서, 플라즈마 CVD법에 의해 절연층(3) 상에 a-Si박막으로 이루어지는 반도체 박막(6)을 형성한다. 반도체 박막(6)의 형성에 필요한 플럭스(flux)(5)로서는, SiH4 가스를 사용한다. 이 SiH4를 사용한 경우, SiH4는 플라즈마에 의해 분해되어, SiHx(X = 0, 1, 2, 3)의 라디칼을 발생시킨다. 그 결과, a-Si박막이 형성된다. 성막을 위한 플럭스 공급은, 플라즈마 CVD 등의 장치구성을 이용하여 공급할 수 있는 설비 시스템으로 함으로써 가능하도록 한다.
기판(1) 상에 성막되는 반도체 박막(6)의 막질은, 플라즈마 CVD의 파워, 동 작압력, 가스유량 및 기판온도 등에 크게 의존한다. 플라즈마 CVD의 파워와 SiH4 가스의 공급조건을 최적화하면, 기판온도가 300℃인 기판(1) 상에는, 막중에 SiH2 결합을 거의 포함하지 않은 막질이 우수한 a-Si박막을 성막할 수 있다.
예컨대, 동일의 플라즈마 조건으로 기판온도를 변화시킨 경우의, a-Si박막의 막질의 변화에 대해 조사해 보면, 도5의 실선으로 나타내는 곡선이 얻어진다. 동 도면은, SiH2/SiH비 또는 에칭속도(㎚/sec)와 기판온도(℃)와의 관계를 나타내는 그래프이다. 이 그래프에서 알 수 있듯이, 기판온도가 낮아짐과 동시에 SiH2/SiH비가 증가하는 것이 나타나 있다. 그리고, 기판온도가 300℃인 경우에는, SiH2/SiH비가 가장 작게 되는 것이 나타나 있다. 이것에 의해, a-Si박막의 막중에 SiH2 결합이 거의 포함되어 있지 않은 것이 이해된다.
이와 같이, 절연층(3) 상에 형성된 반도체 박막(6)은, 에너지 흡수체(2) 상에 형성된 영역(6a)과 그 이외의 영역(6b)에서 막질이 다른 것으로 되어 있다. 즉, 영역(6a)에서는, 기판온도가 약 300℃이었던 것으로부터, SiH2 결합이 거의 포함되지 않고, SiH 결합이 많은 막질로 되어 있다. 이것에 비해 영역(6b)에서는, 기판온도가 약 200℃이었던 것으로부터, SiH2 결합이 극히 많은 막질로 되어 있다.
다음에, 리소그래피 공정을 행하지 않고, 상기 반도체 박막(6)을 에칭한다(도6). 상기한 바와 같이, 반도체 박막(6)은 영역(6a)과 영역(6b)에서 막질이 다른 박막이지만, 이 막질의 차이는, 에칭할 때의 에칭속도차가 되어 나타난다. 막질의 차이와 에칭속도와의 관계는, 다음에 서술하는 실험결과에서도 명백하다. 즉, 각 기판온도마다 성막한 a-Si박막에 대해서 각각 에칭속도를 측정하면, 도5의 점선으로 나타내는 곡선이 얻어진다. 측정치는 수소플라즈마 처리에 의한 것이다. 이 그래프에서 명백한 바와 같이, 반도체 박막(6)을 에칭할 때의 에칭속도로서는, 영역(6b)의 쪽이 영역(6a)보다도 에칭속도가 크다는 것을 알 수 있다. 이것에 의해, 영역(6a)과 영역(6b)에서, 동일 조건으로 에칭을 행해도, 양영역에서의 막질이 다른 결과, 에칭속도에 차가 생긴다. 그 결과, 영역(6b)의 부분만이 선택적으로 제거되어, 도7에 나타내는 바와 같이 소정의 패턴형상을 가지는 반도체 박막(6)을 형성할 수 있다. 이때, 제거된 에칭부(7)에서의 측벽부(8)는 완만하게 경사한 테이퍼 모양으로 이루어져 있다. 또한, 도5에 나타낸 결과는 수소플라즈마 처리에 의한 것이지만, CF4 등의 플라즈마 처리의 경우에도, 에칭속도 차는 생겼다.
이상 서술한, 본 실시형태에 관한 박막의 제조방법에 의하면, 소정의 패턴형상을 가지는 반도체 박막의 형성이 저온에서 가능하게 되어, 이 결과, 예컨대 플렉시블 기판 등에도 용이하게 형성할 수 있다. 또, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피 공정을 행하는 것도 아니므로, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다. 또한, 실시형태에서 형성된 a-Si박막은 SiH2 결합을 거의 포함하지 않으므로, 이것을 박막트랜지스터에 적용하면 이동도가 높은 고품질의 것을 얻을 수 있다. 그 후, a-Si박막의 막중에서의 결함도 적으므로, OFF시에서의 리크전류의 저감도 도모할 수 있다.
(실시형태 2)
본 실시형태 2는 전술의 (2)의 경우에 대응하는 것이며, 기판표면의 선택적인 가열을 행하기 위한 수단으로서 에너지 흡수체를 이용하는 점에서는, 상기 실시형태 1과 동일하지만, 기판표면의 선택적인 가열에 의해, 기판상에서 퇴적속도 그 자체를 기판상의 영역마다 다르게 하여, 특정의 영역에만 박막을 형성시키는 점이 다르다.
기판상의 영역마다 퇴적속도를 다르게 하기 위해, 본 실시형태에 있어서는, 도3의 실선으로 나타내는 바와 같이 에너지 흡수체(2) 표면 근방에서의 기판온도를 약 400℃로 설정한다. 이때, 에너지 흡수체에서 수 ㎛ 떨어진 위치에서의 기판온도는 약 300℃ 이었다. 에너지 흡수체(2) 표면의 온도를 약 400℃로 설정하는 것은, Si2H6을 이용한 감압 CVD법에 의해 반도체 박막을 성막하는 경우에, Si2H 6을 열분해시키는 온도(즉, 400℃)로 설정할 필요가 있기 때문이다. 따라서, 전술의 기판온도는 어디까지나 예시적인 값으로서, 형성하는 박막의 재료나 성막방법에 의해 적절하게 변경하여 설정되는 것이다.
반도체 박막의 형성은, 상기와 같이 기판(1)의 표면에 온도분포를 일으킨 상태에서, 감압 CVD법에 의해 절연층상에 a-Si박막으로 이루어지는 반도체 박막을 형성한다. 반도체 박막의 형성에 필요한 플럭스로서는, 전술의 Si2H6을 사용한다. 또, 성막조건으로서는, 상기한 바와 같이 기판온도를 400℃로 설정하는 것 외에, 예컨대 감압 CVD의 동작압력을 약 300mTorr, 약 가스유량을 100sccm로 한다. 감압하지 않는 경우에는, 열 CVD법에 의해 반도체 박막을 형성하는 것도 가능하다.
여기서, 기판(1)상에는 a-Si박막이 퇴적되는 영역과 퇴적되지 않는 영역이 생긴다. 즉, 에너지 흡수체(2)의 상방 및 그 근방에서는 a-Si박막이 퇴적되지만, 그 이외의 영역에서는 a-Si박막이 퇴적되지 않는다. 이와 같은 것은 예컨대 도8에 나타내는, 기판의 온도에 의한 퇴적속도의 변화로 설명할 수 있다. 즉, 감압 CVD법에 의한 막형성에서 Si2H6의 열분해가 일어나기 위해서는, 적어도 약 400℃가 필요하게 된다. 이 온도보다 낮으면, 도8에서 명백한 바와 같이, 퇴적속도가 급격하게 작게 되며, 기판온도가 약 300℃일 때에는 a-Si박막을 거의 퇴적할 수 없게 된다.
이상에 서술한, 본 실시형태에 관한 박막의 제조방법에 의하면, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피 공정을 행하지 않고, 소정의 패턴형상을 가지는 박막을 형성할 수 있다. 이 결과, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다. 또, 본 실시형태에서 형성된 a-Si박막은, 상기 실시형태 1과 마찬가지로, SiH2 결합을 거의 포함하지 않으므로, 이것을 박막트랜지스터에 적용하면 이동도가 높은 고품질의 것을 얻을 수 있다. 또한, a-Si박막의 막중에서의 결함도 적으므로, 오프시에서의 리크전류의 저감도 도모할 수 있다.
또한, 본 실시형태에 있어서는, 원료가스로서 Si2H6을 사용한 경우에 대해서 설명했으나, 본 발명은 이것에 한정되는 것이 아니라, 예컨대 SiH4 가스도 사용할 수 있다. 이 경우는, 에너지 흡수체(2)의 표면온도를 550℃로 설정할 필요가 있다.
(실시형태 3)
본 실시형태 3에 관한 박막의 제조방법은, 상기 실시형태 1에 관한 박막의 제조방법과 비교하여, 에너지 흡수체 대신에 도전막을 이용하여, 이 도전막에 전류를 흘림으로써 기판표면을 선택적으로 가열한 점이 다르다.
도9에 나타내는 바와 같이, 기판(1)상에 도전막을 형성한 후, 종래 공지의 방법으로 패터닝하여, 도전막(9)을 형성한다.
다음에, 상기 도전막(9)이 설치된 기판(1)상에, SiO2나 SiNx 등의 절연층(3)을 형성한다.
또한, 도9에 나타내는 바와 같이, 상기 기판(1)을 가열하면서, 예컨대 플라즈마 CVD법에 의해 절연층(3) 상에 a-Si박막으로 이루어지는 반도체 박막(6)을 형성한다.
기판(1)의 가열은 이하와 같이하여 행한다. 즉, 도전막(9)에 전류 인가부(10)를 접속하여, 이 전류 인가부(10)에서 전류를 흘린다. 도전막(9)에 전류가 흐르면, 도전막(9)은 전기적 에너지를 열로서 발산한다. 이것에 의해, 해당 도전막(9) 근방에서는, 도전막(9)이 설치되어 있지 않은 다른 영역보다도 온도가 높게 된다. 이것을, 기판온도를 기준으로 하여 관찰하면, 대략 도10의 점선으로 나타내는 바와 같은 온도분포가 된다. 도전막(9)이 존재하는 영역에서의 기판온도는, 상기 실시형태 1과 마찬지로 약 300℃로 설정하고 있다.
또, 도전막(9)에 인가하는 전류는, 전류량과 인가시간(sec)과의 관계를 나타낸 도11에 있는 바와 같이, 펄스적(간헐적)으로 인가하는 것이 바람직하다.
이와 같이하여 기판(1)의 표면에 온도분포를 일으킨 상태에서, 상기 실시형태 1과 동일하게 하여 플라즈마 CVD법에 의해 절연층(3) 상에 a-Si박막으로 이루어지는 반도체 박막(6)을 형성하고, 그후 리소그래피 공정을 행하지 않고 에칭을 행한다. 이 결과, 상기 실시형태 1과 마찬가지로, 소정의 패턴형상을 가지는 반도체 박막의 형성을 저온으로 행할 수 있다(도12 참조). 또, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피 공정을 행하는 것도 아니므로, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다. 또, 본 실시형태에 관한 박막의 제조방법에 의해 형성된 a-Si박막을 박막트랜지스터에 적용하면, 상기 실시형태 1과 마찬가지로, 이동도가 높고, 또 오프시에서의 리크전류의 저감도 도모할 수 있어, 고품질의 것을 얻을 수 있다.
(실시형태 4)
본 실시형태 4에 관한 박막의 제조방법은, 상기 실시형태 2에 관한 박막의 제조방법과 비교하여, 에너지 흡수체 대신에 도전막을 이용하여, 이 도전막에 전류를 흘림으로써 기판표면을 선택적으로 가열한 점이 다르다.
먼저, 상기 실시형태 3과 동일하게 하여, 기판상에 도전막을 스퍼터링법에 의해 형성한 후, 종래 공지의 방법으로 패터닝하여, 도전막을 형성한다.
다음에, 상기 도전막이 설치된 기판상에, SiO2나 SiNx 등의 절연층을 형성한다.
또한, 상기 기판을 가열하면서, 예컨대 플라즈마 CVD법에 의해 절연층 상에 a-Si박막으로 이루어지는 반도체 박막을 형성한다.
기판의 가열은 이하와 같이하여 행한다. 즉, 도전막에 전류 인가부를 접속하여 전류를 흘린다. 도전막에 전류가 흐르면, 도전막은 전기적 에너지를 열로서 발산한다. 이것에 의해 해당 도전막 근방에서는, 도전막이 설치되어 있지 않은 다른 영역보다도 온도가 높게 된다. 이것을, 기판온도를 기준으로 하여 관찰하면, 대략 도10의 실선으로 나타내는 바와 같은 온도분포가 된다. 도전막이 존재하는 영역에서의 기판온도는, 상기 실시형태 1과 마찬가지로 약 300℃로 설정하고 있다.
또, 도전막에 인가하는 전류는, 상기 실시형태 3과 마찬가지로, 펄스적(간헐적)으로 인가하는 것이 바람직하다(도11 참조).
이와 같이하여 기판의 표면에 온도분포를 일으킨 상태에서, 상기 실시형태 2와 동일하게 하여 감압 CVD법에 의해 절연층 상에 a-Si박막으로 이루어지는 반도체 박막을 형성한다. 이것에 의해, 상기 실시형태 2와 마찬가지로, 도전막의 상방 및 그 근방에만, a-Si박막이 퇴적되어, 소정의 패턴형상을 가진 반도체 박막이 형성된다.
이상과 같이, 본 실시형태에 관한 박막의 제조방법에 의하면, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피 공정을 행할 필요가 없으므로, 제조공정수의 감소에 의한 저코스트화를 도모할 수 있다. 또, 본 실시형태에 관한 박막의 제조방법에 의해 형성된 a-Si박막을 박막트랜지스터에 적용하면, 상기 실시형태 1과 마찬가지로, 이동도가 높고, 또 오프시에서의 리크전류의 저감도 도모할 수 있어, 고품질의 것을 얻을 수 있다.
(실시형태 5)
본 발명의 실시형태 5에 대해서 이하에 설명한다. 도13은, 본 실시형태에 관한 반도체 박막의 제조공정을 나타내는 단면도이다.
먼저, 기판(1)상에 에너지 흡수체(21)의 전구체막을 스퍼터링법 등에 의해 형성한 후, 이것을 소정의 형상으로 패터닝하여 에너지 흡수체(21)를 형성한다. 에너지 흡수체(21)는, 기본적으로는 상기 실시형태 1에서 설명한 것과 같은 기능을 가진다. 또, 본 실시형태에 관한 에너지 흡수체(21)로서는, 예컨대 Ni, Pd, Pt, Ag 및 Al 등으로 이루어지는 군에서 선택되는 어느 1종류의 금속, 또는 2종류 이상의 금속을 포함하는 합금으로 이루어지는 것을 예시할 수 있다.
패턴의 형상은 특히 한정되지 않고, 예컨대 복수의 에너지 흡수체(21)를 도트모양 또는 스트라이프 모양으로, 임의의 이간거리를 두고 형성할 수 있다. 또, 패터닝의 방법으로서는, 예컨대 포토리소그래피법 등을 채용할 수 있다.
다음에, 상기 에너지 흡수체(21)의 패터닝의 후, 기판(1)의 성막면과는 반대측에서, 기판(1)의 전면에 광을 간헐적으로 조사하여, 에너지 흡수체(21) 표면 근방에서의 기판온도를 약 400℃가 되도록 가열한다. 이 상태에서, 감압 CVD법에 의해 제1 반도체 박막(22)의 형성을 행한다. 이때, 에너지 흡수체(21)의 표면은, 상기 에너지 흡수체(21)가 설치되어 있지 않은 기판(1)상의 영역보다도 온도가 높게 되어 있다. 이 때문에, 에너지 흡수체(21)의 표면에서는, 그것이 설치되어 있지 않은 기판(1)상의 영역보다도 퇴적속도를 빠르게 할 수 있으므로, 에너지 흡수체(21)의 표면에만 제1 반도체 박막(22)을 형성할 수 있다. 여기서, 제1 반도체 박막(22) 으로서는, a-Ge막 또는 a-SiGe막 등을 예시할 수 있다. 또, 이들의 막을 성막하기 위해, 열 CVD법에서 사용하는 플럭스로서는, GeH4 가스나 Si2H6 가스 등을 예시할 수 있다. 또한, 제1 반도체 박막(22)의 막두께로서는, 약 10㎚ ~ 50㎚의 범위 내이면 좋다.
계속해서, 상기 기판(1) 및 제1 반도체 박막(22) 상에, 예컨대 a-Si박막으로 이루어지는 제2 반도체 박막(23)을 형성한다. 이 제2 반도체 박막(23)의 성막방법으로서는, 예컨대 플라즈마 CVD법이나 감압 CVD법 등을 예시할 수 있다. 또한, 제2 반도체 박막(23)의 막두께로서는, 약 30㎚ ~ 100㎚의 범위 내이면 좋다.
다음에, 도13(b)에 나타내는 바와 같이, 제2 반도체 박막(23)을 열처리하여, 상기 제2 반도체 박막(23)을 결정화시킨다. 결정화는, 먼저 상기 제1 반도체 박막(22)을 초기 성장핵으로 하여 시작한다. 또한, 제1 반도체 박막(22)이 고상성장의 기점이 되는 것의 효과에 의해, 결정의 횡방향 성장(래터럴성장)이 생긴다. 이것에 의해, 제1 반도체 박막(22)을 중심으로 하여, 그 근방에 입경 2 ~ 3㎛ 정도의 단결정 영역(24)이 생성한다. 또, 단결정 영역(24) 이외의 영역은 아모르퍼스 상태 그대로이다. 제1 반도체 박막(22)이 초기 성장핵이 되는 것은, 제2 반도체 박막(23)보다도 융점이 낮은 것에 의한다. 또 에너지 흡수체(21)가, 제2 반도체 박막(23)을 결정화시키기 위한 포텐셜 장벽을 저감시키는, 촉매로서의 기능을 하기 때문이다. 여기서, 제2 반도체 박막(23)은, 상기 제1 반도체 박막(22)보다도 융점이 높은 고융점 반도체 박막인 것이 바람직하다. 이것은, 제2 반도체 박막(23)을 결정화할 때에, 융점이 낮은 제1 반도체 박막(22)에서 최초로 결정화를 개시시킴으로써, 이 제1 반도체 박막(22)을 초기 성장핵으로서 기능시키기 위해서 이다. 또, 제2 반도체 박막(23)은, 제1 반도체 박막(22)과는 다른 종류의 재료로 이루어지는 것이 바람직하다. 이것은, 에너지 흡수체(21)로서 전술의 금속으로 이루어지는 금속막을 이용한 경우, 제2 반도체 박막(23)의 결정화를 위해 행하는 열처리에 의해, 상기 금속이 제2 반도체 박막(23) 중에 확산하는 것을 방지할 수 있기 때문이다. 또한, 이 확산방지의 관점에서는, 에너지 흡수체(21)로서 합금으로 이루어지는 것을 사용하는 것이 바람직하다. 또한, 열처리의 조건으로서는, 예컨대 처리온도 550 ~ 600℃, 처리시간 3시간 이상으로 할 수 있다.
또, 제2 반도체 박막(23)의 결정화는, 상기한 열처리 대신에, 에너지 흡수체(21) 및 그 근방에 간헐적으로 엑시머 레이저를 조사함으로써 행할 수도 있다. 이 경우 조사된 제1 반도체 박막(22)은 용융하여 일단 액상이 되며, 이것을 중심으로 하여 횡방향으로 액상범위를 넓히면서 결정화가 진행한다. 이것에 의해 4 ~ 5㎛ 정도로 결정성장한 단결정 영역(24)이 형성된다. 조사 후의 냉각과정에서는, 레이저 쇼트의 조사범위 내(즉, 단결정 영역(24))에서 외측에서 내측을 향해 고화가 진행한다.
이상과 같이하여 얻어진 단결정 영역(24)은 상당히 고성능 박막이며, 이 단결정 영역(24)을 예컨대 TFT에서의 채널부에 적용하면, 고이동도의 TFT를 얻을 수 있다. 이러한 TFT는, 고정세의 표시가 가능한 액티브 매트릭스형의 액정디스플레이에 적용할 수 있을 뿐아니라, 고속동작이 요구되는 내장 구동회로에도 적용할 수 있다. 또, 화소부에 전류 구동용의 TFT가 요구되는 유기EL 디바이스용으로도 응용할 수 있다.
또한, 본 실시형태에 있어서는, 상기 실시형태 2에 관한 박막의 제조방법을 적용한 예에 대해서 설명했으나, 본 발명은 이것에 한정되는 것이 아니라, 상기 실시형태 1에 관한 박막의 제조방법을 적용하는 것도 가능하다.
(실시형태 6)
본 발명의 실시형태 6에 대해서 이하에 설명한다.
도14는, 본 실시형태에 관한 반도체 박막의 제조공정을 나타내는 단면도이다.
먼저, 상기 실시형태 5와 동일하게 하여, 기판(1)상에 소정의 패턴형상을 가지는 에너지 흡수체(21)를 형성한다. 다음에, 플라즈마 CVD법에 의해 절연층(26)을 형성한다.
계속해서, 기판(1)의 성막면과는 반대측에서, 기판(1)의 전면에 광을 간헐적으로 조사하여, 에너지 흡수체(21) 표면 근방에서의 기판온도를 약 400℃가 되도록 가열한다. 이 상태에서, 감압 CVD법에 의해 제1 반도체 박막(22)의 형성을 행한다. 이때, 절연층(26)에서의 에너지 흡수체(21)의 상방 및 그 근방에서는, 그 이외의 영역보다도 온도가 높게 되어 있다. 이때문에, 에너지 흡수체(21)의 표면에만 제1 반도체 성막(27)이 형성된다. 여기서, 제1 반도체 박막(27)으로서는, a-Ge막 또는 a-SiGe막 등을 예시할 수 있다. 또, 이들의 막을 성막하기 위해, 열 CVD를 행할 때 에 사용하는 플럭스로서는, GeH4 가스나 Si2H6 가스 등을 예시할 수 있다. 또한, 제1 반도체 박막(27)의 막두께로서는, 약 10㎚ ~ 50㎚의 범위내에 있으면 좋다.
계속해서, 상기 기판(1) 및 제1 반도체 박막(27) 상에, 예컨대 a-Si박막으로 이루어지는 제2 반도체 박막(28)을 형성한다. 이 제2 반도체 박막(28)의 성막방법으로서는, 예컨대 플라즈마 CVD법이나 감압 CVD법 등을 예시할 수 있다. 또한, 제2 반도체 박막(28)의 막두께로서는, 약 30㎚ ~ 100㎚의 범위내에 있으면 좋다.
또한, 도14(b)에 나타내는 바와 같이, 제2 반도체 박막(28)에 엑시머 레이저(25)를 조사하여, 상기 제2 반도체 박막(28)을 결정화시킨다. 결정화는, 상기 실시형태 5와 마찬가지로, 제1 반도체 박막(27)을 초기 성장핵으로 하여 결정화가 시작되며, 이 제1 반도체 박막(27)을 고상성장의 기점으로서 래터럴 성장이 생긴다. 또한, 조사 후의 냉각과정에서는, 레이저 쇼트의 조사범위 내(즉, 단결정 영역(29))에서 외측에서 내측을 향해 고화가 진행한다. 이 결과, 상기 실시형태 5와 마찬가지로, 제2 반도체 박막(28)에 입경이 약 4 ~ 5㎛의 단결정 영역(29)을 형성할 수 있다. 또한, 단결정 영역(29) 이외의 영역은 아모르퍼스 상태 그대로이다.
이상과 같이하여 얻어진 단결정 영역(29)은 상당히 고성능 박막이며, 이 영역을 예컨대 TFT에서의 채널부에 적용하면, 고이동도의 TFT를 얻을 수 있다. 이것에 의해, 고정세의 표시가 가능한 액티브 매트릭스형의 액정디스플레이에 적용 가능한 TFT나, 더욱 고속동작이 요구되는 구동회로의 내장화에 적합한 TFT를 제공할 수 있다. 또, 화소부에 전류 구동용의 TFT가 요구되는 유기EL 디바이스용으로도 응 용할 수 있다.
또한, 본 실시형태에 있어서는, 상기 실시형태 2에 관한 박막의 제조방법을 적용한 예에 대해서 설명했으나, 본 발명은 이것에 한정되는 것이 아니라, 상기 실시형태 1에 관한 박막의 제조방법을 적용하는 것도 가능하다.
이하, 실시예에 의해 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이것에 의해 어떠한 한정되는 것은 아니다.
(실시예 1)
본 실시예 1은, 상기 실시형태 1에 관한 박막의 제조방법을 박막트랜지스터의 제조에 적용한 것이다. 도15는, 본 실시예 1에서 사용하는 박막트랜지스터의 제조장치를 개념적으로 나타낸 평면도이다. 도16은, 본 실시예 1에서 사용하는 플라즈마 CVD장치를 모식적으로 나타낸 단면도이다. 도17은, 본 실시예 1에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
먼저, 본 실시예 1에서 사용하는 박막트랜지스터의 제조장치에 대해서 설명한다. 이 제조장치는, 도15에 나타내는 바와 같이, 플라즈마 CVD 챔버(박막형성수단)(31)의 주위에, 각각 게이트 밸브(32)를 통해서, 로드·언로드(L/UL) 챔버(33), 카세트 스테이션(C/S)(34), 스퍼터 챔버(35), 에칭챔버(에칭수단)(36)가 접속된 다실형의 구성으로 되어 있다.
플라즈마 CVD 챔버(31)는, 플라즈마 CVD법에 의해 기판(1)상에 박막을 형성한다. 보다 구체적으로는, 도16에 나타내는 바와 같이, 반응실(반응용기)(38)과 기 판(1)을 지지하는 지지대(39)와, 원료가스를 반응실(38) 내부에 공급하는 가스 공급관(공급부)(40)과, 반응실(38)에서 가스를 배기하는 배기관(41)과, 반응실(38)의 외부에 설치된 할로겐 램프(전자파 조사부)(42)와, 할로겐 램프(42)에서 발산된 광을 투과시키는 뷰포트(43)와, 상부전극(44) 및 하부전극(반응여기부)을 구비하고 있다. 상기 뷰포트(43)는, 예컨대 석영이나 유리 등으로 이루어진다.
L/UL 챔버(33)는 게이트 밸브(32)를 통해서 외부로부터 기판(1)의 반입 및 반출을 행한다. 카세트 스테이션(34)은, 카세트를 수납하고 있다. 또, 이 카세트에는 복수의 기판(1)이 수납되어 있다. 스퍼터 챔버(35)에서는, 기판(1)상에 스퍼터링법에 의해 박막을 형성한다. 에칭챔버(36)에서는, 기판(1)상의 박막을 제거한다. 또, 각 챔버 사이에서의 기판(1)의 반입 및 반출조작은, 로보트 등의 기판 반송수단(37)이 행한다.
상기와 같은 장치구성을 가지는 박막트랜지스터의 제조장치를 이용하여, 본 실시예 1에 관한 박막트랜지스터는 이하와 같이하여 제작했다.
먼저, 유리기판으로 이루어지는 기판(1)을, 기판 반송수단(37)에 의해 스퍼터 챔버(35)에 반송하고, 상기 스퍼터 챔버(35)내에서, 기판(1)상에 스퍼터링법에 의해 Mo로 이루어지는 금속막을 피착하였다. 이후, 이것을 포토리소그래피법에 의해 소정의 형상으로 패터닝하여 게이트전극(51)을 형성하였다. 계속해서, 게이트전극(51)이 형성된 기판(1)을, 기판 반송수단(37)에 의해 플라즈마 CVD 챔버(31)로 반송하고, 플라즈마 CVD법에 의해 기판(1)상에 SiNx로 이루어지는 게이트 절연층(52)을 형성하였다(도17(a)).
다음에, 할로겐 램프(42)를 이용하여 기판(1)에서의 성막면과는 반대측에서 간헐적으로 광을 조사하였다. 이때, 게이트전극(51)의 상방에서의 게이트 절연층(52) 표면의 표면온도를 약 300℃가 되도록 설정하였다. 또, 원료가스로서 SiH4 가스를 이용하여, 플라즈마 CVD법에 의해 상기 게이트 절연층(52) 상에 a-Si박막을 형성하였다. 형성된 a-Si박막은, 게이트전극(51)의 상방 및 그 근방에 SiH2 결합이 거의 포함되지 않는 막질의 부분을 가지는 한편, 그 이외의 영역에서는 SiH2 결합이 극히 많은 막질의 부분을 가지고 있다.
또한, 기판(1)을 에칭챔버(36)에 반송하고, a-Si박막을 수소플라즈마 처리에 의해 에칭하여, 상기 SiH2 결합이 극히 많은 막질의 부분만을 선택적으로 제거하였다. 이것에 의해, 도17(b)에 나타내는 바와 같이, 소정의 패턴형상을 가지는 반도체 박막(53)을 형성할 수 있다.
다음에, 게이트 절연층(52) 및 반도체 박막(53)상에, 플라즈마 CVD법에 의해 SiNx막을 형성한 후, 이것을 포토리소그래피법에 의해 패터닝하여 채널 보호층(54)을 형성하였다.
계속해서, 게이트 절연층(52), 반도체 박막(53) 및 채널 보호층(54) 상에, 플라즈마 CVD법에 의해 a-Si박막(55)를 형성한 후, 이것을 포토리소그래피법에 의해 패터닝하였다(도17(c)). 또한, 채널 보호층(54)의 상부에서 n+이온을 주입하여, 이것에 의해 n+ a-Si박막(55')을 형성하였다(도17(d)).
다음에, Mo로 이루어지는 금속막을 스퍼터링법에 의해 피착한 후, 포토리소그래피법에 의해 소정의 형상으로 패터닝하여 소스전극(56) 및 드레인전극(57)을 형성하였다(도17(e)).
이상과 같이하여, 본 실시예 1에 관한 채널 보호형의 박막트랜지스터를 제작하였다.
(실시예 2)
본 실시예 2는, 상기 실시형태 1에 관한 박막의 제조방법을 박막트랜지스터의 제조에 적용한 것이다. 단, 본 실시예 2에 관한 박막트랜지스터는, 상기 실시예 1에 관한 박막트랜지스터와 비교하여, 채널 에치형인 점이 다르다, 도18은, 본 실시예에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
먼저, 상기 실시예 1과 동일하게 하여 게이트전극(51)을 형성한 후, 거듭 SiNx로 이루어지는 게이트 절연층(52)을 형성하였다(도18(a)).
다음에, 상기 실시예 1과 동일하게 하여 상기 게이트 절연층(52) 상에 a-Si박막을 형성한 후, 이것을 수소플라즈마 처리에 의해 에칭하여 반도체 박막(53)을 형성하였다(도18(b)).
다음에, 게이트 절연층(52) 및 반도체 박막(53)상에, 플라즈마 CVD법에 의해 a-Si박막을 형성한 후, a-Si박막의 상부에서 n+이온을 주입하여, n+a-Si박막을 형성 하였다. 또한, n+a-Si박막상에 Ti/Al의 적층막으로 이루어지는 금속막을 형성하였다. 계속해서, 포토리소그래피법에 의해, n+a-Si박막 및 금속막을 소정의 형상으로 패터닝하여, n+a-Si박막(61), 소스전극(62) 및 드레인전극(63)을 형성하였다.
또한, 반도체 박막(53), n+a-Si박막(61), 소스전극(62) 및 드레인전극(63)을 덮듯이, SiNx층을 형성한 후, 이것을 포토리소그래피법에 의해 패터닝하여 보호층(64)을 형성하였다.
이상과 같이하여, 본 실시예 2에 관한 채널 에치형의 박막트랜지스터을 제작하였다.
(실시예 3)
본 실시예 3은, 상기 실시형태 2에 관한 박막의 제조방법을 박막트랜지스터의 제조에 적용한 것이다.
먼저, 상기 실시예 1과 동일하게 하여 게이트전극(51)을 형성한 후, 거듭 SiNx로 이루어지는 게이트 절연층(52)을 형성하였다(도17(a) 참조).
다음에, 상기 실시예 1과 마찬가지로 할로겐 램프를 이용하여 기판(1)에서의 성막면과는 반대측의 면에서 간헐적으로 광을 조사하였다. 이때, 게이트전극(51)의 상방에서의 게이트 절연층(52) 표면의 표면온도를 약 400℃가 되도록 설정하였다. 계속해서, 원료가스로서 Si2H6 가스를 이용하여, 감압 CVD법에 의해 상기 게이트 절 연층(52)에서의 게이트전극(51)의 상방 및 그 근방에만 a-Si박막을 퇴적하였다(도17(b) 참조).
계속해서, 상기 실시예 1과 동일하게 하여, 채널 보호층(54), n+a-Si박막(55'), 소스전극(56) 및 드레인전극(57)을 형성하였다(도17(e) 참조).
이상과 같이하여, 본 실시에 3에 관한 채널 보호형의 박막트랜지스터를 제작했다.
(실시예 4)
본 실시예 4는, 상기 실시형태 2에 관한 박막의 제조방법을 박막트랜지스터의 제조에 적용한 것이다. 단, 본 실시예 4에 관한 박막트랜지스터는, 상기 실시예 3에 박막트랜지스터와 비교하여, 채널 에치형인 점이 다르다.
먼저, 상기 실시예 2와 동일하게 하여 게이트전극(51)을 형성한 후, 거듭 SiNx로 이루어지는 게이트 절연층(52)을 형성하였다(도18(a) 참조).
다음에, 상기 실시예 1과 마찬가지로 할로겐 램프를 이용하여 기판(1)에서의 성막면과는 반대측의 면에서 간헐적으로 광을 조사했다. 이때, 게이트전극(51)의 상방에서의 게이트 절연층(52) 표면의 표면온도를 약 400℃가 되도록 설정하였다. 계속해서, 원료가스로서 Si2H6 가스를 이용하여, 감압 CVD법에 의해 상기 게이트 절연층(52)에서의 게이트전극(51)의 상방 및 그 근방에만 a-Si박막을 퇴적하였다(도18(b) 참조).
계속해서, 상기 실시예 2와 동일하게 하여, 게이트 절연층(52) 및 반도체 박 막(53)상에, n+a-Si박막을 형성한 후, 상기 n+a-Si박막 상에 Ti/Al의 적층막으로 이루어지는 금속막을 형성하였다. 또한, 포토리소그래피법에 의해, n+a-Si박막 및 금속막을 소정의 형상으로 패터닝하여, n+a-Si박막(61), 소스전극(62) 및 드레인전극(63)을 형성하였다. 또한, 반도체 박막(53), n+a-Si박막(61), 소스전극(62) 및 드레인전극(63)을 덮듯이 보호층(64)을 형성하였다.
이상과 같이하여, 본 실시예 4에 관한 채널 에치형의 박막트랜지스터를 제작하였다.
(실시예 5) ~ (실시예 8)
실시예 5 ~ 실시예 8에 관한 각 박막트랜지스터는, 각각 상기 실시예 1 ~ 실시예 4에 관한 박막트랜지스터에 대응하고 있으며, 각각 같은 구성을 가지고 있다. 단, 이들의 제조방법에 있어서는, 각각 광의 조사 대신에, 게이트전극에 통전함으로써 기판면을 선택적으로 가열한 점이 다르다.
(실시예 9)
본 실시예 9는, 상기 실시형태 1에 관한 박막의 제조방법을 박막트랜지스터의 제조에 적용한 것이다. 단, 본 실시예 9에 관한 박막트랜지스터는, 상기 실시예 1에 관한 박막트랜지스터와 비교하여, 탑 게이트형인 점이 다르다. 도19는, 본 실시예 9에 관한 박막트랜지스터의 제조공정을 설명하기 위한 단면도이다.
먼저, 도19(a)에 나타내는 바와 같이, 기판(1)상에 Mo로 이루어지는 금속막 을 스퍼터링법에 의해 성막하였다. 이 금속막을 포토리소그래피법에 의해 패터닝하고, 소스전극(71) 및 드레인전극(72)을 형성하였다.
다음에, 할로겐 램프를 이용하여 기판(1)에서의 성막면과는 반대측의 면에서 간헐적으로 광을 조사하였다. 이때, 소스전극(71) 및 드레인전극(72) 표면의 표면온도를 약 300℃가 되도록 설정하였다. 또한, 원료가스로서 SiH4 가스를 이용하여, 플라즈마 CVD법에 의해 기판(1), 소스전극(71) 및 드레인전극(72) 상에 a-Si박막을 형성하였다. 형성된 a-Si박막은, 소스전극(71) 및 드레인전극(72)을 덮는 부분에서는 SiH2 결합이 거의 포함되지 않은 막질이며, 그 이외의 부분에서는 SiH2 결합이 극히 많은 막질로 되어 있다. 또한 이 a-Si박막에 n+이온을 주입하여, 이것에 의해 n+a-Si박막을 형성하였다.
계속해서, 상기 n+a-Si박막을 수소플라즈마 처리에 의해 에칭하여, 상기 SiH2 결합이 극히 많은 막질의 부분만을 선택적으로 제거하였다. 이것에 의해, 소정의 패턴형상을 가지는 n+a-Si박막(73)을 형성할 수 있었다.
다음에, 기판(1) 및 n+a-Si박막(73) 상에 a-Si박막을 형성하고, 또 포토리소그래피법에 의해 a-Si박막을 소정의 패턴형상이 되도록 도화(島化)하여, a-Si박막(74)을 형성하였다(도19(b)).
계속해서, 기판(1) 및 a-Si박막(74) 상에, 플라즈마 CVD법에 의해 SiO2로 이 루어지는 게이트 절연층(75)을 형성하였다. 또한, 게이트 절연층(75) 상에 금속막을 형성한 후, 포토리소그래피법에 의해 소정의 형상으로 패터닝하여 게이트전극(76)을 형성하였다(도19(c)). 또한, 소스전극(71) 및 드레인전극(72)과, 게이트전극(76)을 자기정합시키는 경우에는, 기판(1)의 성막면과는 반대측의 면에서 노광하는 이면노광과, 리프트 오프에 의해 게이트전극(76)을 형성하는 것이 좋다.
마지막으로, 플라즈마 CVD법에 의해 SiNx막으로 이루어지는 보호막(77)을 형성하였다(도19(d)).
이상과 같이하여, 본 실시예 9에 관한 탑 게이트형의 박막트랜지스터를 제작하였다.
(결과)
이상에 서술한 각 실시예 1 ~ 실시예 9에 관한 박막트랜지스터의 제조방법에 의하면, 소정의 패턴형상을 가지는 반도체 박막(53)을 형성할 때에, 마스크를 필요로 하지 않으므로 마스크 수의 삭감을 도모할 수 있어, 제조 코스트의 저감을 도모할 수 있다. 또, 상기 실시예 3 및 실시예 4에 있어서는, 상기 실시예 1 및 실시예 2와 비교하여, a-Si박막의 수소플라즈마 처리에 의한 에칭을 행할 필요도 없어지며, 또한 제조공정수를 삭감할 수 있었다.
또, 상기 각 실시예 1 ~ 실시예 9에서 얻어진 박막트랜지스터는, 막중에 SiH2 결합을 거의 포함하지 않는 a-Si박막을 가지고 있어, 이것에 의해 이동도가 높 고 고품질의 것이었다. 또한, a-Si박막의 막중에서의 결함도 적으므로, 오프시에서의 리크전류의 저감도 가능하였다.
(그 외의 사항)
또한, 상기 실시예 1 및 실시예 2에 있어서, 소정의 패턴형상으로 형성된 반도체 박막을, 엑시머 레이저 등을 이용하여 결정화하면, 구동회로 등의 온 유리화를 목적으로 한 다결정 실리콘의 박막트랜지스터를 제조할 수도 있었다. 이 경우에 있어서도 마스크 수를 삭감할 수 있어, 제조 코스트의 저감을 도모할 수 있다.
또, 상기 실시예 9에 있어서는, a-Si박막을 형성하는 경우에 대해서 서술했지만, 본 발명은 이것에 한정되는 것이 아니라, p-Si막을 형성할 수도 있다.
이상에 설명한 바와 같이, 본 발명의 방법에 의하면, 박막을 형성할 때에, 기판의 전면을 가열하지 않고, 막형성에 필요한 부분만을 선택적으로 가열하여 행하므로, 기판온도의 큰폭의 상승을 방지할 수 있어, 프로세스 온도의 저감을 도모할 수 있다.
또, 기판을 선택적으로 가열하면서 박막의 형성을 행하므로, 기판상에는 영역마다 막질이 다른 것이 형성된다. 막질을 달리하면, 에칭속도에도 차를 생기게 할 수 있으므로, 이것에 의해 동일조건으로 에칭을 행해도, 소정의 막질의 부분만을 선택적으로 제거할 수 있다. 그 결과, 종래 필요하였던 포토리소그래피법 등의 가공프로세스를 삭감할 수 있어, 제조공정수 및 제조 코스트의 삭감이 가능하게 된다.
또한, 기판을 선택적으로 가열하면서 박막의 형성을 행함으로써 퇴적속도를 달리 할 수도 있으므로, 이것에 의해 상기 기판에서 소정의 영역에만 박막을 퇴적할 수 있다. 따라서, 이 경우에 있어서도, 종래에 박막을 패터닝할 때에 필요하였던 리소그래피 공정을 생략할 수 있어, 제조공정수의 삭감에 의한 저코스트화를 도모할 수 있다.
또, 본 발명의 방법에 의해 제작된 반도체 박막은 높은 이동도를 가지고 있으므로, 예컨대 이것을 구비한 박막트랜지스터를 액정표시소자 등에 적용하면, 소자의 고정세화 및 내장 구동회로의 고속화도 도모할 수 있다. 또한, 상기 반도체 박막은 결함도 적으므로 오프시의 리크전류도 저감할 수 있다. 따라서, 그와 같은 반도체 박막을 구비한 본 발명에 관한 박막트랜지스터는, 성능 및 신뢰성에 있어서도 우수한 것으로 할 수 있다.

Claims (66)

  1. 형성하려고 하는 박막과 같은 종류의 재료를 포함하는 절연층이 배치된 기판의 표면의 소정영역을 선택적으로 가열하면서 상기 기판의 표면에 박막재료를 퇴적시켜, 가열된 영역과 다른 영역과의 사이에서 막질이 다른 박막을 형성하는 공정과,
    막질이 다른 영역 사이의 에칭속도의 차이를 이용한 에칭에 의해, 상기 박막을 자기정합적으로 상기 영역의 형상에 대응한 형상으로 패터닝하는 공정과
    을 가지는 것을 특징으로 하는 박막의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판의 선택적인 가열은, 상기 기판상에 소정의 패턴을 가지는 에너지 흡수체를 형성한 후, 상기 에너지 흡수체에 에너지를 부여함으로써, 그 에너지 흡수체에서 열을 발산시켜 행하는 것을 특징으로 하는 박막의 제조방법.
  3. 제 2 항에 있어서,
    상기 에너지의 부여는, 상기 에너지 흡수체에 전자파를 조사함으로써 행하는 것을 특징으로 하는 박막의 제조방법.
  4. 제 1 항에 있어서,
    상기 기판의 선택적인 가열은, 상기 기판상에 소정의 패턴을 가지는 도전막을 형성한 후, 상기 도전막에 통전함으로써, 그 도전막에서 열을 발산시켜 행하는 것을 특징으로 하는 박막의 제조방법.
  5. 제 1 항에 있어서,
    상기 기판의 선택적인 가열은, 간헐적으로 행하는 것을 특징으로 하는 박막의 제조방법.
  6. 제 1 항에 있어서,
    상기 박막을 형성하는 공정은, CVD법을 이용하는 것을 특징으로 하는 박막의 제조방법.
  7. 제 6 항에 있어서,
    상기 CVD법이 플라즈마 CVD법인 것을 특징으로 하는 박막의 제조방법.
  8. 제 1 항에 있어서,
    박막을 형성하는 공정에 있어서, 형성하려고 하는 박막의 원료가스를 상기 기판의 표면에 공급하면서, 상기 소정영역을 상기 원료가스가 화학반응을 일으키는 온도 이상으로 가열하는 박막의 제조방법.
  9. 제 1 항에 있어서,
    상기 박막의 에칭은, 수소 라디칼을 포함하는 처리인 것을 특징으로 하는 박막의 제조방법.
  10. 형성하려고 하는 박막과 같은 종류의 재료를 포함하는 절연층이 배치된 기판의 표면의 소정영역을 선택적으로 가열하면서 상기 기판의 표면에 박막재료를 공급함으로써, 가열된 상기 소정영역에만 박막을 자기정합적으로 형성하는 박막의 제조방법에 있어서,
    상기 기판의 선택적인 가열은, 간헐적으로 행하는 것을 특징으로 하는 박막의 제조방법.
  11. 제 10 항에 있어서,
    상기 기판의 선택적인 가열은, 상기 기판상에 소정의 패턴을 가지는 에너지 흡수체를 형성한 후, 상기 에너지 흡수체에 에너지를 부여함으로써, 그 에너지 흡수체에서 열을 발산시켜 행하는 것을 특징으로 하는 박막의 제조방법.
  12. 제 10 항에 있어서,
    상기 기판의 선택적인 가열은, 상기 기판상에 도전막 또는 소정의 패턴형상을 가지는 도전막을 형성한 후, 상기 도전막에 통전함으로써, 그 도전막에서 열을 발산시켜 행하는 것을 특징으로 하는 박막의 제조방법.
  13. 삭제
  14. 제 10 항에 있어서,
    CVD법을 이용하여 상기 박막을 형성하는 것을 특징으로 하는 박막의 제조방법.
  15. 제 10 항에 있어서,
    상기 기판의 표면에 형성하려고 하는 박막의 원료가스를 공급하면서, 상기 소정영역을 상기 원료가스가 화학반응을 일으키는 온도 이상으로 가열하는 박막의 제조방법.
  16. 절연성 기판상에 소정의 패턴의 금속박막을 형성하는 공정과,
    상기 금속박막 상에, 형성하려고 하는 반도체 박막과 같은 종류의 재료를 포함하는 절연층을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하여 그 에너지를 금속박막에서 열로서 발산시킴으로써 상기 절연층의 소정영역을 선택적으로 가열하면서, 상기 절연층상에 박막재료를 퇴적시켜, 가열된 영역과 그 밖의 영역과의 사이에서 막질이 다른 반도체 박막을 형성하는 공정과,
    막질이 다른 영역 사이의 에칭속도의 차이를 이용한 에칭에 의해, 자기정합적으로 상기 반도체 박막을 상기 영역의 형상에 대응한 형상으로 패터닝하는 공정과
    을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 금속박막은, 게이트전극, 또는 소스전극 및 드레인전극인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 금속박막에 상기 에너지로서의 전자파를 조사함으로써, 그 금속박막에서 열을 발산시켜, 상기 절연층의 상기 소정영역을 선택적으로 가열하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제 16 항에 있어서,
    상기 금속박막에 통전함으로써, 그 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제 16 항에 있어서,
    상기 금속박막에 대한 에너지의 부여를 간헐적으로 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제 16 항에 있어서,
    상기 반도체 박막을 형성하는 공정에 있어서, CVD법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제 21 항에 있어서,
    상기 CVD법이 플라즈마 CVD법인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제 16 항에 있어서,
    반도체 박막을 형성하는 공정에 있어서, 형성하려고 하는 반도체 박막의 원료가스를 상기 기판의 표면에 공급하면서, 상기 소정영역을 상기 원료가스가 화학반응을 일으키는 온도 이상으로 가열하는 박막트랜지스터의 제조방법.
  24. 제 16 항에 있어서,
    상기 반도체 박막의 에칭은, 수소 라디칼을 포함하는 처리인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  25. 제 16 항에 있어서,
    상기 반도체 박막을 형성하는 공정의 후에, 상기 반도체 박막을 열처리하여,결정화시키는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  26. 제 25 항에 있어서,
    상기 열처리 대신에, 레이저 어닐을 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  27. 절연성 기판상에 소정의 패턴의 금속박막을 형성하는 공정과,
    상기 금속박막 상에 형성하려고 하는 반도체 박막과 같은 종류의 재료를 포함하는 절연층을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하여 그 에너지를 금속박막에서 열로서 발산시킴으로써 상기 절연층의 소정영역을 선택적 가열하면서, 상기 절연층상에 박막재료를 퇴적시켜, 자기정합적으로 가열된 영역에만 반도체 박막을 형성하는 공정을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법에 있어서,
    상기 금속박막에 대한 에너지의 부여를 간헐적으로 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  28. 제 27 항에 있어서,
    상기 금속박막은, 게이트전극, 또는 소스전극 및 드레인전극인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  29. 제 27 항에 있어서,
    상기 금속박막에 상기 에너지로서의 전자파를 조사함으로써, 그 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열하는 것을 특징으로 박막트랜지스터의 제조방법.
  30. 제 27 항에 있어서,
    상기 금속박막에 통전함으로써, 그 금속박막에서 열을 발산시켜, 상기 절연층을 선택적으로 가열하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  31. 삭제
  32. 제 27 항에 있어서,
    상기 반도체 박막을 형성하는 공정에 있어서, CVD법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  33. 제 27 항에 있어서,
    상기 기판의 표면에 형성하려고 하는 박막의 원료가스를 공급하면서, 상기 소정영역을 상기 원료가스가 화학반응을 일으키는 온도 이상으로 가열하는 박막트랜지스터의 제조방법.
  34. 제 27 항에 있어서,
    상기 반도체 박막을 퇴적하는 공정의 후에, 상기 반도체 박막을 결정화시키 는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  35. 절연성 기판상에, 소정의 패턴의 금속박막을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하여, 그 에너지를 금속박막에서 열로서 발산시킴으로써, 상기 절연성 기판의 소정영역을 선택적으로 가열하면서 절연성 기판의 위에, 상기 금속박막을 덮는 부분과, 그 이외의 부분에서 막질이 다른 제1 반도체 박막을 형성하는 공정과,
    막질이 다른 영역 사이의 에칭속도의 차이를 이용한 에칭에서, 상기 제1 반도체 박막을 자기정합적으로 상기 금속박막의 형상에 대응한 형상으로 패터닝하는 공정과,
    상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과,
    상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정과
    을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  36. 제 35 항에 있어서,
    상기 금속박막은, Ni, Pd, Pt, Al 및 Ag로 이루어지는 군에서 선택되는 적어도 1종류 또는 2종류 이상의 금속으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  37. 제 35 항에 있어서,
    상기 제1 반도체 박막은 a-Ge박막 또는 a-GeSi박막이며, 상기 제2 반도체 박막은 Si박막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  38. 제 35 항에 있어서,
    상기 열처리 대신에 레이저 어닐을 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  39. 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하여 그 에너지를 금속박막에서 열로서 발산킴으로써 금속박막 근방과 그 이외의 영역에서 퇴적속도를 다르게 하여, 상기 금속박막의 상면 및 측면을 덮는 제1 반도체 박막을 형성하는 공정과,
    상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과,
    상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정과
    을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  40. 제 39 항에 있어서,
    상기 금속박막은, Ni, Pd, Pt, Al 및 Ag로 이루어지는 군에서 선택되는 적어도 1종류 또는 2종류 이상의 금속으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  41. 제 39 항에 있어서,
    상기 제1 반도체 박막은 a-Ge박막 또는 a-GeSi박막이며, 상기 제2 반도체 박막은 Si박막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  42. 제 39 항에 있어서,
    상기 열처리 대신에 레이저 어닐을 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  43. 절연성 기판상에, 소정의 패턴형상의 금속박막을 형성하는 공정과, 상기 금속박막을 구비한 상기 절연성 기판상에 절연층을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하여 그 에너지를 금속박막에서 열로서 발산시킴으로써 절연층을 선택적으로 가열하면서 상기 기판의 표면에 반도체 재료를 퇴적시켜, 가열된 영역과 다른 영역과의 사이에서 막질이 다른 제1 반도체 박막을 형성하는 공정과,
    막질이 다른 영역 사이의 에칭속도의 차이를 이용한 에칭에 의해, 상기 제1 반도체 박막을 자기정합적으로 상기 영역의 형상에 대응한 형상으로 패터닝하는 공정과,
    상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과,
    상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정과
    을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  44. 제 43 항에 있어서,
    상기 금속박막은, Ni, Pd, Pt, Al 및 Ag로 이루어지는 군에서 선택되는 적어도 1종류 또는 2종류 이상의 금속으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  45. 제 43 항에 있어서,
    상기 제1 반도체 박막은 a-Ge박막 또는 a-GeSi박막이며, 상기 제2 반도체 박막은 Si박막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  46. 제 43 항에 있어서,
    상기 열처리 대신에 레이저 어닐을 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  47. 절연성 기판상에 소정의 패턴형상의 금속박막을 형성하는 공정과,
    상기 금속박막을 구비한 상기 절연성 기판상에 절연층을 형성하는 공정과,
    상기 금속박막에 에너지를 부여하고, 그 에너지를 금속박막에서 열로서 발산시켜 상기 절연층의 소정영역을 선택적으로 가열하면서, 상기 기판의 표면에 박막재료를 공급함으로써, 상기 소정영역에만 자기정합적으로 제1 반도체 박막을 형성하는 공정과,
    상기 제1 반도체 박막이 설치된 상기 절연성 기판상에, 상기 제1 반도체 박막보다도 융점이 높은 제2 반도체 박막을 형성하는 공정과,
    상기 제2 반도체 박막을 열처리함으로써, 상기 제1 반도체 박막을 성장핵으로 하여 제2 반도체 박막을 결정화시키는 공정과
    을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  48. 제 47 항에 있어서,
    상기 금속박막은, Ni, Pd, Pt, Al 및 Ag로 이루어지는 군에서 선택되는 적어도 1종류 또는 2종류 이상의 금속으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  49. 제 47 항에 있어서,
    상기 제1 반도체 박막은 a-Ge박막 또는 a-GeSi박막이며, 상기 제2 반도체 박막은 Si박막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  50. 제 47 항에 있어서,
    상기 열처리 대신에 레이저 어닐을 행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  51. 기판상에, 소정의 패턴형상의 금속박막을 형성하는 금속박막 형성수단과,
    상기 금속박막을 덮도록 상기 기판상에 절연층을 형성하는 수단과, 상기 금속박막에 에너지를 부가하는 수단과, 상기 금속박막에 에너지를 부가하고 당해 에너지를 당해 금속 박막에서 열로써 방산시키면서 상기 절연층의 위 전면에 반도체 박막을 퇴적함으로써, 가열된 영역과 다른 영역 사이에서 막질이 다른 박막을 형성하는 박막 형성수단과, 막질이 다른 영역간의 에칭 속도의 차이를 이용하여, 상기 반도체 박막을, 상기 금속 박막의 위쪽 부분 및 그 근방의 영역을 남기도록 에칭하는 에칭수단을 갖춘 것을 특징으로 하는 박막 제조장치.
  52. 제 51 항에 있어서,
    상기 박막형성수단은,
    상기 기판을 내부에 유지하는 반응용기와,
    상기 금속박막에, 상기 에너지로서의 전자파를 조사하는 전자파 조사부와,
    상기 반응용기 내부에 원료가스를 공급하는 공급부와,
    상기 원료가스를 여기함으로써, 화학반응에 의해 분해시키고, 그것에 의해 상기 반도체 박막의 플럭스를 형성하기 위한 반응여기부를 갖추는 것을 특징으로 하는 박막 제조장치.
  53. 제 52 항에 있어서,
    상기 전자파 조사부 대신에, 상기 금속박막에 간헐적으로 전류를 흘리는 전류 인가부를 구비하고 있는 것을 특징으로 하는 박막의 제조장치.
  54. 제 52 항에 있어서,
    상기 반응여기부는 플라즈마 여기부인 것을 특징으로 하는 박막의 제조장치.
  55. 기판상에, 소정의 패턴형상의 금속박막을 형성하는 금속박막 형성수단과,
    상기 금속박막을 덮도록 상기 기판 상에 절연층을 형성하는 수단과, 상기 금속박막에 에너지를 부가하는 수단과, 상기 금속박막에 에너지를 부가하고 당해 에너지를 당해 금속박막에서 열로서 발산시키면서 상기 절연층의 위에 있어서,동시에 상기 금속박막의 위쪽 부분 및 그 근방의 영역에만 반도체 박막을 퇴적하는 박막형성수단을 갖추며,
    상기 박막형성수단은,
    상기 기판을 내부에 유지하는 반응용기와,
    상기 금속박막에 간헐적으로 전류를 흘리는 전류 인가부와
    상기 반응용기 내부에 원료가스를 공급하는 공급부와,
    상기 원료가스를 여기함으로써, 화학반응에 의해 분해시키고, 그것에 의해 상기 반도체 박막의 플럭스(flux)를 형성하는 반응 여기부를 갖춘 것을 특징으로하는 박막의 제조장치.
  56. 삭제
  57. 삭제
  58. 제 55 항에 있어서,
    상기 반응여기부는 플라즈마 여기부인 것을 특징으로 하는 박막의 제조장치.
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
KR1020027012577A 2000-04-04 2001-04-04 박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법 Expired - Fee Related KR100840423B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000101935 2000-04-04
JPJP-P-2000-00101935 2000-04-04
JPJP-P-2000-00247351 2000-08-17
JP2000247351 2000-08-17

Publications (2)

Publication Number Publication Date
KR20020086682A KR20020086682A (ko) 2002-11-18
KR100840423B1 true KR100840423B1 (ko) 2008-06-20

Family

ID=26589409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027012577A Expired - Fee Related KR100840423B1 (ko) 2000-04-04 2001-04-04 박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법

Country Status (4)

Country Link
US (1) US6913986B2 (ko)
KR (1) KR100840423B1 (ko)
TW (1) TW495995B (ko)
WO (1) WO2001075953A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004090847A1 (ja) * 2003-04-02 2004-10-21 Matsushita Electric Industrial Co. Ltd. 表示装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI456663B (zh) 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
JP5405850B2 (ja) * 2009-02-17 2014-02-05 株式会社日立製作所 酸化物半導体を有する電界効果トランジスタの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232966A (ja) * 1986-04-02 1987-10-13 Mitsubishi Electric Corp 薄膜トランジスタの製造方法
JPH0750263A (ja) * 1993-08-06 1995-02-21 Toshiba Corp 薄膜形成方法および薄膜エッチング方法
KR19990004381A (ko) * 1997-06-27 1999-01-15 김영환 하부 게이트형 박막트랜지스터 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751193A (en) * 1986-10-09 1988-06-14 Q-Dot, Inc. Method of making SOI recrystallized layers by short spatially uniform light pulses
US4986214A (en) * 1986-12-16 1991-01-22 Mitsubishi Denki Kabushiki Kaisha Thin film forming apparatus
JPH02307221A (ja) 1989-05-22 1990-12-20 Nec Corp Ｃｖｄ膜の成長方法
US5534072A (en) * 1992-06-24 1996-07-09 Anelva Corporation Integrated module multi-chamber CVD processing system and its method for processing subtrates
JP3186237B2 (ja) 1992-08-28 2001-07-11 株式会社日立製作所 配線形成方法および装置および配線形成用試料ホルダ
JPH0697193A (ja) 1992-09-11 1994-04-08 Hitachi Ltd 半導体装置とその製造方法
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
DE69428387T2 (de) * 1993-02-15 2002-07-04 Semiconductor Energy Lab Herstellungsverfahren für eine kristallisierte Halbleiterschicht
CN1052566C (zh) * 1993-11-05 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
JP3464285B2 (ja) 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08316152A (ja) 1995-05-23 1996-11-29 Matsushita Electric Works Ltd 化合物半導体の結晶成長方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232966A (ja) * 1986-04-02 1987-10-13 Mitsubishi Electric Corp 薄膜トランジスタの製造方法
JPH0750263A (ja) * 1993-08-06 1995-02-21 Toshiba Corp 薄膜形成方法および薄膜エッチング方法
KR19990004381A (ko) * 1997-06-27 1999-01-15 김영환 하부 게이트형 박막트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US20030143784A1 (en) 2003-07-31
KR20020086682A (ko) 2002-11-18
US6913986B2 (en) 2005-07-05
WO2001075953A1 (en) 2001-10-11
TW495995B (en) 2002-07-21

Similar Documents

Publication Publication Date Title
JP5106136B2 (ja) 半導体装置の作製方法
US6335542B2 (en) Fabrication method for a thin film semiconductor device, the thin film semiconductor device itself, liquid crystal display, and electronic device
EP0886319B1 (en) Method for making a thin film transistor
US6492213B1 (en) Semiconductor device, thin film transistor and method for producing the same, and liquid crystal display apparatus and method for producing the same
JP3586558B2 (ja) 薄膜の改質方法及びその実施に使用する装置
US6569720B2 (en) Method for fabricating thin-film transistor
US20070298553A1 (en) Thin Film Transistor and Method For Production Thereof
KR100642968B1 (ko) 반도체장치및그제조방법
JP4376331B2 (ja) 半導体装置の作製方法
KR20030061423A (ko) 반도체층의 도핑방법, 박막 반도체 소자의 제조방법, 및박막 반도체 소자
US20070176180A1 (en) Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same
US6388270B1 (en) Semiconductor device and process for producing same
EP0459836B1 (en) Method for fabricating thin-film transistors
US5950078A (en) Rapid thermal annealing with absorptive layers for thin film transistors on transparent substrates
KR100840423B1 (ko) 박막의 제조방법 및 그 제조장치, 그리고 박막트랜지스터및 그 제조방법
JP2000077665A (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
US7015122B2 (en) Method of forming polysilicon thin film transistor
US6432757B1 (en) Method of manufacturing liquid crystal display panel by poly-crystallizing amorphous silicon film using both a laser and lamp lights
JP4258476B2 (ja) 薄膜半導体装置の製造方法
JP3599679B2 (ja) 薄膜トランジスタの製造方法
JP4216003B2 (ja) 半導体装置の作製方法
JP2809152B2 (ja) 薄膜トランジスタの製造方法
JPH0955509A (ja) 半導体装置の製造方法
JP4212844B2 (ja) 半導体装置の作製方法
JP2709376B2 (ja) 非単結晶半導体の作製方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20020924

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060306

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061212

Patent event code: PE09021S01D

AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070625

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20080125

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20070625

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20061212

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20080215

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20080125

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20080324

Appeal identifier: 2008101001202

Request date: 20080215

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20080215

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20080215

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20070921

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20070212

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20080324

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20080318

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080616

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080616

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110526

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20120521

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130520

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130520

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140522

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150605

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150605

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170509