JP2839529B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、薄膜トランジスタに関するものである。
（従来の技術） 第２図に従来の非晶質シリコン薄膜トランジスタの一
例の断面図を示す。
例の断面図を示す。
透明絶縁基板21上に、例えばクロム（Cr）を用いたゲ
ート電極22と、プラズマCVD法により形成した窒化シリ
コンからなるゲート絶縁層23とが設けられている。
ート電極22と、プラズマCVD法により形成した窒化シリ
コンからなるゲート絶縁層23とが設けられている。
ゲート絶縁層23上に非晶質シリコンを用いて半導体層
24を形成し、さらにソース電極25、ドレイン電極26がア
ルミニウム（Al）により形成されている。
24を形成し、さらにソース電極25、ドレイン電極26がア
ルミニウム（Al）により形成されている。
また、第３図には第２図に示した従来の非晶質シリコ
ン薄型トランジスタの電気特性を示す。第３図−（１）
の曲線は、ソース・ドレイン間電圧（Vsd）を10ボルト
にした時の初期状態のドレイン電流−ゲート電圧（Id−
Vg）特性を示すものである。この時のしきい値電圧（Vt
h）は1.2ボルトであった。第３図−（２）の曲線は、ソ
ース・ドレイン電圧（Vsd）＝10ボルト一定としこの非
晶質シリコン薄膜トランジスタのゲート電圧に＋25ボル
トを印加し、96時間放置した後のId−Vg特性を示してい
る。第３図−（３）の曲線は、同様にゲート電圧に−10
ボルトを印加し、96時間放置した後のId−Vg特性であ
る。第３図−（２）及び第３図−（３）のしきい値電圧
は各々2.1ボルト、−0.3ボルトとなっている。
ン薄型トランジスタの電気特性を示す。第３図−（１）
の曲線は、ソース・ドレイン間電圧（Vsd）を10ボルト
にした時の初期状態のドレイン電流−ゲート電圧（Id−
Vg）特性を示すものである。この時のしきい値電圧（Vt
h）は1.2ボルトであった。第３図−（２）の曲線は、ソ
ース・ドレイン電圧（Vsd）＝10ボルト一定としこの非
晶質シリコン薄膜トランジスタのゲート電圧に＋25ボル
トを印加し、96時間放置した後のId−Vg特性を示してい
る。第３図−（３）の曲線は、同様にゲート電圧に−10
ボルトを印加し、96時間放置した後のId−Vg特性であ
る。第３図−（２）及び第３図−（３）のしきい値電圧
は各々2.1ボルト、−0.3ボルトとなっている。
以上、第３図から分かるように、第２図の構造を持つ
従来の非晶質シリコン薄膜トランジスタは、ゲート電圧
に正電位を印加放置すると、しきい値電圧（Vth）は正
方向に、負電位を印加放置すると、しきい値電圧（Vt
h）は負方向にシフトしており、特に正方向へのシフト
量が大きい。このしきい値電圧（Vth）の変動の原因は
ゲート絶縁層23中へ電荷が注入されてしまうためである
と考えられている。
従来の非晶質シリコン薄膜トランジスタは、ゲート電圧
に正電位を印加放置すると、しきい値電圧（Vth）は正
方向に、負電位を印加放置すると、しきい値電圧（Vt
h）は負方向にシフトしており、特に正方向へのシフト
量が大きい。このしきい値電圧（Vth）の変動の原因は
ゲート絶縁層23中へ電荷が注入されてしまうためである
と考えられている。
また、従来の非晶質シリコン薄膜トランジスタは温度
変化に対しても同様のしきい値電圧（Vth）の変動が観
察されている。これらしきい値電圧（Vth）の変動の原
因と考えられているゲート絶縁層23中への電荷注入は、
ゲート電圧及びソース電圧・電流により生じるが、主な
原因はゲート電圧によるものである。
変化に対しても同様のしきい値電圧（Vth）の変動が観
察されている。これらしきい値電圧（Vth）の変動の原
因と考えられているゲート絶縁層23中への電荷注入は、
ゲート電圧及びソース電圧・電流により生じるが、主な
原因はゲート電圧によるものである。
（発明が解決しようとする課題） 上述したように従来の非晶質シリコン薄膜トランジス
タのしきい値電圧（Vth）の変動は、ゲート電圧や温度
のような外部ストレスに対し非常に敏感であり、安定動
作及び信頼性の点で非常に大きな問題となっている。
タのしきい値電圧（Vth）の変動は、ゲート電圧や温度
のような外部ストレスに対し非常に敏感であり、安定動
作及び信頼性の点で非常に大きな問題となっている。
本発明は上記の問題点に鑑みなされたもので、薄膜ト
ランジスタのしきい値電圧の変動を最小限に抑え、信頼
性が高く高性能を発揮する薄膜トランジスタを提供する
ことを目的とする。
ランジスタのしきい値電圧の変動を最小限に抑え、信頼
性が高く高性能を発揮する薄膜トランジスタを提供する
ことを目的とする。
［発明の構成］ 上記課題を解決する本発明による薄膜トランジスタ
は、ゲート電極、ゲート絶縁層、半導体層、ゲート絶縁
層と半導体層との間に設けられた緩衝層、ソース電極、
及びドレイン電極からなり、前記緩衝層のキャリア密度
が前記半導体層のキャリア密度より高く、且つ前記緩衝
層はソース側とドレイン側とに分離されていることを特
徴とする。
は、ゲート電極、ゲート絶縁層、半導体層、ゲート絶縁
層と半導体層との間に設けられた緩衝層、ソース電極、
及びドレイン電極からなり、前記緩衝層のキャリア密度
が前記半導体層のキャリア密度より高く、且つ前記緩衝
層はソース側とドレイン側とに分離されていることを特
徴とする。
本発明においては、半導体層、非晶質シリコン層から
なることが好ましい。また、緩衝層はモリブデンにより
構成されることが好ましい。
なることが好ましい。また、緩衝層はモリブデンにより
構成されることが好ましい。
（作用） そこで、本発明では、ゲート絶縁層と半導体層との間
に緩衝層を設けることにより、しきい値電圧（Vth）の
経時変動量を減少させることが可能となると共に、製造
ロット毎のしきい値電圧（Vth）のばらつきを抑えるこ
とができる。
に緩衝層を設けることにより、しきい値電圧（Vth）の
経時変動量を減少させることが可能となると共に、製造
ロット毎のしきい値電圧（Vth）のばらつきを抑えるこ
とができる。
しきい値電圧（Vth）の変動は、絶縁層へ電荷が流れ
込むか或は界面に補足される結果として、半導体層表面
に誘起される有効電荷量に変化が生じることにより起こ
ると考えられる。このようなしきい値電圧（Vth）の変
動は、半導体層が非晶質からなるとき特に顕著で、非晶
質半導体が広く実用化されていることからも、変動量を
抑制することは重要である。
込むか或は界面に補足される結果として、半導体層表面
に誘起される有効電荷量に変化が生じることにより起こ
ると考えられる。このようなしきい値電圧（Vth）の変
動は、半導体層が非晶質からなるとき特に顕著で、非晶
質半導体が広く実用化されていることからも、変動量を
抑制することは重要である。
緩衝層は、上に述べたような半導体表面に誘起される
有効電荷量の変化を少なくする働きをするものである。
即ち、緩衝層が半導体層の代わりに絶縁層と相互作用す
ることにより、半導体層中の有効電荷の減少を防ぐ。こ
のような緩衝層としては、例えばバンドギャップ幅が半
導体層のバンドギャップ層より広いもの、半導体層より
キャリア密度が高いものなどが考えられる。
有効電荷量の変化を少なくする働きをするものである。
即ち、緩衝層が半導体層の代わりに絶縁層と相互作用す
ることにより、半導体層中の有効電荷の減少を防ぐ。こ
のような緩衝層としては、例えばバンドギャップ幅が半
導体層のバンドギャップ層より広いもの、半導体層より
キャリア密度が高いものなどが考えられる。
緩衝層のキャリア密度が高い場合、ソース・ドレイン
電流の経路になり得るので、キャリア密度が高い緩衝層
は、ソース側とドレイン側とに分離されている。このと
き、ゲート絶縁層は、一方にゲート電極、他方にキャリ
ア密度の高い緩衝層が位置し、半導体層は一方に緩衝
層、他方にソース・ドレイン電極が位置するというよう
に、対称性のある構成がとられている。
電流の経路になり得るので、キャリア密度が高い緩衝層
は、ソース側とドレイン側とに分離されている。このと
き、ゲート絶縁層は、一方にゲート電極、他方にキャリ
ア密度の高い緩衝層が位置し、半導体層は一方に緩衝
層、他方にソース・ドレイン電極が位置するというよう
に、対称性のある構成がとられている。
この対称性と緩衝層の高いキャリア密度のため、予め
絶縁層中にキャリアが拡散していることにより、しきい
値電圧の経時変動を抑制し、なおかつ高いソース・ドレ
イン間のON電流を得ることができる。
絶縁層中にキャリアが拡散していることにより、しきい
値電圧の経時変動を抑制し、なおかつ高いソース・ドレ
イン間のON電流を得ることができる。
（実施例） 以下、本発明の実施例について第１図を参照して詳細
に説明する。
に説明する。
第１図は、本発明の実施例に係る薄膜トランジスタの
断面図である。
断面図である。
本実施例による薄膜トランジスタは、ゲート電極12、
ゲート絶縁層13、半導体層15、ゲート絶縁層13と半導体
層15との間に設けられた緩衝層14、ソース電極16、及び
ドレイン電極17から構成されている。
ゲート絶縁層13、半導体層15、ゲート絶縁層13と半導体
層15との間に設けられた緩衝層14、ソース電極16、及び
ドレイン電極17から構成されている。
ゲート電極12は、ガラスからなる透明絶縁基板11上に
クロム（Cr）により3000（オングストローム）の厚みで
形成され、その上に窒化シリコン膜によって2000（オン
グストローム）の厚みでゲート絶縁層13が設けられてい
る。緩衝層14は、ゲート絶縁層13形成後にスパッタリン
グ装置により表面ライトエッチングした後、モリブデン
（Mo）により300（オングストローム）の厚みで形成さ
れている。また、この緩衝層14はフォトエッチングによ
りソース電極16側とドレイン電極17側とに分離して形成
してある。
クロム（Cr）により3000（オングストローム）の厚みで
形成され、その上に窒化シリコン膜によって2000（オン
グストローム）の厚みでゲート絶縁層13が設けられてい
る。緩衝層14は、ゲート絶縁層13形成後にスパッタリン
グ装置により表面ライトエッチングした後、モリブデン
（Mo）により300（オングストローム）の厚みで形成さ
れている。また、この緩衝層14はフォトエッチングによ
りソース電極16側とドレイン電極17側とに分離して形成
してある。
そして表面ライトエッチングした後、緩衝層14の上に
2000（オングストローム）厚の非晶質シリコン膜（ａ−
Si）とリンドープ非晶質シリコン（n+−ａ−Si）により
半導体層15を形成し、さらにアルミニウム（Al）により
ソース電極16とドレイン電極17を形成している。
2000（オングストローム）厚の非晶質シリコン膜（ａ−
Si）とリンドープ非晶質シリコン（n+−ａ−Si）により
半導体層15を形成し、さらにアルミニウム（Al）により
ソース電極16とドレイン電極17を形成している。
緩衝層14は、半導体層15表面に誘起される有効電荷量
の変化を少なくする働きをするものであり、緩衝層14は
半導体層15よりもキャリヤ密度の高い材料が使われてい
る。即ち、緩衝層14が半導体層15の代わりに緩衝層14と
相互作用することにより、半導体層15中の有効電荷の減
少を防ぐ。このため、緩衝層14には、上記のごとく半導
体層15よりもキャリア密度の高い材料を形成してある。
の変化を少なくする働きをするものであり、緩衝層14は
半導体層15よりもキャリヤ密度の高い材料が使われてい
る。即ち、緩衝層14が半導体層15の代わりに緩衝層14と
相互作用することにより、半導体層15中の有効電荷の減
少を防ぐ。このため、緩衝層14には、上記のごとく半導
体層15よりもキャリア密度の高い材料を形成してある。
また、この緩衝層14はソース・ドレイン電流の経路に
なり得ることから、ソース電極16側とドレイン電極17側
とに分離して形成してある。そして、図示のごとくゲー
ト絶縁層13の一方にゲート電極12が位置し他方に緩衝層
14が位置し、半導体層15の一方に緩衝層14が位置し他方
にソース電極16とドレイン電極17が位置するというよう
に、対称性のある構成がとられている。
なり得ることから、ソース電極16側とドレイン電極17側
とに分離して形成してある。そして、図示のごとくゲー
ト絶縁層13の一方にゲート電極12が位置し他方に緩衝層
14が位置し、半導体層15の一方に緩衝層14が位置し他方
にソース電極16とドレイン電極17が位置するというよう
に、対称性のある構成がとられている。
なお、チャンネル幅／チャンネル長＝40μm/10μｍと
してある。
してある。
上述のような構成により、予め絶縁層14中にキャリア
が拡散していることから、しきい値電圧の経時変動を抑
制されると共に、高いソース・ドレイン間の電流を得る
ことができるものである。
が拡散していることから、しきい値電圧の経時変動を抑
制されると共に、高いソース・ドレイン間の電流を得る
ことができるものである。
［発明の効果］ 以上説明したように本発明によれば、ソース側とドレ
イン側に分離された緩衝層のキャリア密度を半導体層の
キャリア密度より高くすることにより、しきい値電圧の
経時変化を減少させ安定した駆動がなされる薄膜トラン
ジスタを提供することができる。
イン側に分離された緩衝層のキャリア密度を半導体層の
キャリア密度より高くすることにより、しきい値電圧の
経時変化を減少させ安定した駆動がなされる薄膜トラン
ジスタを提供することができる。
また、緩衝層のキャリア密度を半導体層より高くし、
緩衝層を、ソース側・ドレイン側とに分離することによ
り、高いソース・ドレイン間のON電流を得ることができ
る。
緩衝層を、ソース側・ドレイン側とに分離することによ
り、高いソース・ドレイン間のON電流を得ることができ
る。
第１図は、本発明の実施例に係る薄膜トランジスタの断
面図、 第２図は、従来構造の薄膜トランジスタの一例を示す断
面図、 第３図は、従来構造の薄膜トランジスタのドレイン電流
−ゲート電圧特性を示す図である。 11……透明絶縁基板、12……ゲート電極、13……ゲート
絶縁層、14……緩衝層、15……半導体層、16……ソース
電極、17……ドレイン電極。
面図、 第２図は、従来構造の薄膜トランジスタの一例を示す断
面図、 第３図は、従来構造の薄膜トランジスタのドレイン電流
−ゲート電圧特性を示す図である。 11……透明絶縁基板、12……ゲート電極、13……ゲート
絶縁層、14……緩衝層、15……半導体層、16……ソース
電極、17……ドレイン電極。
フロントページの続き (72)発明者 内田 輝男 神奈川県相模原市上鶴間１―23―20 第 二南大野ハイツ102 (72)発明者 村上 孝公 滋賀県草津市平井５―17―31 (56)参考文献 特開 昭62−282464（ＪＰ，Ａ) 特開 昭63−1072（ＪＰ，Ａ) 特開 昭63−258072（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (3)
- 【請求項１】ゲート電極、ゲート絶縁層、半導体層、ゲ
ート絶縁層と半導体層との間に設けられた緩衝層、ソー
ス電極、及びドレイン電極からなり、 前記緩衝層のキャリア密度が前記半導体層のキャリア密
度より高く、且つ前記緩衝層はソース側とドレイン側と
に分離されていることを特徴とする薄膜トランジスタ。 - 【請求項２】前記半導体層は、非晶質シリコン層からな
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】前記緩衝層はモリブデンにより構成された
ことを特徴とする請求項１または２の記載の薄膜トラン
ジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038069A JP2839529B2 (ja) | 1989-02-17 | 1989-02-17 | 薄膜トランジスタ |
| EP90850065A EP0383743B1 (en) | 1989-02-17 | 1990-02-13 | Thin film transistor |
| DE69008386T DE69008386T2 (de) | 1989-02-17 | 1990-02-13 | Dünnschichttransistor. |
| CA002010298A CA2010298C (en) | 1989-02-17 | 1990-02-16 | Thin film transistor |
| US07/481,255 US5101242A (en) | 1989-02-17 | 1990-02-20 | Thin film transistor |
| US07/669,425 US5221631A (en) | 1989-02-17 | 1991-03-15 | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038069A JP2839529B2 (ja) | 1989-02-17 | 1989-02-17 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218166A JPH02218166A (ja) | 1990-08-30 |
| JP2839529B2 true JP2839529B2 (ja) | 1998-12-16 |
Family
ID=12515202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038069A Expired - Fee Related JP2839529B2 (ja) | 1989-02-17 | 1989-02-17 | 薄膜トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5101242A (ja) |
| EP (1) | EP0383743B1 (ja) |
| JP (1) | JP2839529B2 (ja) |
| CA (1) | CA2010298C (ja) |
| DE (1) | DE69008386T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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