JPS6189672A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6189672A JPS6189672A JP21166784A JP21166784A JPS6189672A JP S6189672 A JPS6189672 A JP S6189672A JP 21166784 A JP21166784 A JP 21166784A JP 21166784 A JP21166784 A JP 21166784A JP S6189672 A JPS6189672 A JP S6189672A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、単純な構造で、外部から光が入射しても、
特性の変化せず、半導体膜の厚さが薄い薄膜トランジス
タに関する。
特性の変化せず、半導体膜の厚さが薄い薄膜トランジス
タに関する。
従来、第２図の断面図で示す様な、ｌ！ａ光をした薄膜
上ランジスタが知られている。第２図で１はガラス基板
、２はゲート電極、３はゲート絶縁膜。
上ランジスタが知られている。第２図で１はガラス基板
、２はゲート電極、３はゲート絶縁膜。
４は水素化非晶質シリコン膜、５はソース電極。
６はドレイン電極、７及び８は絶縁膜、９は遮光膜、１
０は配線用の電極である。２のゲート電極は、アルミニ
ウム、クロム、モリブデン、金などの全屈材料からなる
膜、またはこれらの複合膜がらなり１ｗ、さとしては０
．０５〜０．５μである。
０は配線用の電極である。２のゲート電極は、アルミニ
ウム、クロム、モリブデン、金などの全屈材料からなる
膜、またはこれらの複合膜がらなり１ｗ、さとしては０
．０５〜０．５μである。
３のゲート絶縁膜は二酸化シリコン、窒化シリコンなど
からなり、厚さとしては０．０５〜０．５μである。４
の水素化非晶質シリコン膜は、プラズマＣＶＤ法、リア
クティブスパッタ法、イオンビームデボグツジョン法な
どで、フェルミレベル近傍での局在準位密度がＩ Ｘ
１０ ／ （ｃｆｆｌ、 ｅＶ）以下の層を形成でき
ることが知られている。５及び６のソース電極、ドレイ
ン電極は、４の非晶質シリコンと同様の方法で形成され
た。Ｎ＋９の非晶質シリコン膜からなる。７及び８の絶
縁膜は。
からなり、厚さとしては０．０５〜０．５μである。４
の水素化非晶質シリコン膜は、プラズマＣＶＤ法、リア
クティブスパッタ法、イオンビームデボグツジョン法な
どで、フェルミレベル近傍での局在準位密度がＩ Ｘ
１０ ／ （ｃｆｆｌ、 ｅＶ）以下の層を形成でき
ることが知られている。５及び６のソース電極、ドレイ
ン電極は、４の非晶質シリコンと同様の方法で形成され
た。Ｎ＋９の非晶質シリコン膜からなる。７及び８の絶
縁膜は。
プラズマＣＶＤ法、スパッタ法、イオンビームデボグツ
ジョン法などで形成された。二酸化シリコン、窒化シリ
コンなどからなり、厚さとしては０゜０５〜０．５μで
ある。９の遮光膜はアルミニウム、クロム、モリブデン
、金などの金属材料からなり、厚さとしては０．１〜１
．０μである。１０の配線用の電極は、アルミニウム、
シリコンを０．５〜２％含むアルミニウムなどからなり
、厚さとしては０．１〜１．５μである。
ジョン法などで形成された。二酸化シリコン、窒化シリ
コンなどからなり、厚さとしては０゜０５〜０．５μで
ある。９の遮光膜はアルミニウム、クロム、モリブデン
、金などの金属材料からなり、厚さとしては０．１〜１
．０μである。１０の配線用の電極は、アルミニウム、
シリコンを０．５〜２％含むアルミニウムなどからなり
、厚さとしては０．１〜１．５μである。
第２図の薄膜トランジスタは、ゲート電極２に電圧を加
えることにより、ソース電極５とドレイン電極６の間の
、非晶質シリコン膜４とゲート絶縁膜３の界面にチャン
ネルを形成し、絶縁ゲート電界効果型トランジスタの動
作をする。また、第２図の薄膜トランジスタの、チャン
ネル部は遮光膜９により上方からの入射光を、ゲート電
極２により、下方からの入射光を遮るられるので、ソー
ス電極５．ドレイン電極６の間に光電流が流れず。
えることにより、ソース電極５とドレイン電極６の間の
、非晶質シリコン膜４とゲート絶縁膜３の界面にチャン
ネルを形成し、絶縁ゲート電界効果型トランジスタの動
作をする。また、第２図の薄膜トランジスタの、チャン
ネル部は遮光膜９により上方からの入射光を、ゲート電
極２により、下方からの入射光を遮るられるので、ソー
ス電極５．ドレイン電極６の間に光電流が流れず。
明るい場所でも、正常な動作をする。
第３図（Ａ）に、第２図の薄膜トランジスタのチャンネ
ル部のゲートに電圧を加えた場合の、断面のバンド構造
を示す。Ｅｃ、 Ｅｉ、 Ｅｖはそれぞれ非晶質シリコ
ン膜４の伝導帯、フェルミ準位１価電子帯のエネルギー
を示す。φＳはゲート絶縁膜３と非晶質半導体膜４の界
面の電位、 ｄＯは非晶質シリコン膜１３の膜厚１．■
Ｏｘは絶縁膜３に加わる電圧である。
ル部のゲートに電圧を加えた場合の、断面のバンド構造
を示す。Ｅｃ、 Ｅｉ、 Ｅｖはそれぞれ非晶質シリコ
ン膜４の伝導帯、フェルミ準位１価電子帯のエネルギー
を示す。φＳはゲート絶縁膜３と非晶質半導体膜４の界
面の電位、 ｄＯは非晶質シリコン膜１３の膜厚１．■
Ｏｘは絶縁膜３に加わる電圧である。
しかし、第２図の従来の薄膜トランジスタは。
（１）遮光膜９と絶縁膜８を形成する工程が、遮光を必
要としない薄膜トランジスタと比べてふえる。
要としない薄膜トランジスタと比べてふえる。
（２）非晶質シリコン膜４と遮光膜９の容量結合のため
、トランジスタの動作速度が遅くなる。
、トランジスタの動作速度が遅くなる。
（３）遮光ＢｇＡ９ 、 とソース電極５とドレイン電
極６の間にショートが起こりやすくなり、製造歩留りの
低下を招く。
極６の間にショートが起こりやすくなり、製造歩留りの
低下を招く。
（４）、フェルミ準位近傍の局在準位密度ｌ×１０°９
／ （ｃ＋ｄ、 ｅＶ）以下の非晶質シリ゛コン膜を用
いると、良好な特性の薄膜トランジスタが得られる半面
、空乏層の大きさが０．５μ以上と大きくなるなどの欠
点があった。
／ （ｃ＋ｄ、 ｅＶ）以下の非晶質シリ゛コン膜を用
いると、良好な特性の薄膜トランジスタが得られる半面
、空乏層の大きさが０．５μ以上と大きくなるなどの欠
点があった。
そこで、この発明は従来のこの様な欠点を解決するため
、製造が容易で、遮光によって特性の劣化することなく
、半導体層の厚さも０．３μ以下でよい薄膜トランジス
タを得ることを目的としている。
、製造が容易で、遮光によって特性の劣化することなく
、半導体層の厚さも０．３μ以下でよい薄膜トランジス
タを得ることを目的としている。
上記問題点を解決するために、この発明は、非晶質シリ
コン半導体層′の光転導度を、薄膜トランジスタの性能
を劣化することなく、下げるようにした。
コン半導体層′の光転導度を、薄膜トランジスタの性能
を劣化することなく、下げるようにした。
上記のように、非晶質シリコン半導体層の光転導度を下
げることにより、遮光膜を設ける必要を無くした。遮光
膜を設けないことにより、遮光膜に原因を有する電気特
性の劣化もなくなる。
げることにより、遮光膜を設ける必要を無くした。遮光
膜を設けないことにより、遮光膜に原因を有する電気特
性の劣化もなくなる。
以下に、この発明の大施例を図面に基づいて説明する。
第１図は２本発明の薄膜トランジスタの断面構造をしめ
す図である。１０はガラス基板。
す図である。１０はガラス基板。
１１はゲート電極、１２はゲート絶縁膜、１３は局在準
位密度Ｉ Ｘ １０ ／ （ｃｒＡ、 ｅＶ）以下の
非晶質シリコン膜、１４はドレイン電極、１５はソース
電極、１６は局在準位密度Ｉ Ｘ １０” ／ （ｃｎ
ｉ。
位密度Ｉ Ｘ １０ ／ （ｃｒＡ、 ｅＶ）以下の
非晶質シリコン膜、１４はドレイン電極、１５はソース
電極、１６は局在準位密度Ｉ Ｘ １０” ／ （ｃｎ
ｉ。
ｅＶ）以上の非晶質シリコン膜、１７は絶縁膜である。
１６の局在準位密度Ｉ Ｘ １０ ／ （ｃｆｆｌ、
ｅＶ）以上の非晶質シリコン膜を除いては、第１図の
断面構造をしめす図の、各部分を構成する材料は。
ｅＶ）以上の非晶質シリコン膜を除いては、第１図の
断面構造をしめす図の、各部分を構成する材料は。
第２図と同様である。１６の局在準位密度１×１０
／ （ｃＩＩｉ、 ｅＶ）以上の非晶質シリコン膜は、
１３の局在準位密度Ｉ Ｘ １０” ／ （ｃｆｆｌ、
ｅＶ）以下の非晶質シリコン膜と同様に、プラズマＣ
ＶＤ法。
／ （ｃＩＩｉ、 ｅＶ）以上の非晶質シリコン膜は、
１３の局在準位密度Ｉ Ｘ １０” ／ （ｃｆｆｌ、
ｅＶ）以下の非晶質シリコン膜と同様に、プラズマＣ
ＶＤ法。
リアクティブスパッタ法、イオンビームデポフッジョン
法などで形成出来ることが知られている。
法などで形成出来ることが知られている。
第３図（Ｂ）に、第１図の薄膜トランジスタのチャンネ
ル部のゲートに電圧を加えた場合の、断面のハンド構造
を示す。Ｅｃ、 Ｅｉ＋ Ｅｖはそれぞれ非晶質シリコ
ンＩｆ！１３．１６の伝導帯、フェルミ準位。
ル部のゲートに電圧を加えた場合の、断面のハンド構造
を示す。Ｅｃ、 Ｅｉ＋ Ｅｖはそれぞれ非晶質シリコ
ンＩｆ！１３．１６の伝導帯、フェルミ準位。
価電子帯のエネルギーを示す。ψＳはゲーＩ・絶縁膜１
２と非晶質半導体膜１３の界面の電位、ｄｌは局在準位
密度Ｉ Ｘ １０１′Ｉ／ （ｃａｔ、 ｅＶ）以下の
非晶質シリコン膜１３の膜厚、 ｄ２は局在準位密度１
×１０” ／ （ｃａｔ、 ｅＶ）以上の非晶質シリコ
ン膜１６の膜厚、Ｖｏｘは絶縁膜１２に加わる電圧であ
る。
２と非晶質半導体膜１３の界面の電位、ｄｌは局在準位
密度Ｉ Ｘ １０１′Ｉ／ （ｃａｔ、 ｅＶ）以下の
非晶質シリコン膜１３の膜厚、 ｄ２は局在準位密度１
×１０” ／ （ｃａｔ、 ｅＶ）以上の非晶質シリコ
ン膜１６の膜厚、Ｖｏｘは絶縁膜１２に加わる電圧であ
る。
第３図（Ｂ）で、φＳは、非晶質シリコン膜１３の局在
準位密度がＩ Ｘ １０’ ／ （ＣＪｌ、 ｅＶ）以
下と小さいので、第３図（Ａ）と殆ど変わらず、チャン
ネルに発生するフリーキャリアーの数も第３図（Ａ）と
略同様である。しかし、空乏層の深さは。
準位密度がＩ Ｘ １０’ ／ （ＣＪｌ、 ｅＶ）以
下と小さいので、第３図（Ａ）と殆ど変わらず、チャン
ネルに発生するフリーキャリアーの数も第３図（Ａ）と
略同様である。しかし、空乏層の深さは。
フェルミ準位の移動が１局在率位密度Ｉ Ｘ １０”’
／ （ｃｆｆｌ、 ｅＶ）以上の非晶質シリコン膜１６
によって妨げられるために、第３図（Ａ）と比べるとは
るかに小さくなる。このため、非晶質半導体膜１２と１
６を加えた膜厚は、第３図（Ａ）の場合と比べて略１／
２で良いことになる。光電流に関しては、半導体層の厚
さが薄いことと２局在率位密度の大きな膜１６が用いら
れていることにより。
／ （ｃｆｆｌ、 ｅＶ）以上の非晶質シリコン膜１６
によって妨げられるために、第３図（Ａ）と比べるとは
るかに小さくなる。このため、非晶質半導体膜１２と１
６を加えた膜厚は、第３図（Ａ）の場合と比べて略１／
２で良いことになる。光電流に関しては、半導体層の厚
さが薄いことと２局在率位密度の大きな膜１６が用いら
れていることにより。
第３図（Ａ）の場合と比べて大幅に減少する。
局在準位密度Ｉ Ｘ １０’″／ （ＣＩｌｌ、 ｅＶ
）以上の非晶質シリコン膜の作成方法としては、前記プ
ラズマＣＶＤ法、スパッタ法、イオンビームデボグツジ
ョン法などの外にも、非晶質シリコン膜に硼素。
）以上の非晶質シリコン膜の作成方法としては、前記プ
ラズマＣＶＤ法、スパッタ法、イオンビームデボグツジ
ョン法などの外にも、非晶質シリコン膜に硼素。
錫、ゲルマニウム、炭素、窒素、酸素などの不純物をド
ープしても形成出来ることが知られている。
ープしても形成出来ることが知られている。
”：：：二ＪｙＪ、１４：ｉＱ！ｌ Ｌｆ；−ｉ、Ｚ
４：、’ ＊ＦＦ！ ｈ ｙ ｙジスタの半導体層とし
て１局在率位密度Ｉ Ｘ １０”／ （ＣＩｌｌ、 ｅ
Ｖ）以上の非晶質シリコン膜と局在率位置度Ｉ Ｘ １
０ ／ （ａｄ、 ｅＶ）以下の非晶質シリコン膜を
有する膜を用いることにより、光電流が少なく、膜厚の
薄い（従って製造コストの低い）薄膜トランジスタを実
現出来る効果がある。
４：、’ ＊ＦＦ！ ｈ ｙ ｙジスタの半導体層とし
て１局在率位密度Ｉ Ｘ １０”／ （ＣＩｌｌ、 ｅ
Ｖ）以上の非晶質シリコン膜と局在率位置度Ｉ Ｘ １
０ ／ （ａｄ、 ｅＶ）以下の非晶質シリコン膜を
有する膜を用いることにより、光電流が少なく、膜厚の
薄い（従って製造コストの低い）薄膜トランジスタを実
現出来る効果がある。
第１図は、この発明にかかる薄膜トランジスタの断面構
造図、第２図は従来の薄膜トランジスタの断面構造図、
第３図（Ａ）は従来の薄膜トランジスタのバンド構造を
示す図、第３図（Ｂ）は。 本発明の薄膜トランジスタのバンド構造を示す図である
。 １０−−−−ガラス基板 １１−一一一一−−ゲート電極 １２−・−−−−一−−ゲート絶縁模 １３ ・−一一−−−局在準位密度Ｉ Ｘ １０” ／
（ｃｆｆｌ、 ｅＶ）以下の非晶質シリコン膜 １４−−・−−−・ソース電極 １５−−−−−−一ドレイン電極 １６−−−−一局在準位密度Ｉ Ｘ Ｌ Ｏ” ／ （
ｃＪ、ｅＶ）以上の非晶質シリコン膜 第２図 第１図 ／Ｕ ｎ”ウス暮灰
造図、第２図は従来の薄膜トランジスタの断面構造図、
第３図（Ａ）は従来の薄膜トランジスタのバンド構造を
示す図、第３図（Ｂ）は。 本発明の薄膜トランジスタのバンド構造を示す図である
。 １０−−−−ガラス基板 １１−一一一一−−ゲート電極 １２−・−−−−一−−ゲート絶縁模 １３ ・−一一−−−局在準位密度Ｉ Ｘ １０” ／
（ｃｆｆｌ、 ｅＶ）以下の非晶質シリコン膜 １４−−・−−−・ソース電極 １５−−−−−−一ドレイン電極 １６−−−−一局在準位密度Ｉ Ｘ Ｌ Ｏ” ／ （
ｃＪ、ｅＶ）以上の非晶質シリコン膜 第２図 第１図 ／Ｕ ｎ”ウス暮灰
Claims (2)
- （１）絶縁性基板上に設けた、ゲート電極、ゲート絶縁
膜、シリコンを含む非晶質半導体膜、ドレイン電極、ソ
ース電極からなる薄膜トランジスタにおいて、上記、非
晶質半導体膜は、ゲート電極と接する領域では、フェル
ミ準位近傍での局在準位密度が１×１０＾１＾７／（ｃ
ｍ＾３．ｅＶ）以下の層であり、ゲート電極と反対側の
面と接する領域ではフェルミ準位近傍での局在準位密度
が１×１０＾１＾７／（ｃｍ＾３．ｅＶ）以上の層であ
ることを特徴とする薄膜トランジスタ。 - （２）フェルミ準位近傍での局在準位密度が１×１０＾
１＾７／（ｃｍ＾３．ｅＶ）以上の層は、硼素、錫、ゲ
ルマニウム、炭素、窒素、酸素などの不純物がドープさ
れた非晶質シリコン膜であることを特徴とした、特許請
求の範囲第一項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21166784A JPS6189672A (ja) | 1984-10-09 | 1984-10-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21166784A JPS6189672A (ja) | 1984-10-09 | 1984-10-09 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189672A true JPS6189672A (ja) | 1986-05-07 |
Family
ID=16609598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21166784A Pending JPS6189672A (ja) | 1984-10-09 | 1984-10-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101242A (en) * | 1989-02-17 | 1992-03-31 | International Business Machines Corporation | Thin film transistor |
| JP2008309344A (ja) * | 2007-06-12 | 2008-12-25 | Kurimoto Ltd | 蓄熱装置 |
| JP2011135086A (ja) * | 2009-12-23 | 2011-07-07 | Samsung Electronics Co Ltd | 薄膜トランジスタ、その製造方法、およびそれを利用した表示基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204274A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60113971A (ja) * | 1983-11-26 | 1985-06-20 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置及びその製造方法 |
-
1984
- 1984-10-09 JP JP21166784A patent/JPS6189672A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204274A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
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| US9570621B2 (en) | 2009-12-23 | 2017-02-14 | Samsung Display Co., Ltd. | Display substrate, method of manufacturing the same |
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