JPH0449788B2 - - Google Patents
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- JPH0449788B2 JPH0449788B2 JP58222506A JP22250683A JPH0449788B2 JP H0449788 B2 JPH0449788 B2 JP H0449788B2 JP 58222506 A JP58222506 A JP 58222506A JP 22250683 A JP22250683 A JP 22250683A JP H0449788 B2 JPH0449788 B2 JP H0449788B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄膜電界効果トランジスタ及びその
製造方法に係り、とりわけ水素化非晶質シリコン
（ａ−Si：Ｈ）等の非単結晶シリコン又はシリコ
ン化合物半導体膜などの族元素を主成分とする
半導体薄膜電界効果トランジスタ（以降TFTと
呼ぶ）及びその製造方法に関するものである。
製造方法に係り、とりわけ水素化非晶質シリコン
（ａ−Si：Ｈ）等の非単結晶シリコン又はシリコ
ン化合物半導体膜などの族元素を主成分とする
半導体薄膜電界効果トランジスタ（以降TFTと
呼ぶ）及びその製造方法に関するものである。
従来例の構成とその問題点
600℃以下という比較的低温で、プラズマ堆積
法、スパツタ法あるいは熱CV−Ｄ法で作製され、
水素、フツ素等によつて原子結合対の不完全性が
補償された非晶質シリコンを代表とする族元素
を主成分とした非単結晶半導体薄膜は、弱いｎ型
又は真性の電子電導性を示し電子易動度が0.1〜
10cm2／Ｖ・secと比較的大きく且つ単結晶シリコ
ン等と比べ暗抵抗が大きいためｐ・ｎ接合分離を
形成しなくてもTFTにした場合オン抵抗とオフ
抵抗の比（ON−OFF比）が大きくとれる。従つ
て、これらの半導体TFTは、液晶と組合せるこ
とによつて画像表示装置等を構成したり、受光素
子と組合せることによつてイメージセンサを構成
したりするスイツチングアレー等への応用が有望
である。以下ａ−SiH膜を用いたTFTについて
主に述べる。
法、スパツタ法あるいは熱CV−Ｄ法で作製され、
水素、フツ素等によつて原子結合対の不完全性が
補償された非晶質シリコンを代表とする族元素
を主成分とした非単結晶半導体薄膜は、弱いｎ型
又は真性の電子電導性を示し電子易動度が0.1〜
10cm2／Ｖ・secと比較的大きく且つ単結晶シリコ
ン等と比べ暗抵抗が大きいためｐ・ｎ接合分離を
形成しなくてもTFTにした場合オン抵抗とオフ
抵抗の比（ON−OFF比）が大きくとれる。従つ
て、これらの半導体TFTは、液晶と組合せるこ
とによつて画像表示装置等を構成したり、受光素
子と組合せることによつてイメージセンサを構成
したりするスイツチングアレー等への応用が有望
である。以下ａ−SiH膜を用いたTFTについて
主に述べる。
第１図ａ，ｂに従来用いられている水素化非晶
質シリコン（ａ−Si：Ｈ）半導体を用いた逆スタ
ガー型TFTの典型的な構造断面図を示す。
質シリコン（ａ−Si：Ｈ）半導体を用いた逆スタ
ガー型TFTの典型的な構造断面図を示す。
従来用いられているTFTの構成を第１図ａ，
ｂを用い製造工程に従つて説明する。先ずガラス
等基板１上にCr等の金属を蒸着しゲート電極２
となるべき部分を残してエツチングする。次にプ
ラズマCVD法等により窒化シリコン膜３（以下
Si3N4）を0.1〜0.5μｍ、ａ−Si：Ｈ膜４を0.1〜
0.5μｍ、n+にドープしたａ−Si：Ｈ膜５ａ，５ｂ
を300Å〜1000Å程度連続堆積する。次にTFTと
して残すべき部分をレジストで被覆し、残余の部
分のn+a−Si：Ｈ、ａ−Si：Ｈ膜をエツチング除
去する。次にAl等の金属を蒸着し、ソース、ド
レイン電極６ａ，６ｂをパタニングする。更に、
Al電極６ａ，６ｂをマスクにして、両電極間に
存在するn+a−Si：Ｈの部分領域７をエツチング
することにより第１図ａの構造のTFTが完成す
る。
ｂを用い製造工程に従つて説明する。先ずガラス
等基板１上にCr等の金属を蒸着しゲート電極２
となるべき部分を残してエツチングする。次にプ
ラズマCVD法等により窒化シリコン膜３（以下
Si3N4）を0.1〜0.5μｍ、ａ−Si：Ｈ膜４を0.1〜
0.5μｍ、n+にドープしたａ−Si：Ｈ膜５ａ，５ｂ
を300Å〜1000Å程度連続堆積する。次にTFTと
して残すべき部分をレジストで被覆し、残余の部
分のn+a−Si：Ｈ、ａ−Si：Ｈ膜をエツチング除
去する。次にAl等の金属を蒸着し、ソース、ド
レイン電極６ａ，６ｂをパタニングする。更に、
Al電極６ａ，６ｂをマスクにして、両電極間に
存在するn+a−Si：Ｈの部分領域７をエツチング
することにより第１図ａの構造のTFTが完成す
る。
第１図ａの構造ではａ−Si：Ｈ膜４のゲート絶
縁膜（Si3N4）に対して反対側に位置する領域７
の面は、自由表面であり、その電子状態は水や
NH3等のガス吸着や液晶パネルへ応用する場合、
配向膜等の塗布により非常に敏感に影響される。
縁膜（Si3N4）に対して反対側に位置する領域７
の面は、自由表面であり、その電子状態は水や
NH3等のガス吸着や液晶パネルへ応用する場合、
配向膜等の塗布により非常に敏感に影響される。
したがつて、ａ−Si：HTFTを外光からの影
響を除外するために、第１図ａの構造のTFTに
ポリミド、チツ化シリコン、酸化シリコン等の絶
縁膜８を介してMo等の光しやへい用金属９を
TFTのチヤンネル部（で示す○印部分）上に
設置する構造のTFT第１図ｂがある。この場合
も絶縁膜８の被着形成方法や光しやへい金属９の
電位の浮遊によつてａ−Si：Ｈ膜の７で示される
面は敏感に変化する。
響を除外するために、第１図ａの構造のTFTに
ポリミド、チツ化シリコン、酸化シリコン等の絶
縁膜８を介してMo等の光しやへい用金属９を
TFTのチヤンネル部（で示す○印部分）上に
設置する構造のTFT第１図ｂがある。この場合
も絶縁膜８の被着形成方法や光しやへい金属９の
電位の浮遊によつてａ−Si：Ｈ膜の７で示される
面は敏感に変化する。
敏感に変化する様子を第１図ａ，ｂの（）の
断面に於けるａ−Si：HTFTのバンド構造図、
第２図ａ，ｂ，ｃを用いて説明する。第２図ａ，
ｂ，ｃに於いて、番号の指定は第１図と同様で、
２はゲート電極部、３はゲート絶縁層、４は半導
体層部分であつて、そのバンド構造を示し、EC，
EV，EFはそれぞれ伝導帯端エネルギー、価電子
帯端エネルギー及びフエルミ準位エネルギーを示
す。又、Δ1，Δ2はデバイ長である。ゲート電極
２に電圧を印加しない初期の状態、第２図ａでは
半導体層４の伝導帯端はフラツトであると仮定す
る。次に、ゲート電極２にゲート電圧VGを付加
すると、第２図ｂに示す様に半導体層４のゲート
絶縁層３との界面側で伝導帯端ECはデバイ長Δ1
の深さ程度の領域で下方にベンデイングしTFT
の半導体層４のゲート絶縁層３との界面近傍で、
チヤンネルが形成され、TFTがON状態になる。
自由空間１０側からの電界がなければ、第２図
ａ，ｂに示す様に、半導体層４の自由空間１０側
の伝導帯端ECは平坦である。しかるに自由空間
１０側には通常パツシベーシヨン膜がなければ電
気陰性度が半導体層３と異なるガスの吸着が生
じ、表面に電荷Ｑが生じる。また、パツシベーシ
ヨンや光しやへい用の金属を設置するための絶縁
体を半導体層に付加した場合もその製造方法や膜
質及び光しやへい用金属の浮遊電位により、半導
体層との界面に電荷Ｑを生じさせる。この電荷Ｑ
（正の場合）により半導体層４の自由空間１０側
の伝導帯端ECはデバイ長Δ2の深さ程度の範囲で
下方にベンデイングし、ベンデイング量は半導体
層４と自由空間１０の界面に於いてΔV程度であ
る。Δ2及びΔVは次の様に表される。
断面に於けるａ−Si：HTFTのバンド構造図、
第２図ａ，ｂ，ｃを用いて説明する。第２図ａ，
ｂ，ｃに於いて、番号の指定は第１図と同様で、
２はゲート電極部、３はゲート絶縁層、４は半導
体層部分であつて、そのバンド構造を示し、EC，
EV，EFはそれぞれ伝導帯端エネルギー、価電子
帯端エネルギー及びフエルミ準位エネルギーを示
す。又、Δ1，Δ2はデバイ長である。ゲート電極
２に電圧を印加しない初期の状態、第２図ａでは
半導体層４の伝導帯端はフラツトであると仮定す
る。次に、ゲート電極２にゲート電圧VGを付加
すると、第２図ｂに示す様に半導体層４のゲート
絶縁層３との界面側で伝導帯端ECはデバイ長Δ1
の深さ程度の領域で下方にベンデイングしTFT
の半導体層４のゲート絶縁層３との界面近傍で、
チヤンネルが形成され、TFTがON状態になる。
自由空間１０側からの電界がなければ、第２図
ａ，ｂに示す様に、半導体層４の自由空間１０側
の伝導帯端ECは平坦である。しかるに自由空間
１０側には通常パツシベーシヨン膜がなければ電
気陰性度が半導体層３と異なるガスの吸着が生
じ、表面に電荷Ｑが生じる。また、パツシベーシ
ヨンや光しやへい用の金属を設置するための絶縁
体を半導体層に付加した場合もその製造方法や膜
質及び光しやへい用金属の浮遊電位により、半導
体層との界面に電荷Ｑを生じさせる。この電荷Ｑ
（正の場合）により半導体層４の自由空間１０側
の伝導帯端ECはデバイ長Δ2の深さ程度の範囲で
下方にベンデイングし、ベンデイング量は半導体
層４と自由空間１０の界面に於いてΔV程度であ
る。Δ2及びΔVは次の様に表される。
ΔV＝2.44×1015・Ｑ／√ ……(1)
Δ2＝2.55×103／√ ……(2)
但し、ρは半導体層４のフエルミ準位付近のギ
ヤツプ内準位素度（cm-3・eV-1）である。Ｑは
電荷量〔クーロン／cm2〕である。この結果、半導
体層４の自由空間１０側にもバンドベンデイング
によるバツクチヤンネルが形成されTFTのドレ
イン電流に付加される。従つてｎ型エンハンスメ
ントTFT特性のOFF状態つまりゲート電極２に
ゲート電圧VGが印加されない状態に於いても、
正の電荷Ｑによつて生じる半導体層４の自由空間
１０側のバツクチヤンネルにそつて電子によるド
レイン電流が流れ、TETのOFF電流は増加し、
その結果TFTのON−OFF比（ON電流とOFF電
流の比）が低下する。この様な現像によつて、従
来のｎ型エンハンスメントTETは製造方法、環
境によつて特性が大きく変化し、再現性信頼性に
欠けた。
ヤツプ内準位素度（cm-3・eV-1）である。Ｑは
電荷量〔クーロン／cm2〕である。この結果、半導
体層４の自由空間１０側にもバンドベンデイング
によるバツクチヤンネルが形成されTFTのドレ
イン電流に付加される。従つてｎ型エンハンスメ
ントTFT特性のOFF状態つまりゲート電極２に
ゲート電圧VGが印加されない状態に於いても、
正の電荷Ｑによつて生じる半導体層４の自由空間
１０側のバツクチヤンネルにそつて電子によるド
レイン電流が流れ、TETのOFF電流は増加し、
その結果TFTのON−OFF比（ON電流とOFF電
流の比）が低下する。この様な現像によつて、従
来のｎ型エンハンスメントTETは製造方法、環
境によつて特性が大きく変化し、再現性信頼性に
欠けた。
発明の目的
本発明は、上下に述べた従来のTET（特にｎ型
エンハンスメントTFT）の欠点を改善し、TFT
のOFF特性を安定させることで、再現性信頼性
のすぐれたTFTを提供することを目的とする。
エンハンスメントTFT）の欠点を改善し、TFT
のOFF特性を安定させることで、再現性信頼性
のすぐれたTFTを提供することを目的とする。
発明の構成
以下、本発明の構成をTFTの要部断面図であ
る第３図ａ，ｂを用いて説明する。
る第３図ａ，ｂを用いて説明する。
本発明の特徴は、少なくとも半導体層４のチヤ
ンネルとなる領域でゲート絶縁層３に接する面と
反対側に位置する面すなわち第１，２図の７の部
分に次の様な性質を有する第２のシリコンを主成
分とする非単結晶半導体１１を設置する所にあ
る。その性質とは「伝導帯端ECから計つたフエ
ルミ準位エネルギーΔEF＝（EC−Ef）がTFTのチ
ヤンネルの形成する第１の半導体層４より大き
い。」ということである。
ンネルとなる領域でゲート絶縁層３に接する面と
反対側に位置する面すなわち第１，２図の７の部
分に次の様な性質を有する第２のシリコンを主成
分とする非単結晶半導体１１を設置する所にあ
る。その性質とは「伝導帯端ECから計つたフエ
ルミ準位エネルギーΔEF＝（EC−Ef）がTFTのチ
ヤンネルの形成する第１の半導体層４より大き
い。」ということである。
本発明のTFTの、第３図ａ，ｂの（）の断
面に於けるａ−Si：Ｈ TFTのバンド構造図を
第４図及び第５図に示す。
面に於けるａ−Si：Ｈ TFTのバンド構造図を
第４図及び第５図に示す。
第４図にノンドープａ−Si：Ｈ層４とより真性
又は弱いｐ型に価電子制御されたａ−Si：Ｈ層１
１のホモ接合を有する例を示す。即ちａ−si：Ｈ
膜層４の自由空間１０間の面に、伝導帯端ECか
ら計つたフエルミ準位エネルギーΔEF2＝EF−EC
がａ−Si：Ｈ膜のフエルミ準位エネルギーΔEF1
（通常0.5〜0.8eV）より大きい（ΔEF2＞ΔEF1）半
導体層１１として例えばポロン等の族元素をド
ープし真性又は弱いｐ型に価電子制御されたａ−
Si：Ｈ膜１１を設置する。この様にすれば、自由
空間１０側にガス吸着したり光しやへいのための
工程に於ける絶縁膜（第３図の８）の製造方法の
差や光しやへい金属９の浮遊電位により生じる電
荷Ｑが存在しても、電荷Ｑによる半導体層１１の
自由空間１０側表面に於ける伝導帯端ECの下方
へのベンデイング量ΔVをΔV＜ΔEF2−ΔEF1の条
件内におさめることが出来、このバンドベンデイ
ングによる電子の電流成分はTFT本来のオフ電
流にほとんど寄与しないほど小さくすることが出
来る。つまり、本発明のTFTは、OFF電流が自
由空間１０間の影響を受けず安定したON−OFF
非特性を示す。
又は弱いｐ型に価電子制御されたａ−Si：Ｈ層１
１のホモ接合を有する例を示す。即ちａ−si：Ｈ
膜層４の自由空間１０間の面に、伝導帯端ECか
ら計つたフエルミ準位エネルギーΔEF2＝EF−EC
がａ−Si：Ｈ膜のフエルミ準位エネルギーΔEF1
（通常0.5〜0.8eV）より大きい（ΔEF2＞ΔEF1）半
導体層１１として例えばポロン等の族元素をド
ープし真性又は弱いｐ型に価電子制御されたａ−
Si：Ｈ膜１１を設置する。この様にすれば、自由
空間１０側にガス吸着したり光しやへいのための
工程に於ける絶縁膜（第３図の８）の製造方法の
差や光しやへい金属９の浮遊電位により生じる電
荷Ｑが存在しても、電荷Ｑによる半導体層１１の
自由空間１０側表面に於ける伝導帯端ECの下方
へのベンデイング量ΔVをΔV＜ΔEF2−ΔEF1の条
件内におさめることが出来、このバンドベンデイ
ングによる電子の電流成分はTFT本来のオフ電
流にほとんど寄与しないほど小さくすることが出
来る。つまり、本発明のTFTは、OFF電流が自
由空間１０間の影響を受けず安定したON−OFF
非特性を示す。
第５図は、ａ−Si：Ｈ膜４とエネルギーギヤツ
プEg＝EC−EVがａ−Si：Ｈ膜（通常Eg＝1.6〜
1.8）より大きい第２の半導体層１１とのヘテロ
接合を有する場合である。例えば、半導体層１１
として炭素、酸素又は窒素を添加物として含み、
絶縁層でない非晶質シリコン化合物半導体層
（SiCx：Ｈ膜 SiOx：Ｈ膜又はSiNx：Ｈ膜）を
用いる。この様にすればおのずからΔEF2＞ΔEF1
の条件がみたされ前述したと同様にON−OFF比
特性の安定したａ−Si：HTFTが得られる。又
SiCx：Ｈ、SiOx：Ｈ又はSiNx：Ｈにボロン等
族元素をドープすることにより、ΔEF2はさらに
大きく出来、ΔV＜ΔEF2−ΔEF1の条件を現出させ
やすい。ということは、自由空間１０側の影響を
さらに受けにくくし効果が大きい。
プEg＝EC−EVがａ−Si：Ｈ膜（通常Eg＝1.6〜
1.8）より大きい第２の半導体層１１とのヘテロ
接合を有する場合である。例えば、半導体層１１
として炭素、酸素又は窒素を添加物として含み、
絶縁層でない非晶質シリコン化合物半導体層
（SiCx：Ｈ膜 SiOx：Ｈ膜又はSiNx：Ｈ膜）を
用いる。この様にすればおのずからΔEF2＞ΔEF1
の条件がみたされ前述したと同様にON−OFF比
特性の安定したａ−Si：HTFTが得られる。又
SiCx：Ｈ、SiOx：Ｈ又はSiNx：Ｈにボロン等
族元素をドープすることにより、ΔEF2はさらに
大きく出来、ΔV＜ΔEF2−ΔEF1の条件を現出させ
やすい。ということは、自由空間１０側の影響を
さらに受けにくくし効果が大きい。
更にボロン等族を含むｐ型ａ−Si：Ｈ膜や、
SiCx：Ｈ、SiOx：Ｈ、SiNx：Ｈ膜等のフエルミ
準位エネルギーEF付近のギヤツプステート密度
ρ（cm-3eV-1）はａ−Si：Ｈのρ（約1015〜1016cm
-3eV-1）より大きく、1017〜1019cm-3eV-1程度で
ある。従つて第４図、第５図に示す自由空間１０
側の電荷Ｑの影響により電子伝導帯端ECのベン
デイングする膜厚方向の深さ（デバイ長）Δ2及
びベンデイング量ΔVは(1)式、(2)式から明らかな
様にａ−Si：Ｈ膜に比べて各々1/3〜1/100程度に
小さくなり、チヤンネルを形成するａ−Si：Ｈ膜
４はほとんど自由空間１０側からの影響を受けな
くなる。
SiCx：Ｈ、SiOx：Ｈ、SiNx：Ｈ膜等のフエルミ
準位エネルギーEF付近のギヤツプステート密度
ρ（cm-3eV-1）はａ−Si：Ｈのρ（約1015〜1016cm
-3eV-1）より大きく、1017〜1019cm-3eV-1程度で
ある。従つて第４図、第５図に示す自由空間１０
側の電荷Ｑの影響により電子伝導帯端ECのベン
デイングする膜厚方向の深さ（デバイ長）Δ2及
びベンデイング量ΔVは(1)式、(2)式から明らかな
様にａ−Si：Ｈ膜に比べて各々1/3〜1/100程度に
小さくなり、チヤンネルを形成するａ−Si：Ｈ膜
４はほとんど自由空間１０側からの影響を受けな
くなる。
実施例の説明
以下、本発明の実施例を製造方法も含めて詳細
に説明する。
に説明する。
〔第１実施例〕
第６図、第７図に第１実施例のTFTの製造工
程ならびに要部断面図を示す。
程ならびに要部断面図を示す。
先ず、ガラス等基板１にクロムを蒸着しゲート
電極２となるべき部分を残してエツチングする
〔第６図ａ〕。次にプラズマCVDによりチツ化シ
リコン膜３を4000Å程度、ａ−Si：Ｈ膜４を4000
Å程度、n+ドープのａ−si：Ｈ膜５を500Å程度
連続して堆積する。次にTFTとして残すべき部
分をフオトレジストで、残余の部分のn+a−Si：
Ｈ膜５ａ−Si：Ｈ膜４をエツチング除去する〔第
６図ｂ〕。
電極２となるべき部分を残してエツチングする
〔第６図ａ〕。次にプラズマCVDによりチツ化シ
リコン膜３を4000Å程度、ａ−Si：Ｈ膜４を4000
Å程度、n+ドープのａ−si：Ｈ膜５を500Å程度
連続して堆積する。次にTFTとして残すべき部
分をフオトレジストで、残余の部分のn+a−Si：
Ｈ膜５ａ−Si：Ｈ膜４をエツチング除去する〔第
６図ｂ〕。
次に、クロムとアルミニウムの多層金属を蒸着
し、ソース、ドレイン電極６ａ，６ｂとしてパタ
ニングし、ソース、ドレイン電極６ａ，６ｂをマ
スクに両電極間に存在するn+a−Si：H5をエツチ
ング除去することによりソース、ドレイン電極６
ａ，６ｂとａ−Si：Ｈ膜とのオーミツク接触用の
n+a−Si：Ｈ膜領域5a、5bを形成する〔第６図
ｃ〕。更に、70：30の流量比で混合したシランガ
スとメタンガスに0.1vol％程度のジボランを混ぜ
てプラズマCVD法によりｐ型のSiCx：Ｈ膜１
１′500Å〜1000Å程度を全面に堆積する〔第６図
ｄ〕。
し、ソース、ドレイン電極６ａ，６ｂとしてパタ
ニングし、ソース、ドレイン電極６ａ，６ｂをマ
スクに両電極間に存在するn+a−Si：H5をエツチ
ング除去することによりソース、ドレイン電極６
ａ，６ｂとａ−Si：Ｈ膜とのオーミツク接触用の
n+a−Si：Ｈ膜領域5a、5bを形成する〔第６図
ｃ〕。更に、70：30の流量比で混合したシランガ
スとメタンガスに0.1vol％程度のジボランを混ぜ
てプラズマCVD法によりｐ型のSiCx：Ｈ膜１
１′500Å〜1000Å程度を全面に堆積する〔第６図
ｄ〕。
最後に、ポリイミドを1μ程度選択的に被着形
成して絶縁層８とし、その上にTFTのチヤンネ
ル部に外光の入射を防ぐ光しやへい板９をモリブ
デン金属等で形成した後、絶縁層８をマスクに
SiCx層１１′を選択的に除去して第３図の半導体
層１１を形成し、第６図ｅに示す本発明のTFT
を製造する。
成して絶縁層８とし、その上にTFTのチヤンネ
ル部に外光の入射を防ぐ光しやへい板９をモリブ
デン金属等で形成した後、絶縁層８をマスクに
SiCx層１１′を選択的に除去して第３図の半導体
層１１を形成し、第６図ｅに示す本発明のTFT
を製造する。
この実施例に於けるｐ型SiCx：Ｈ層１１の
ΔEF2は1.4eVであり第５図に於いてΔEF2−ΔEF1
は約0.7eVとなる。又フエルミ準位エネルギー付
近のギヤツプ準位密度ρは約1018cm-3eV-1であ
り、デバイ長Δ2260Åとなる。従つてSiCx：Ｈ
層１１′を500Åも堆積させれば外部からの固定電
荷による電界しみ込み（デバイ長）は十分
SiCx：Ｈで吸収され、TFTのOFF特性を劣化さ
せない。更に電荷量NS（Ｑ／ｅ〔cm-2〕；ｅ電子の
電荷クーロン）が1012〔cm-2〕という大きな量
（ゲート電圧20〜30V以上に相当）になつても
SiCx：Ｈの表面のバンドの下方ベンデイング量
ΔVは0.4eV程度で、ΔV＝0.4eV＜ΔEF2−ΔEF1＝
0.7eVの条件が満され、バンドベンデイングによ
る電子伝導によりTFTのOFF特性を劣化させな
い。
ΔEF2は1.4eVであり第５図に於いてΔEF2−ΔEF1
は約0.7eVとなる。又フエルミ準位エネルギー付
近のギヤツプ準位密度ρは約1018cm-3eV-1であ
り、デバイ長Δ2260Åとなる。従つてSiCx：Ｈ
層１１′を500Åも堆積させれば外部からの固定電
荷による電界しみ込み（デバイ長）は十分
SiCx：Ｈで吸収され、TFTのOFF特性を劣化さ
せない。更に電荷量NS（Ｑ／ｅ〔cm-2〕；ｅ電子の
電荷クーロン）が1012〔cm-2〕という大きな量
（ゲート電圧20〜30V以上に相当）になつても
SiCx：Ｈの表面のバンドの下方ベンデイング量
ΔVは0.4eV程度で、ΔV＝0.4eV＜ΔEF2−ΔEF1＝
0.7eVの条件が満され、バンドベンデイングによ
る電子伝導によりTFTのOFF特性を劣化させな
い。
第７図に本発明のTFTのドレイン電流ID(A)−
ゲート電圧VG(V)特性を示す。従来、本発明の
SiCx：Ｈ層１１を用いずに光しやへいしたTFT
〔第７図のＢ〕は、光しやへい工程を通す前の
TFTを乾燥雰囲気で測定したもの〔第７図のＡ〕
と比べVG＝Ｏ付近でドレイン電流がもち上がり
OFF電流が増加した結果、ON−OFF比が105か
ら103台に劣化している。
ゲート電圧VG(V)特性を示す。従来、本発明の
SiCx：Ｈ層１１を用いずに光しやへいしたTFT
〔第７図のＢ〕は、光しやへい工程を通す前の
TFTを乾燥雰囲気で測定したもの〔第７図のＡ〕
と比べVG＝Ｏ付近でドレイン電流がもち上がり
OFF電流が増加した結果、ON−OFF比が105か
ら103台に劣化している。
一方、本発明のTFT〔第７図Ｃ〕ではTFTの
ゲートしきい値電圧VTは多少ゲート電圧負の側
にシフトしているが、ON−OFF特性は５ケタ
（105）以上を維持している。
ゲートしきい値電圧VTは多少ゲート電圧負の側
にシフトしているが、ON−OFF特性は５ケタ
（105）以上を維持している。
〔第２実施例〕
本発明による第２のTFT製造実施例を、第８
図ａ，ｂの要部工程断面図を用いて説明する。第
８図ａは従来と同じ工程をへて製造されたTFT
であり、ソース、ドレイン電極形成まで完了して
いる。
図ａ，ｂの要部工程断面図を用いて説明する。第
８図ａは従来と同じ工程をへて製造されたTFT
であり、ソース、ドレイン電極形成まで完了して
いる。
次に、ソース、ドレイン電極をマスクにして
TFTのチヤンネル部にボロン又は炭素、チツ素、
酸素の内少なくとも１元素以上をイオン注入法に
より半導体層４の裏面に注入してドープされた領
域を形成しこのドープ領域を半導体層１１として
本発明のTFT第９図ｂが完成する。
TFTのチヤンネル部にボロン又は炭素、チツ素、
酸素の内少なくとも１元素以上をイオン注入法に
より半導体層４の裏面に注入してドープされた領
域を形成しこのドープ領域を半導体層１１として
本発明のTFT第９図ｂが完成する。
〔第３の実施例〕
第９図ａ〜ｅに本発明のTFTの第３の実施製
造方法を要部工程断面図により説明する。クロム
等の金属がゲート電極２として選択的に被着形成
された基板１に〔第９図ａ〕、ゲート絶縁膜とし
てチツ化シリコン膜３、ａ−Si：Ｈ膜４をそれぞ
れ厚さ0.1μｍ〜0.4μｍ程度プラズマCVD装置で堆
積する。引き続き、ボロンを10-510-4at％含む
SiC膜１１′、４と同等のａ−Si：Ｈ膜１５、n+
ドープしたａ−Si：Ｈ膜５をそれぞれ厚さ100Å、
1000Å、500Å程度連続して堆積する〔第９図
ｂ〕。第１のａ−Si：Ｈ膜４、SiC膜１１′、第２
のａ−Si：Ｈ膜１５、n+ドープしたａ−Si：Ｈ膜
５をフオトレジストをマスクにCF4ガス、O2ガス
の混合ガスを導入したプラズマエツチング装置に
よつて不要部分を除去してパターニングしSiC半
導体膜１１を形成する〔第９図ｃ〕。
造方法を要部工程断面図により説明する。クロム
等の金属がゲート電極２として選択的に被着形成
された基板１に〔第９図ａ〕、ゲート絶縁膜とし
てチツ化シリコン膜３、ａ−Si：Ｈ膜４をそれぞ
れ厚さ0.1μｍ〜0.4μｍ程度プラズマCVD装置で堆
積する。引き続き、ボロンを10-510-4at％含む
SiC膜１１′、４と同等のａ−Si：Ｈ膜１５、n+
ドープしたａ−Si：Ｈ膜５をそれぞれ厚さ100Å、
1000Å、500Å程度連続して堆積する〔第９図
ｂ〕。第１のａ−Si：Ｈ膜４、SiC膜１１′、第２
のａ−Si：Ｈ膜１５、n+ドープしたａ−Si：Ｈ膜
５をフオトレジストをマスクにCF4ガス、O2ガス
の混合ガスを導入したプラズマエツチング装置に
よつて不要部分を除去してパターニングしSiC半
導体膜１１を形成する〔第９図ｃ〕。
アルミニウム等の金属をソース、ドレイン電極
６ａ，６ｂとして選択的に被着形成〔第９図ｄ〕
した後、ソースドレイン電極６ａ，６ｂをマスク
にフツ酸と硝酸及び水の混合液でソース、ドレイ
ン電極間に存在する第２のａ−Si：Ｈ膜１５、n+
ドープしたａ−Si：Ｈ膜５を選択的に除去するこ
とにより第９図ｅに示すTFTが完成する。５ａ，
５ｂはソース、ドレイン電極６ａ，６ｂとａ−
Si：Ｈ膜４とのオーミツク接触改善に寄与し、ホ
ールブロツキング層１５ａ，１５ｂはホールブロ
ツキング性能を上げるためのものである。
６ａ，６ｂとして選択的に被着形成〔第９図ｄ〕
した後、ソースドレイン電極６ａ，６ｂをマスク
にフツ酸と硝酸及び水の混合液でソース、ドレイ
ン電極間に存在する第２のａ−Si：Ｈ膜１５、n+
ドープしたａ−Si：Ｈ膜５を選択的に除去するこ
とにより第９図ｅに示すTFTが完成する。５ａ，
５ｂはソース、ドレイン電極６ａ，６ｂとａ−
Si：Ｈ膜４とのオーミツク接触改善に寄与し、ホ
ールブロツキング層１５ａ，１５ｂはホールブロ
ツキング性能を上げるためのものである。
この構造及び製法の上の第１の特徴は、本発明
の他の実施例と同様にａ−Si：Ｈ膜４のゲート電
極２と反対に位置する面にボロンをドープした
SiCx：Ｈ（Ｘ＝０〜0.7）膜１１を設置することに
より、その後の工程や外部から影響を受け難くく
なり、OFF状態の安定したTFTが提供出来る。
本実施例の第２の特徴は、オーミツク層５、ブロ
ツキング層１５を選択的に除去する工程に於い
て、ボロンをドープしたSiCx：Ｈ膜１１′がエツ
チングストツパーになり不要にａ−Si：Ｈ膜４を
除去するということがなくなり、ａ−Si：Ｈ膜４
の膜べりがなく、TFTの設計通りの膜厚におさ
まるということである。
の他の実施例と同様にａ−Si：Ｈ膜４のゲート電
極２と反対に位置する面にボロンをドープした
SiCx：Ｈ（Ｘ＝０〜0.7）膜１１を設置することに
より、その後の工程や外部から影響を受け難くく
なり、OFF状態の安定したTFTが提供出来る。
本実施例の第２の特徴は、オーミツク層５、ブロ
ツキング層１５を選択的に除去する工程に於い
て、ボロンをドープしたSiCx：Ｈ膜１１′がエツ
チングストツパーになり不要にａ−Si：Ｈ膜４を
除去するということがなくなり、ａ−Si：Ｈ膜４
の膜べりがなく、TFTの設計通りの膜厚におさ
まるということである。
以上では、半導体薄膜の一方の面にゲート絶縁
膜があり他方の面にソース、ドレイン電極を有す
るスタガー型TFTで、且つ第３，６，７，９，
１０，１１図に例示するように基板側にゲート電
極を先ず形成する構造の逆スタガー型TFTにつ
き本発明を詳細に説明した。本発明の基本とする
ところは第４，５図のバンドダイヤグラムに示さ
れる思想をTFTに具現化することであり、半導
体薄膜の一方の側にゲート絶縁膜及びソース、ド
レイン電極を有するコプレナー型にも適用される
のは当然である。
膜があり他方の面にソース、ドレイン電極を有す
るスタガー型TFTで、且つ第３，６，７，９，
１０，１１図に例示するように基板側にゲート電
極を先ず形成する構造の逆スタガー型TFTにつ
き本発明を詳細に説明した。本発明の基本とする
ところは第４，５図のバンドダイヤグラムに示さ
れる思想をTFTに具現化することであり、半導
体薄膜の一方の側にゲート絶縁膜及びソース、ド
レイン電極を有するコプレナー型にも適用される
のは当然である。
発明の効果
本発明は、チヤンネル部を形成するａ−Si：Ｈ
膜のゲート電極と反対の側に位置する面にａ−
Si：Ｈ膜より伝導帯端から計つたフエルミ準位エ
ネルギーΔEFが大きい半導体膜を設置することに
より、外部からのガス吸着並びにTFTのソー
ス・ドレイン形成後の工程による影響に対して安
定な特性（特にOFF状態特に）を有するTFTを
提供出来る。又、本発明はソース、ドレイン電極
のオーミツク層形成工程に於いて半導体層（ａ−
Si：Ｈ膜）の不要なオーバーエツチングがなく、
その膜厚が設計通りに実現出来るという効果も有
する。
膜のゲート電極と反対の側に位置する面にａ−
Si：Ｈ膜より伝導帯端から計つたフエルミ準位エ
ネルギーΔEFが大きい半導体膜を設置することに
より、外部からのガス吸着並びにTFTのソー
ス・ドレイン形成後の工程による影響に対して安
定な特性（特にOFF状態特に）を有するTFTを
提供出来る。又、本発明はソース、ドレイン電極
のオーミツク層形成工程に於いて半導体層（ａ−
Si：Ｈ膜）の不要なオーバーエツチングがなく、
その膜厚が設計通りに実現出来るという効果も有
する。
第１図ａ，ｂは従来のTFTの要部構成断面図、
第２図ａ，ｂ，ｃは従来のTFTのバンド構造図、
第３図ａ，ｂは本発明の実施例のTFTの要部構
成断面図、第４図、第５図は本発明のTFTのバ
ンド構造図、第６図ａ〜ｅ、第８図ａ，ｂ、第９
図ａ〜ｅは本発明のTFTの要部製造工程断面図、
第７図はTFTのドレイン電流−ゲート電圧特性
を示す図である。 １……基板、２……ゲート電極、３……ゲート
絶縁膜、４，１５……ａ−Si：Ｈ膜、５，５ａ，
５ｂ……n+ドープａ−Si：Ｈ膜、６，６ａ，６ｂ
……ソース、ドレイン電極、１１……ボロン、炭
素、チツ素、酸素の内少なくとも１元素を含むａ
−Si：Ｈ膜又はａ−Si化合物半導体膜。
第２図ａ，ｂ，ｃは従来のTFTのバンド構造図、
第３図ａ，ｂは本発明の実施例のTFTの要部構
成断面図、第４図、第５図は本発明のTFTのバ
ンド構造図、第６図ａ〜ｅ、第８図ａ，ｂ、第９
図ａ〜ｅは本発明のTFTの要部製造工程断面図、
第７図はTFTのドレイン電流−ゲート電圧特性
を示す図である。 １……基板、２……ゲート電極、３……ゲート
絶縁膜、４，１５……ａ−Si：Ｈ膜、５，５ａ，
５ｂ……n+ドープａ−Si：Ｈ膜、６，６ａ，６ｂ
……ソース、ドレイン電極、１１……ボロン、炭
素、チツ素、酸素の内少なくとも１元素を含むａ
−Si：Ｈ膜又はａ−Si化合物半導体膜。
Claims (1)
- 【特許請求の範囲】 １ シリコンを主成分とする第１の非単結晶半導
体薄膜の一方の主面にゲート絶縁膜を介してゲー
ト電極が形成され、前記第１の非単結晶半導体薄
膜の他方の主面上に選択的にソース、ドレイン電
極及び該ソース、ドレイン電極間にシリコンを主
成分とする第２の非単結晶半導体薄膜が形成さ
れ、伝導帯エネルギー端Ecから計つたフエルミ準
位エネルギー（Ec−Ef）が前記第１の非単結晶半
導体薄膜より前記第２の非単結晶半導体薄膜の方
が大きいことを特徴とする薄膜電界効果型半導体
装置。 ２ シリコンを主成分とする第２の非単結晶半導
体薄膜にボロン等の族元素を不純物としてドー
プしたことを特徴とする特許請求の範囲第１項記
載の薄膜電界効果型半導体装置。 ３ 第２の非単結晶半導体薄膜のエネルギーギヤ
ツプEcが第１の非単結晶半導体薄膜のエネルギー
ギヤツプに比べて大きいことを特徴とする特許請
求の範囲第１項記載の薄膜電界効果型半導体装
置。 ４ 基板上に、ゲート電極、ゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にシリコンを主
成分とし薄膜電界効果型トランジスタのチヤンネ
ルを形成する第１の非単結晶半導体薄膜及びn+
ドープされた第２の非単結晶半導体薄膜を形成す
る工程と、前記第２の非単結晶半導体薄膜上にソ
ース、ドレイン電極を選択的に形成する工程と、
前記ソース、ドレイン電極間の前記第２の非単結
晶半導体薄膜を除去した後、前記ソース、ドレイ
ン電極間の前記第１の非単結晶半導体薄膜表面に
前記ソース、ドレイン電極をマスクにしてイオン
注入法で不純物を注入することにより伝導帯エネ
ルギー端Ecから計つたフエルミ準位エネルギー
（Ec−Ef）が前記第１の非単結晶半導体薄膜より
大きいシリコンを主成分とする第３の非単結晶半
導体薄膜を形成する工程を含むことを特徴とする
薄膜電界効果型半導体装置の製造方法。 ５ 第３の非単結晶半導体薄膜にボロン等の族
元素を不純物としてイオン注入することを特徴と
する特許請求の範囲第４項に記載の薄膜電界効果
型半導体装置の製造方法。 ６ 選択的にゲート電極が被着形成された基板
に、ゲート絶縁膜、シリコンを主成分とする第１
の非単結晶半導体薄膜、伝導帯エネルギー端Ecか
ら計つたフエルミ準位エネルギー（Ec−Ef）が前
記第１の非単結晶半導体薄膜より大きいシリコン
を主成分とする第２の非単結晶半導体薄膜、第３
の真性型の非単結晶半導体薄膜、及びn+ドープ
された第４の非単結晶半導体薄膜を連続して堆積
する工程、前記第１、第２、第３及び第４の非単
結晶半導体薄膜をパターニイングする工程、ソー
ス・ドレイン電極を選択的に被着形成した後、前
記ソース・ドレイン電極をマスクにして前記ソー
ス・ドレイン電極間に延在する前記第３、第４の
非単結晶半導体薄膜を除去する工程を含む薄膜電
界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222506A JPS60113971A (ja) | 1983-11-26 | 1983-11-26 | 薄膜電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222506A JPS60113971A (ja) | 1983-11-26 | 1983-11-26 | 薄膜電界効果型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113971A JPS60113971A (ja) | 1985-06-20 |
| JPH0449788B2 true JPH0449788B2 (ja) | 1992-08-12 |
Family
ID=16783492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222506A Granted JPS60113971A (ja) | 1983-11-26 | 1983-11-26 | 薄膜電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113971A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198865A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 薄膜トランジスタ |
| JPS615578A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 薄膜トランジスタ |
| JPS6189672A (ja) * | 1984-10-09 | 1986-05-07 | Agency Of Ind Science & Technol | 薄膜トランジスタ |
| JPS63193568A (ja) * | 1987-02-05 | 1988-08-10 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| JPH01102968A (ja) * | 1987-10-15 | 1989-04-20 | Nec Corp | 液晶パネル装置 |
| JPH069246B2 (ja) * | 1987-11-02 | 1994-02-02 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH01241175A (ja) * | 1988-03-23 | 1989-09-26 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JP2663500B2 (ja) * | 1988-04-28 | 1997-10-15 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
| JPH0687392B2 (ja) * | 1988-05-02 | 1994-11-02 | キヤノン株式会社 | 電子放出素子の製造方法 |
| JPH0646660B2 (ja) * | 1988-08-12 | 1994-06-15 | 株式会社精工舎 | シリコン薄膜トランジスタの製造方法 |
| JPH06101563B2 (ja) * | 1988-07-19 | 1994-12-12 | 工業技術院長 | 薄膜電界効果トランジスタとその製造方法 |
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-
1983
- 1983-11-26 JP JP58222506A patent/JPS60113971A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS=1982 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113971A (ja) | 1985-06-20 |
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