JPH01115162A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH01115162A JPH01115162A JP62271865A JP27186587A JPH01115162A JP H01115162 A JPH01115162 A JP H01115162A JP 62271865 A JP62271865 A JP 62271865A JP 27186587 A JP27186587 A JP 27186587A JP H01115162 A JPH01115162 A JP H01115162A
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- 239000010409 thin film Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 21
- 238000002161 passivation Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000011347 resin Substances 0.000 claims abstract description 11
- 229920005989 resin Polymers 0.000 claims abstract description 11
- 239000011521 glass Substances 0.000 claims abstract description 10
- 230000003287 optical effect Effects 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 31
- 239000000470 constituent Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910017875 a-SiN Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶テレビ用薄膜トランジスタアレイ等に利用
される薄膜トランジスタ及びその製造方法に関する。
される薄膜トランジスタ及びその製造方法に関する。
（従来の技術）
従来液晶テレビ用の薄膜１〜ランジスタとして用いられ
ているものとしてはアモルファスシリコンを用いたもの
が代表的である。第２図に本発明と対比すべき従来の素
子構造を示しである。Ｎ ｉ Ｃｒをグー１−電極１２
とする逆スタガ構造の薄膜トランジスタの断面図である
。１１はガラス基板で、１３はａ −ＳｉＮ ： ＩＩ
（水素化アモルファスシリコンナイトライド）、１４
はａ−３ｉ：Ｈ（水素化アモルファスシリコン）膜でこ
れらはプラズマＣＶＤ装置を用いて連続的に成長させて
いる。１５はオーミックコンタクト用のｎ”ａ−Ｓｉ：
Ｈ膜で、１６はＴｉ／ＮｉＣｒ電極である。ソース・ド
レイン電極となる１５、１６は所謂背面露光を用いてい
る。
ているものとしてはアモルファスシリコンを用いたもの
が代表的である。第２図に本発明と対比すべき従来の素
子構造を示しである。Ｎ ｉ Ｃｒをグー１−電極１２
とする逆スタガ構造の薄膜トランジスタの断面図である
。１１はガラス基板で、１３はａ −ＳｉＮ ： ＩＩ
（水素化アモルファスシリコンナイトライド）、１４
はａ−３ｉ：Ｈ（水素化アモルファスシリコン）膜でこ
れらはプラズマＣＶＤ装置を用いて連続的に成長させて
いる。１５はオーミックコンタクト用のｎ”ａ−Ｓｉ：
Ｈ膜で、１６はＴｉ／ＮｉＣｒ電極である。ソース・ド
レイン電極となる１５、１６は所謂背面露光を用いてい
る。
（発明が解決しようとする問題点）
前記の従来の技術に於いて、背面露光法を用いて自己整
合的にソース・ドレインを形成するとき、光は前記アモ
ルファスシリコンａ−５ｉ１４を通過してその上部の感
光性樹脂被膜を感光する必要がある。
合的にソース・ドレインを形成するとき、光は前記アモ
ルファスシリコンａ−５ｉ１４を通過してその上部の感
光性樹脂被膜を感光する必要がある。
しかし、通常アモルファスシリコンａ−Ｓｉの光学的禁
止帯幅は１．７〜１．８ｅＶであるから１通常用いられ
ている露光装置の光源で感光性樹脂被膜を感光されるた
めには長時間の露光が必要でスループットが極めて悪い
。このためａｓｉ１４の厚さを１００〜２００人の如く
薄くしてできるだけ通過する光量を多くするようにして
いる。しかし、あまり薄くするとｖｔやドレイン電流の
再現性等に問題がでてくる。
止帯幅は１．７〜１．８ｅＶであるから１通常用いられ
ている露光装置の光源で感光性樹脂被膜を感光されるた
めには長時間の露光が必要でスループットが極めて悪い
。このためａｓｉ１４の厚さを１００〜２００人の如く
薄くしてできるだけ通過する光量を多くするようにして
いる。しかし、あまり薄くするとｖｔやドレイン電流の
再現性等に問題がでてくる。
本発明は上記問題点を解決するためのもので、ソース・
ドレイン間のリーク電流の低減あるいは耐熱性向上等の
ための手段、構造を有する薄膜トランジスタ及びその製
造方法を提供することを目的とするものである。
ドレイン間のリーク電流の低減あるいは耐熱性向上等の
ための手段、構造を有する薄膜トランジスタ及びその製
造方法を提供することを目的とするものである。
（問題点を解決するための手段）
本発明は、上記目的を達成するために、シリコンを一主
要な構成元素とし、非晶質半導体を活性層とする薄膜ト
ランジスタにおいて、前記半導体の光学的禁止帯幅（Ｅ
ｇ）がＥｇ”１．９ｅＶ以上とするものである。
要な構成元素とし、非晶質半導体を活性層とする薄膜ト
ランジスタにおいて、前記半導体の光学的禁止帯幅（Ｅ
ｇ）がＥｇ”１．９ｅＶ以上とするものである。
また、本発明の製造方法は、ガラス基板上に、光を透過
させないゲート電極を形成した後、ゲート絶縁膜、Ｅ！
ζ≧１．９ｅＶの非晶質半導体層、パッシベーション絶
縁層を順次形成する工程と、しかる後感光性構脂被膜を
塗布した後、前記ガラス基板裏面からの背面露光法で、
前記感光性樹脂被膜を露光し、ゲート電極と同一パター
ンを残存され７＋工程と、このパターンをマスクとして
前記パッシベーション膜を除去する工程と、前記パッシ
ベーション膜をマスクとして、■族或いはＶ族イオンを
導入し、ソース・ドレイン領域を形成する工程とを有す
る方法である。
させないゲート電極を形成した後、ゲート絶縁膜、Ｅ！
ζ≧１．９ｅＶの非晶質半導体層、パッシベーション絶
縁層を順次形成する工程と、しかる後感光性構脂被膜を
塗布した後、前記ガラス基板裏面からの背面露光法で、
前記感光性樹脂被膜を露光し、ゲート電極と同一パター
ンを残存され７＋工程と、このパターンをマスクとして
前記パッシベーション膜を除去する工程と、前記パッシ
ベーション膜をマスクとして、■族或いはＶ族イオンを
導入し、ソース・ドレイン領域を形成する工程とを有す
る方法である。
（作 用）
ゲート電極をマスクとする背面露光でゲート電極と自己
整合的にソース及びドレインを形成するためには表面上
の感光性樹脂被膜に十分光が届く必要がある。光の透過
を妨げるものはアモルファスシリコンａ−３ｉによる光
吸収である。従って、本発明は、光学的禁止帯幅１，９
ｅＶ以上の半導体すなわちアモルファスシリコンａ−３
ｉ自体の光学的禁止シ（Ｆ幅を大きくするか光学的禁止
帯幅の大きい材料であるアモルファスシリコンカーバイ
ドａ−８ｉＣ或いはアモルファスシリコンナイトライド
ａ−３ｉ：Ｈのいずれかを用いる。本発明によれば、背
面露光により、ゲート社極とソース、ドレインを自己整
合で確実に形成でき、高性能な薄膜トランジスタを得る
ことが可能となる。
整合的にソース及びドレインを形成するためには表面上
の感光性樹脂被膜に十分光が届く必要がある。光の透過
を妨げるものはアモルファスシリコンａ−３ｉによる光
吸収である。従って、本発明は、光学的禁止帯幅１，９
ｅＶ以上の半導体すなわちアモルファスシリコンａ−３
ｉ自体の光学的禁止シ（Ｆ幅を大きくするか光学的禁止
帯幅の大きい材料であるアモルファスシリコンカーバイ
ドａ−８ｉＣ或いはアモルファスシリコンナイトライド
ａ−３ｉ：Ｈのいずれかを用いる。本発明によれば、背
面露光により、ゲート社極とソース、ドレインを自己整
合で確実に形成でき、高性能な薄膜トランジスタを得る
ことが可能となる。
（実施例）
活性層としてＳｉＣを用いた場合について説明する。第
１図Ａにおいて１はガラス基板、２はゲートとなるＣｒ
＠極である。ゲート電極２を選択形成後、例えばプラズ
マＣｖｏ法でゲート絶縁膜となるシリコン窒化（シリコ
ンナイトライド、ＳＮ）膜３を２０００人、能動層とな
るａ−３ｉＣ（アモルファスシリコンカーバイド）膜４
を８００人及びパッシベーション膜となるシリコン窒化
膜（ＳＮ）５を３０００人連続的に形成する。光学的禁
止帯幅Ｅｇが１．９ｅＶ以上であり能動層となるＳｉＣ
薄膜はプラズマＣｖＤ法又はＥＣＲプラズマＣＶＤ法で
、例えばＳｉＨ４とＣＨ，用いて形成することができる
。
１図Ａにおいて１はガラス基板、２はゲートとなるＣｒ
＠極である。ゲート電極２を選択形成後、例えばプラズ
マＣｖｏ法でゲート絶縁膜となるシリコン窒化（シリコ
ンナイトライド、ＳＮ）膜３を２０００人、能動層とな
るａ−３ｉＣ（アモルファスシリコンカーバイド）膜４
を８００人及びパッシベーション膜となるシリコン窒化
膜（ＳＮ）５を３０００人連続的に形成する。光学的禁
止帯幅Ｅｇが１．９ｅＶ以上であり能動層となるＳｉＣ
薄膜はプラズマＣｖＤ法又はＥＣＲプラズマＣＶＤ法で
、例えばＳｉＨ４とＣＨ，用いて形成することができる
。
しかる後、全面に感光性樹脂被膜６を全面に塗布した後
、ガラス裏面側から、前記ゲート電極２をマスクとして
光ａを用いて前記被膜６を露光し、第１図Ｂに示すよう
に前記ゲート電極２と同一形状に前記波膜６のパターン
６ａを残存させた後（第１図Ｂ）、被膜パターン６ａを
マスクとしてパッシベーション膜５を選択的に除去して
膜５のパターン５ａを形成する（第１図Ｃ）。しかる後
、被膜パターン６ａを除去後、残存するバッシベーショ
ン膜パターン５ａをマスクとしてイオンシャワードーピ
ング法によりリンＰを導入し、ソース・ドレインｎ型高
濃度領域１６．１７を形成した後、第１図Ｅに示すごと
くアモルファスシリコンカーバイドａ−ＳｉＣの島領域
を形成する。その後、例えばアルミニウムを蒸着し、ソ
ース・ドレイン領域等の電極１８．１９を形成する事に
より素子が完成する。
、ガラス裏面側から、前記ゲート電極２をマスクとして
光ａを用いて前記被膜６を露光し、第１図Ｂに示すよう
に前記ゲート電極２と同一形状に前記波膜６のパターン
６ａを残存させた後（第１図Ｂ）、被膜パターン６ａを
マスクとしてパッシベーション膜５を選択的に除去して
膜５のパターン５ａを形成する（第１図Ｃ）。しかる後
、被膜パターン６ａを除去後、残存するバッシベーショ
ン膜パターン５ａをマスクとしてイオンシャワードーピ
ング法によりリンＰを導入し、ソース・ドレインｎ型高
濃度領域１６．１７を形成した後、第１図Ｅに示すごと
くアモルファスシリコンカーバイドａ−ＳｉＣの島領域
を形成する。その後、例えばアルミニウムを蒸着し、ソ
ース・ドレイン領域等の電極１８．１９を形成する事に
より素子が完成する。
なお、オーミック性を改善するため、第１図Ｃは第１図
りのち、Ｐ−ＣＶＤ法でｎ”ａ−５Ｌ膜を形Ｉ戊しても
よい。また、アモルファスシリコンカーバイドａ−８ｉ
Ｃ膜４の代わりに、アモルファスシリコンナイトライド
ａ−３ｉＮを用いてもよく、あるいはアモルファスシリ
コンａ−８ｉの光学的禁止帯幅高めてもよい。
りのち、Ｐ−ＣＶＤ法でｎ”ａ−５Ｌ膜を形Ｉ戊しても
よい。また、アモルファスシリコンカーバイドａ−８ｉ
Ｃ膜４の代わりに、アモルファスシリコンナイトライド
ａ−３ｉＮを用いてもよく、あるいはアモルファスシリ
コンａ−８ｉの光学的禁止帯幅高めてもよい。
（発明の効果）
本発明の薄膜トランジスタによれば、背面露光にて確実
にソース・ドルインを形成することができ、ゲート領域
と同じ形状のパッシベーション膜を残存し、それをマス
クとしてアモルファスシリコンカーバイドａ−８ｉＣ等
の非晶質膜に不純物を８人することができるため、ゲー
ト電極とソース・ドレイン領域との重なりによる容量が
なくなり、寄生容量による悪影響を除外ができる。
にソース・ドルインを形成することができ、ゲート領域
と同じ形状のパッシベーション膜を残存し、それをマス
クとしてアモルファスシリコンカーバイドａ−８ｉＣ等
の非晶質膜に不純物を８人することができるため、ゲー
ト電極とソース・ドレイン領域との重なりによる容量が
なくなり、寄生容量による悪影響を除外ができる。
又本発明の製造方法によれば、背面露光法が工程に容易
に用いられるため、工程数の短縮化にもつながるだけで
なく、光学的禁止帯幅が大きく半導体膜を用いるため、
リーク電流の減少、高温下での耐熱性、更にアモルファ
スシリコンカーバイドａ−８ｉＣにおいて特に易動度の
向上筒が可能となる。
に用いられるため、工程数の短縮化にもつながるだけで
なく、光学的禁止帯幅が大きく半導体膜を用いるため、
リーク電流の減少、高温下での耐熱性、更にアモルファ
スシリコンカーバイドａ−８ｉＣにおいて特に易動度の
向上筒が可能となる。
第１図は本発明の一実施例における薄膜トランジスタの
製造プロセス断面図、第２図は従来の自己整合型ａ−８
ｉトランジスタの断面図である。 １ ・・・ガラス基板、２・・・ゲート電極（Ｃｒ＠極
）、３ ・・・ゲート絶縁膜、４ ・・・ａ−５ｉＣ１
ｌＱ、５ ・・・パッシベーション膜、６・・・感光性
樹脂被膜。 第１図 １゛力゛ラス基檄 ２−Ｃｒ”ｌｂ
３，５−５Ｎａ４”’ ＳＬＣ：便 ６ 感
光性樹脂被膜ｐ ・ リ）・ド−フ゛ 第２図 １ら
製造プロセス断面図、第２図は従来の自己整合型ａ−８
ｉトランジスタの断面図である。 １ ・・・ガラス基板、２・・・ゲート電極（Ｃｒ＠極
）、３ ・・・ゲート絶縁膜、４ ・・・ａ−５ｉＣ１
ｌＱ、５ ・・・パッシベーション膜、６・・・感光性
樹脂被膜。 第１図 １゛力゛ラス基檄 ２−Ｃｒ”ｌｂ
３，５−５Ｎａ４”’ ＳＬＣ：便 ６ 感
光性樹脂被膜ｐ ・ リ）・ド−フ゛ 第２図 １ら
Claims (3)
- （１）シリコンを一主要な構成元素とし、非晶質半導体
を活性層とする薄膜トランジスタにおいて、前記半導体
の光学的禁止帯幅（Ｅｇ）がＥｇ＝１．９ｅＶ以上であ
ること、を特徴とする薄膜トランジスタ。 - （２）上記非晶半導体材料がアモルファスシリコンカー
バイト、アモルファスシリコンナイトライドのいずれか
である事を特徴とする特許請求の範囲第（１）項に記載
の薄膜トランジスタ。 - （３）ガラス基板上に、光を透過させないゲート電極を
形成した後、ゲート絶縁膜、 Ｅｇ≧１．９ｅＶの非晶質半導体層、パッシベーシヨン
絶縁層を順次形成する工程と、しかる後感光性樹脂被膜
を塗布した後、前記ガラス基板裏面からの背面露光法で
、前記感光性樹脂被膜を露光し、ゲート電極と同一パタ
ーンを残存される工程と、このパターンをマスクとして
前記パッシベーシヨン膜を除去する工程と、前記パッシ
ベーシヨン膜をマスクとして、III族或いはＶ族イオン
を導入し、ソース・ドレイン領域を形成する工程とを含
むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271865A JPH01115162A (ja) | 1987-10-29 | 1987-10-29 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271865A JPH01115162A (ja) | 1987-10-29 | 1987-10-29 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01115162A true JPH01115162A (ja) | 1989-05-08 |
Family
ID=17505974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271865A Pending JPH01115162A (ja) | 1987-10-29 | 1987-10-29 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01115162A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209777A (ja) * | 1990-01-11 | 1991-09-12 | Matsushita Electric Ind Co Ltd | アクティブマトリクスアレー及びその製造方法と表示装置の製造方法 |
| JP2001203201A (ja) * | 1999-11-01 | 2001-07-27 | Applied Materials Inc | Ｈｄｐ−ｃｖｄを適用したバリヤ層の堆積 |
| US6323069B1 (en) * | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6731531B1 (en) | 1997-07-29 | 2004-05-04 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6835638B1 (en) | 1997-07-29 | 2004-12-28 | Micron Technology, Inc. | Silicon carbide gate transistor and fabrication process |
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| JPS5867067A (ja) * | 1981-10-16 | 1983-04-21 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
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-
1987
- 1987-10-29 JP JP62271865A patent/JPH01115162A/ja active Pending
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| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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