JP2631476B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Description
【発明の詳細な説明】 〔概要〕 ゲート絶縁膜とシリコンを含む半導体からなる薄膜ト
ランジスタの製造方法に関し、 半導体層とゲート絶縁膜との間の界面において内部応
力の差に起因して生じる格子歪を低減することを目的と
し、 半導体層とゲート電極との間にゲート絶縁膜が介在す
る薄膜トランジスタの製造方法であって、ゲート絶縁膜
をプラズマCVD法により形成し、第１の周波数により、
応力が第１の方向である第１のゲート絶縁膜を形成する
工程と、前記第１の周波数とは異なる第２の周波数によ
り、応力が前記第１の方向とは反対の第２の方向である
第２のゲート絶縁膜を形成する工程とを含むように構成
する。
ランジスタの製造方法に関し、 半導体層とゲート絶縁膜との間の界面において内部応
力の差に起因して生じる格子歪を低減することを目的と
し、 半導体層とゲート電極との間にゲート絶縁膜が介在す
る薄膜トランジスタの製造方法であって、ゲート絶縁膜
をプラズマCVD法により形成し、第１の周波数により、
応力が第１の方向である第１のゲート絶縁膜を形成する
工程と、前記第１の周波数とは異なる第２の周波数によ
り、応力が前記第１の方向とは反対の第２の方向である
第２のゲート絶縁膜を形成する工程とを含むように構成
する。
〔産業上の利用分野〕 本発明は、薄膜トランジスタの製造方法、特にゲート
絶縁膜とシリコンを含む半導体からなる薄膜トランジス
タの製造方法に関する。近年、絶縁基板上に薄膜トラン
ジスタを形成し、アクティブ・マトリックスとする大面
積液晶表示装置あるいはイメージセンサ等の駆動回路と
することが進められている。このためには、素子特性の
安定化を図り、高速応答性を有する薄膜トランジスタの
実現が不可欠である。
絶縁膜とシリコンを含む半導体からなる薄膜トランジス
タの製造方法に関する。近年、絶縁基板上に薄膜トラン
ジスタを形成し、アクティブ・マトリックスとする大面
積液晶表示装置あるいはイメージセンサ等の駆動回路と
することが進められている。このためには、素子特性の
安定化を図り、高速応答性を有する薄膜トランジスタの
実現が不可欠である。
第７図は従来のスタガード型のａ−Si薄膜トランジス
タの断面構造を示す図である。１は絶縁基板であり、そ
の上に間隔をおいて、ソース電極Ｓとドレイン電極Ｄが
1000Å程度の厚さに形成され、両電極の上にオーミック
コンタクト層2s、2dが300〜500Å程度積層されている。
そしてその上にａ−Siから成る半導体層３を1000Å程
度、ゲート絶縁膜４を3000Å程度成膜し、最後にゲート
電極Ｇを成膜した構造になっている。
タの断面構造を示す図である。１は絶縁基板であり、そ
の上に間隔をおいて、ソース電極Ｓとドレイン電極Ｄが
1000Å程度の厚さに形成され、両電極の上にオーミック
コンタクト層2s、2dが300〜500Å程度積層されている。
そしてその上にａ−Siから成る半導体層３を1000Å程
度、ゲート絶縁膜４を3000Å程度成膜し、最後にゲート
電極Ｇを成膜した構造になっている。
ゲート絶縁膜４は、プラズマ気相成長法により形成し
た窒化膜が用いられている。捕獲準位密度のより少ない
窒化膜は、一般に引張り応力（〜３×109dyn/cm2）を示
す。
た窒化膜が用いられている。捕獲準位密度のより少ない
窒化膜は、一般に引張り応力（〜３×109dyn/cm2）を示
す。
一方、半導体層として非晶質シリコンを用いた場合、
該半導体層は圧縮応力（〜５×109dyn/cm2）を示す。
該半導体層は圧縮応力（〜５×109dyn/cm2）を示す。
このように、半導体層３およびゲート絶縁膜４の片方
は圧縮応力を示し、他方は引張り応力を示すため、両層
の界面の格子歪が増大し、ゲート絶縁膜／半導体界面近
傍に捕獲準位が形成される。その結果、捕獲準位として
作用し、素子の不安定性を招く。また、易動度を低下さ
せ、応答性を劣化させる（to be publish J.A.P Aug.1.
1987）。
は圧縮応力を示し、他方は引張り応力を示すため、両層
の界面の格子歪が増大し、ゲート絶縁膜／半導体界面近
傍に捕獲準位が形成される。その結果、捕獲準位として
作用し、素子の不安定性を招く。また、易動度を低下さ
せ、応答性を劣化させる（to be publish J.A.P Aug.1.
1987）。
本発明の技術的課題は、従来の薄膜トランジスタにお
けるこのような問題を解消し、半導体層３とゲート絶縁
膜４との界面において内部応力の差に起因して生じる格
子歪を低減することにある。
けるこのような問題を解消し、半導体層３とゲート絶縁
膜４との界面において内部応力の差に起因して生じる格
子歪を低減することにある。
第１図は本発明による薄膜トランジスタの基本原理を
逆スタガード型を例にして示す断面図である。Ｇはゲー
ト電極、３は半導体層であり、両者の間に位置している
ゲート絶縁膜４は、２つの膜41と42からなっている。片
方のゲート絶縁膜例えば41が圧縮応力を有するものとす
ると、他方のゲート絶縁膜42は引張り応力を有する。逆
にゲート絶縁膜41が引張り応力を有し、他方のゲート絶
縁膜42が圧縮応力を有するようにしてもよい。そしてゲ
ート絶縁膜４全体としては、半導体層３の内部応力と同
じ方向の内部応力を有している。
逆スタガード型を例にして示す断面図である。Ｇはゲー
ト電極、３は半導体層であり、両者の間に位置している
ゲート絶縁膜４は、２つの膜41と42からなっている。片
方のゲート絶縁膜例えば41が圧縮応力を有するものとす
ると、他方のゲート絶縁膜42は引張り応力を有する。逆
にゲート絶縁膜41が引張り応力を有し、他方のゲート絶
縁膜42が圧縮応力を有するようにしてもよい。そしてゲ
ート絶縁膜４全体としては、半導体層３の内部応力と同
じ方向の内部応力を有している。
ゲート絶縁膜４の内部応力を、半導体層３の内部応力
を低減するためには、応力の向きの異なる第１のゲート
絶縁膜41（応力σ1,膜厚d1）と第２のゲート絶縁膜42
（応力σ2,膜厚d2）を用い、半導体層３（応力σ3,膜厚
d3）と、同じ向きの応力となるように膜厚d1、d2を決定
すればよい。
を低減するためには、応力の向きの異なる第１のゲート
絶縁膜41（応力σ1,膜厚d1）と第２のゲート絶縁膜42
（応力σ2,膜厚d2）を用い、半導体層３（応力σ3,膜厚
d3）と、同じ向きの応力となるように膜厚d1、d2を決定
すればよい。
一般に薄膜の内部応力νは、近似的に で与えられる〔金原檠、藤原英夫著、「薄膜」裳華
房〕。ここで、Ｅは基板のヤング率、νは基板のポアソ
ン比、ｌは基板の長さ、ｂは基板の厚さ、ｄは薄膜の厚
さである。
房〕。ここで、Ｅは基板のヤング率、νは基板のポアソ
ン比、ｌは基板の長さ、ｂは基板の厚さ、ｄは薄膜の厚
さである。
（１）式より、基板の曲りδは、膜厚ｄに比例し σ・ｄ≡Ｓ∞δ ……（２） で与えられる。
ゲート絶縁膜４として、プラズマCVD法で形成する窒
化膜を考えると、窒化膜の内部応力σは、第２図に示す
ように、プラズマ周波数（fp）に強く依存し、fp＜4MHz
で圧縮応力を示し、fp＞4MHzで引張り応力を示すことが
知られている〔W.A.P claasen et al.Thin Solid films
129（1985）239−247〕 例えば、fp＝13.56MHz（0.1W/cm2）、基板温度260
℃、NH3/SiH4＝80SCCM/200SCCM、反応圧力0.2Torr、で
形成した窒化膜は、３×109dyn/cm2なる引張応力を示
す。一方fp＝200kHz（0.1W/cm2）、基板温度260℃、NH1
/SiH2＝80SCCM/200SCCM、反応圧力0.5Torrで形成した窒
化膜は、２×1010dyn/cm2の圧縮応力を示す。
化膜を考えると、窒化膜の内部応力σは、第２図に示す
ように、プラズマ周波数（fp）に強く依存し、fp＜4MHz
で圧縮応力を示し、fp＞4MHzで引張り応力を示すことが
知られている〔W.A.P claasen et al.Thin Solid films
129（1985）239−247〕 例えば、fp＝13.56MHz（0.1W/cm2）、基板温度260
℃、NH3/SiH4＝80SCCM/200SCCM、反応圧力0.2Torr、で
形成した窒化膜は、３×109dyn/cm2なる引張応力を示
す。一方fp＝200kHz（0.1W/cm2）、基板温度260℃、NH1
/SiH2＝80SCCM/200SCCM、反応圧力0.5Torrで形成した窒
化膜は、２×1010dyn/cm2の圧縮応力を示す。
薄膜トランジスタの半導体層３として、Ｐ−CVD法で
形成する非晶質シリコン膜を使用する場合、fp＝13.56M
Hz（0.01W/cm2）、基板温度260℃、SiH4＝200SCCM、反
応圧力3Torrとすると、７×109dyn/cm2の圧縮応力を有
する膜が形成される。
形成する非晶質シリコン膜を使用する場合、fp＝13.56M
Hz（0.01W/cm2）、基板温度260℃、SiH4＝200SCCM、反
応圧力3Torrとすると、７×109dyn/cm2の圧縮応力を有
する膜が形成される。
ゲート絶縁膜４として、合計膜厚を3000Åとすると、
式（２）より、第１のゲート絶縁膜41（σ１＝２×1010
dyn/cm2、圧縮応力）の膜厚は700Å、第２のゲート絶縁
膜42（σ２＝２×109dyn/cm2、引張応力）の膜厚は2300
Åとなる。
式（２）より、第１のゲート絶縁膜41（σ１＝２×1010
dyn/cm2、圧縮応力）の膜厚は700Å、第２のゲート絶縁
膜42（σ２＝２×109dyn/cm2、引張応力）の膜厚は2300
Åとなる。
このように、膜厚は引張り応力を示す第２のゲート絶
縁膜42が大きいが、ゲート絶縁膜４全体としての内部応
力は圧縮応力を示すため、半導体層３と同じ方向の内部
応力となり、ゲート絶縁膜／半導体層の界面近傍の格子
歪が緩和され、捕獲準位を低減できる。
縁膜42が大きいが、ゲート絶縁膜４全体としての内部応
力は圧縮応力を示すため、半導体層３と同じ方向の内部
応力となり、ゲート絶縁膜／半導体層の界面近傍の格子
歪が緩和され、捕獲準位を低減できる。
次に本発明による薄膜トランジスタが実際上どのよう
に具体化されるかを実施例で説明する。第３図は本発明
を逆スタガード型に実施した例を示す断面図である。予
めゲート電極Ｇがパターン形成された絶縁基板１上に、
第１のゲート絶縁膜41として、プラズマCVD法により、
周波数200KHz、パワー密度0.1W/cm2、シランを含む混合
ガスと、アンモニアを用い、基板温度260℃、反応圧力
0.2Torrで形成すると、NH3/SiH4＝１〜10で、２×1010d
yn/cm2の圧縮応力を有する窒化膜（応力σ１、膜厚d1）
が得られる。
に具体化されるかを実施例で説明する。第３図は本発明
を逆スタガード型に実施した例を示す断面図である。予
めゲート電極Ｇがパターン形成された絶縁基板１上に、
第１のゲート絶縁膜41として、プラズマCVD法により、
周波数200KHz、パワー密度0.1W/cm2、シランを含む混合
ガスと、アンモニアを用い、基板温度260℃、反応圧力
0.2Torrで形成すると、NH3/SiH4＝１〜10で、２×1010d
yn/cm2の圧縮応力を有する窒化膜（応力σ１、膜厚d1）
が得られる。
第２のゲート絶縁膜42としては、プラズマCVD法の高
周波電源の発振周波数を13.56MHzとし、パワー密度0.1W
/cm2、シランを含む混合ガスとアンモニアを用い、NH3/
SiH4＝80SCCM/200SCCM、基板温度260℃、反応応力0.2To
rrで、３×109dyn/cm2の引張り応力を有する窒化膜（応
力σ２、膜厚d2）が得られる。
周波電源の発振周波数を13.56MHzとし、パワー密度0.1W
/cm2、シランを含む混合ガスとアンモニアを用い、NH3/
SiH4＝80SCCM/200SCCM、基板温度260℃、反応応力0.2To
rrで、３×109dyn/cm2の引張り応力を有する窒化膜（応
力σ２、膜厚d2）が得られる。
半導体層３として、非晶質シリコン膜を用いる場合
は、同じくプラズマCVD法により形成でき、例えば13.56
MHz、パワー密度0.01W/cm2、シランあるいはジシランを
含む混合ガスを用い、基板温度260℃、反応圧力3Torr
で、７×109dyn/cm2の圧縮応力を有する膜（圧力σ３、
膜厚d3）が得られる。
は、同じくプラズマCVD法により形成でき、例えば13.56
MHz、パワー密度0.01W/cm2、シランあるいはジシランを
含む混合ガスを用い、基板温度260℃、反応圧力3Torr
で、７×109dyn/cm2の圧縮応力を有する膜（圧力σ３、
膜厚d3）が得られる。
これらプラズマCVD法で形成する膜が作用する基板の
反りδは、膜厚１μｍまでは、膜厚とともに単調増加す
る。従って式（２）より σ１・d1＋σ２・d2＝σ３・d3 ……（３） を満足するように、膜厚d1、d2を決定すればよい。
反りδは、膜厚１μｍまでは、膜厚とともに単調増加す
る。従って式（２）より σ１・d1＋σ２・d2＝σ３・d3 ……（３） を満足するように、膜厚d1、d2を決定すればよい。
例えば薄膜トランジスタの耐圧を考慮し、d1＋d2＝30
00Åとすると、d1＝700Å、d2＝2300Åが望ましい。
00Åとすると、d1＝700Å、d2＝2300Åが望ましい。
その後、薄膜トランジスタのオーミックコンタクト層
2s、2dとして、リンドープ非晶質シリコン膜（300Å）
を前記と同じくプラズマCVD法により形成し、然る後に
ソース・ドレイン電極Ｓ、Ｄを蒸着法により成膜する。
ソース・ドレイン電極Ｓ、Ｄ用の金属膜としては、Ti,A
l,Cr,Mo等が用いられる。
2s、2dとして、リンドープ非晶質シリコン膜（300Å）
を前記と同じくプラズマCVD法により形成し、然る後に
ソース・ドレイン電極Ｓ、Ｄを蒸着法により成膜する。
ソース・ドレイン電極Ｓ、Ｄ用の金属膜としては、Ti,A
l,Cr,Mo等が用いられる。
そして、通常のフォトリソグラフィーにより、ソース
・ドレインのパターン形成を行い、金属電極Ｓ、Ｄ、2
s、2dのエッチング、続いてリン・ドープ非晶質シリコ
ン膜３のエッチングを行う。
・ドレインのパターン形成を行い、金属電極Ｓ、Ｄ、2
s、2dのエッチング、続いてリン・ドープ非晶質シリコ
ン膜３のエッチングを行う。
第４図は、本発明を、絶縁性基板１上にソース・ドレ
イン電極を有する“スタガード型TFT"に実施した例であ
る。
イン電極を有する“スタガード型TFT"に実施した例であ
る。
まず絶縁性基板１上に、ソース・ドレイン電極Ｓ、Ｄ
を蒸着法により形成する。ソース・ドレイン電極材とし
ては、透明電極としてITO,SnO2,ITO/SnO2,あるいは金属
電極と前記透明電極の複合膜を用いる。その上にオーミ
ックコンタクト層2s,2dを形成する。
を蒸着法により形成する。ソース・ドレイン電極材とし
ては、透明電極としてITO,SnO2,ITO/SnO2,あるいは金属
電極と前記透明電極の複合膜を用いる。その上にオーミ
ックコンタクト層2s,2dを形成する。
次に、半導体膜３とする非晶質シリコン膜、第１のゲ
ート絶縁膜41、第２のゲート絶縁膜42の順に、第３図の
実施例と同様の条件で形成する。然る後にゲート電極Ｇ
を、蒸着法で成膜する。
ート絶縁膜41、第２のゲート絶縁膜42の順に、第３図の
実施例と同様の条件で形成する。然る後にゲート電極Ｇ
を、蒸着法で成膜する。
その後ゲート電極のフォト・リソ・グラフィーにより
パターン形成を行い、ゲート電極Ｇをマスクとして、ゲ
ート絶縁膜42、41、半導体層３をエッチングする。
パターン形成を行い、ゲート電極Ｇをマスクとして、ゲ
ート絶縁膜42、41、半導体層３をエッチングする。
このスタガード型TFTにおいては、薄膜トランジスタ
のチャンネル領域が、ソース・ドレイン段差部を超えて
形成されるため、格子歪の低減効果は、特にドレイン電
流の増大をもたらし、前記実施例の逆スタガード型薄膜
トランジスタと同等の性能を示すことが確認済である。
のチャンネル領域が、ソース・ドレイン段差部を超えて
形成されるため、格子歪の低減効果は、特にドレイン電
流の増大をもたらし、前記実施例の逆スタガード型薄膜
トランジスタと同等の性能を示すことが確認済である。
第５図に従来の薄膜トランジスタ及び本発明の薄膜ト
ランジスタのドレイン電流：ゲート電圧依存性を示す。
本発明による薄膜トランジスタは、従来品に比べると、
立ち上がり特性に優れており、スイッチング用として適
している。また従来構造の薄膜トランジスタの電界効果
易動度は、0.4cm2/V・ｓであるが、本発明によれば、1c
m2/V・ｓが得られる。
ランジスタのドレイン電流：ゲート電圧依存性を示す。
本発明による薄膜トランジスタは、従来品に比べると、
立ち上がり特性に優れており、スイッチング用として適
している。また従来構造の薄膜トランジスタの電界効果
易動度は、0.4cm2/V・ｓであるが、本発明によれば、1c
m2/V・ｓが得られる。
第６図に薄膜トランジスタのしきい値電圧Vthのゲー
ト・ストレス時間依存性を示す。この図から明らかなよ
うに、本発明の薄膜トランジスタは、従来品に比べシフ
ト量を1/2に低減できる。
ト・ストレス時間依存性を示す。この図から明らかなよ
うに、本発明の薄膜トランジスタは、従来品に比べシフ
ト量を1/2に低減できる。
なお図示例では、第１のゲート絶縁膜41が圧縮応力を
示し、第２のゲート絶縁膜42が引張り応力を示している
が、これを逆にして第１のゲート絶縁膜41が引張り応力
を示し、第２のゲート絶縁膜42が圧縮応力を示す構造に
してもよい。
示し、第２のゲート絶縁膜42が引張り応力を示している
が、これを逆にして第１のゲート絶縁膜41が引張り応力
を示し、第２のゲート絶縁膜42が圧縮応力を示す構造に
してもよい。
本発明は、非晶質シリコンを半導体層とする薄膜トラ
ンジスタのみならず、多結晶シリコン、あるいは再結晶
シリコン膜を半導体とする薄膜トランジスタについて
も、適用可能である。
ンジスタのみならず、多結晶シリコン、あるいは再結晶
シリコン膜を半導体とする薄膜トランジスタについて
も、適用可能である。
以上のように、本発明によれば、ゲート絶縁膜をプラ
ズマCVD法により形成し、第１の周波数により、応力が
第１の方向である第１のゲート絶縁膜を形成する工程
と、第１の周波数とは異なる第２の周波数により、応力
が第１の方向とは反対の第２の方向である第２のゲート
絶縁膜を形成する工程により、薄膜トランジスタを製造
するようにしたので、第１、第２のゲート絶縁膜の応力
の方向の制御がプラズマCVD法の周波数を変えるという
簡便な方法により行うことができ、また、同一の装置に
より第１、第２のゲート絶縁膜を形成できるので、第
１、第２のゲート絶縁膜を連続的に形成することがで
き、応力の異なるゲート絶縁膜を容易に形成することが
でき、界面での汚染のない、膜質が良好なゲート絶縁膜
を形成することができるという効果を有する。
ズマCVD法により形成し、第１の周波数により、応力が
第１の方向である第１のゲート絶縁膜を形成する工程
と、第１の周波数とは異なる第２の周波数により、応力
が第１の方向とは反対の第２の方向である第２のゲート
絶縁膜を形成する工程により、薄膜トランジスタを製造
するようにしたので、第１、第２のゲート絶縁膜の応力
の方向の制御がプラズマCVD法の周波数を変えるという
簡便な方法により行うことができ、また、同一の装置に
より第１、第２のゲート絶縁膜を形成できるので、第
１、第２のゲート絶縁膜を連続的に形成することがで
き、応力の異なるゲート絶縁膜を容易に形成することが
でき、界面での汚染のない、膜質が良好なゲート絶縁膜
を形成することができるという効果を有する。
第１図は本発明による薄膜トランジスタの基体原理を説
明する断面図、第２図はＰ−CVD窒化膜の内部応力のプ
ラズマ周波数依存性を示す図、第３図、第４図は本発明
の実施例を示す断面図、第５図、第６図は本発明による
薄膜トランジスタと従来品との特性を比較する図、第７
図は従来の薄膜トランジスタの断面構造を示す図であ
る。 図において、Ｓ、Ｄはソース・ドレイン電極、３は半導
体層、４はゲート絶縁膜、41は第１のゲート絶縁膜、42
は第２のゲート絶縁膜、Ｇはゲート電極をそれぞれ示
す。
明する断面図、第２図はＰ−CVD窒化膜の内部応力のプ
ラズマ周波数依存性を示す図、第３図、第４図は本発明
の実施例を示す断面図、第５図、第６図は本発明による
薄膜トランジスタと従来品との特性を比較する図、第７
図は従来の薄膜トランジスタの断面構造を示す図であ
る。 図において、Ｓ、Ｄはソース・ドレイン電極、３は半導
体層、４はゲート絶縁膜、41は第１のゲート絶縁膜、42
は第２のゲート絶縁膜、Ｇはゲート電極をそれぞれ示
す。
Claims (2)
- 【請求項１】半導体層とゲート電極との間にゲート絶縁
膜が介在する薄膜トランジスタの製造方法であって、 ゲート絶縁膜をプラズマCVD法により形成し、 第１の周波数により、応力が第１の方向である第１のゲ
ート絶縁膜を形成する工程と、 前記第１の周波数とは異なる第２の周波数により、応力
が前記第１の方向とは反対の第２の方向である第２のゲ
ート絶縁膜を形成する工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】前記半導体層は、非結晶シリコン、多結晶
シリコン、再結晶シリコンあるいはドーピングされたシ
リコン系薄膜であることを特徴とする特許請求の範囲
（１）項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227146A JP2631476B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227146A JP2631476B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468967A JPS6468967A (en) | 1989-03-15 |
| JP2631476B2 true JP2631476B2 (ja) | 1997-07-16 |
Family
ID=16856210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227146A Expired - Lifetime JP2631476B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631476B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
| JP2504306B2 (ja) * | 1990-07-16 | 1996-06-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE69529493T2 (de) * | 1994-06-20 | 2003-10-30 | Canon Kk | Anzeigevorrichtung und Verfahren zu ihrer Herstellung |
| JP3592535B2 (ja) | 1998-07-16 | 2004-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN107946367B (zh) * | 2017-11-20 | 2021-04-27 | 京东方科技集团股份有限公司 | 一种薄膜晶体管的制作方法及薄膜晶体管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828512B2 (ja) * | 1987-09-02 | 1996-03-21 | 松下電器産業株式会社 | 薄膜トランジスタ |
-
1987
- 1987-09-09 JP JP62227146A patent/JP2631476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468967A (en) | 1989-03-15 |
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