JP2504306B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2504306B2 JP2504306B2 JP2189916A JP18991690A JP2504306B2 JP 2504306 B2 JP2504306 B2 JP 2504306B2 JP 2189916 A JP2189916 A JP 2189916A JP 18991690 A JP18991690 A JP 18991690A JP 2504306 B2 JP2504306 B2 JP 2504306B2
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- Japan
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- nitride film
- torr
- plasma nitride
- semiconductor device
- plasma
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に係り、さらに詳
しくは、プラズマ窒化膜の製造方法に関するものであ
る。
しくは、プラズマ窒化膜の製造方法に関するものであ
る。
〔従来の技術〕 第５図は、例えば従来のＰチャネル型アルミゲートMO
Sトランジスタを示す断面図であり、この図において、
１はアルミ配線、２はプラズマ窒化膜、３はフィールド
酸化膜、４はゲート酸化膜、５はP+ソース・ドレイン領
域、６はＮ基板である。また、第２図はプラズマ窒化膜
を形成するためのシーケンスであり、第３図はプラズマ
CVD装置の簡易配管図であるが、これらは後述するこの
発明の実施例の説明でも用いるものである。
Sトランジスタを示す断面図であり、この図において、
１はアルミ配線、２はプラズマ窒化膜、３はフィールド
酸化膜、４はゲート酸化膜、５はP+ソース・ドレイン領
域、６はＮ基板である。また、第２図はプラズマ窒化膜
を形成するためのシーケンスであり、第３図はプラズマ
CVD装置の簡易配管図であるが、これらは後述するこの
発明の実施例の説明でも用いるものである。
次に、動作について説明する。
第５図のプラズマ窒化膜２を生成するために、第３図
のプラズマCVD装置で、例えば炉温を300℃，真空度を2.
5Torrにして、SiH4，NH3ガスを流し、RFによるグロー放
電を行う。これは第２図のプラズマ窒化膜生成シーケン
スでいうと、各ステップを経た後の“デポ生成”、つま
りプラズマ窒化膜２をデポジションするステップに当た
る。この“デポ生成”ステップの前後には、第２図のよ
うに、“ボートのローディング→“荒引き”→“高真空
引き”→リークチェック”→“炉温安定”→“RFパワー
チェック”→“高真空引き”→“デポ真空度設定”のス
テップや“高真空引き”→“バックフィル”→“ボート
のアンローディング”という各ステップがある。
のプラズマCVD装置で、例えば炉温を300℃，真空度を2.
5Torrにして、SiH4，NH3ガスを流し、RFによるグロー放
電を行う。これは第２図のプラズマ窒化膜生成シーケン
スでいうと、各ステップを経た後の“デポ生成”、つま
りプラズマ窒化膜２をデポジションするステップに当た
る。この“デポ生成”ステップの前後には、第２図のよ
うに、“ボートのローディング→“荒引き”→“高真空
引き”→リークチェック”→“炉温安定”→“RFパワー
チェック”→“高真空引き”→“デポ真空度設定”のス
テップや“高真空引き”→“バックフィル”→“ボート
のアンローディング”という各ステップがある。
従来の半導体装置のプラズマ窒化膜２の生成は以上の
ような方法で形成されているので、例えば300℃（比較
的低温）,2.5Torr（比較的真空度が悪い）で処理する場
合、アルミ面積の広い部分（例えばAlターゲットetc）
領域やこの領域の周辺部に“局部的異常放電”の発生を
もたらすことがあるという問題点があった。
ような方法で形成されているので、例えば300℃（比較
的低温）,2.5Torr（比較的真空度が悪い）で処理する場
合、アルミ面積の広い部分（例えばAlターゲットetc）
領域やこの領域の周辺部に“局部的異常放電”の発生を
もたらすことがあるという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、アルミ面積の広い部分や、この領域の周
辺部に“局部的異常放電”の発生しない半導体装置の製
造方法を提供することを目的とする。
されたもので、アルミ面積の広い部分や、この領域の周
辺部に“局部的異常放電”の発生しない半導体装置の製
造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、基板上に設
けたアルミ領域上にプラズマCVD装置を用いてプラズマ
窒化膜を形成する半導体装置の製造方法において、真空
度1Torr〜2Torrの上記アルミ領域の近傍に局部放電痕を
生じない第１の真空度で上記アルミ領域を覆う第１のプ
ラズマ窒化膜を100〜300Åにデポジションし、その後、
2Torr以上の第２の真空度で第２のプラズマ窒化膜をデ
ポジションする。
けたアルミ領域上にプラズマCVD装置を用いてプラズマ
窒化膜を形成する半導体装置の製造方法において、真空
度1Torr〜2Torrの上記アルミ領域の近傍に局部放電痕を
生じない第１の真空度で上記アルミ領域を覆う第１のプ
ラズマ窒化膜を100〜300Åにデポジションし、その後、
2Torr以上の第２の真空度で第２のプラズマ窒化膜をデ
ポジションする。
この発明においては、問題となる“局部的異常放電”
は、半導体装置のAl領域との界面部にて発生するので、
Al領域との局面とのデポ生成を、まず、Al領域の近傍に
局部的異常放電痕を生じない1Torr〜2Torrの真空度でデ
ポジションして第１のプラズマ窒化膜が形成され、この
第１のプラズマ窒化膜をAl領域が覆われるため、その
後、第１の真空度よりも低い2Torr以上の真空度で第２
のプラズマ窒化膜をデポジションにより形成しても異常
なグロー放電は抑えられ、信頼性の高い膜質の絶縁膜が
得られる。
は、半導体装置のAl領域との界面部にて発生するので、
Al領域との局面とのデポ生成を、まず、Al領域の近傍に
局部的異常放電痕を生じない1Torr〜2Torrの真空度でデ
ポジションして第１のプラズマ窒化膜が形成され、この
第１のプラズマ窒化膜をAl領域が覆われるため、その
後、第１の真空度よりも低い2Torr以上の真空度で第２
のプラズマ窒化膜をデポジションにより形成しても異常
なグロー放電は抑えられ、信頼性の高い膜質の絶縁膜が
得られる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明による半導体装置の一実施例を示す
断面図である。第１図において、１はアルミ配線、２−
１は局部的異常放電を発生しない条件、すなわち真空度
2Torr以下、例えば1.5Torrでデポジションした第１のプ
ラズマ窒化膜、２−２はこの第１プラズマ窒化膜２−１
の上に、真空度2Torr以上、例えば2.5Torrでデポジショ
ンした第２のプラズマ窒化膜、３はフィールド酸化膜、
４はゲート酸化膜、５はP+ソース・ドレイン領域、６は
Ｎ基板である。また、第２図は、第１図の第1,第２のプ
ラズマ窒化膜２−１および２−２を生成するためのシー
ケンスである。また、第３図は第1,第２のプラズマ窒化
膜２−１および２−２を生成するためのプラズマCVD装
置の簡易配管図である。第３図において、11はノーマリ
クローズエアバルブ、12はノーマリオープンエアバル
ブ、13は流量計、14はロータリポンプ、15はブローワポ
ンプ、16は石英チューブ、17はマスフローコントローラ
である。
断面図である。第１図において、１はアルミ配線、２−
１は局部的異常放電を発生しない条件、すなわち真空度
2Torr以下、例えば1.5Torrでデポジションした第１のプ
ラズマ窒化膜、２−２はこの第１プラズマ窒化膜２−１
の上に、真空度2Torr以上、例えば2.5Torrでデポジショ
ンした第２のプラズマ窒化膜、３はフィールド酸化膜、
４はゲート酸化膜、５はP+ソース・ドレイン領域、６は
Ｎ基板である。また、第２図は、第１図の第1,第２のプ
ラズマ窒化膜２−１および２−２を生成するためのシー
ケンスである。また、第３図は第1,第２のプラズマ窒化
膜２−１および２−２を生成するためのプラズマCVD装
置の簡易配管図である。第３図において、11はノーマリ
クローズエアバルブ、12はノーマリオープンエアバル
ブ、13は流量計、14はロータリポンプ、15はブローワポ
ンプ、16は石英チューブ、17はマスフローコントローラ
である。
次に、動作について説明する。
第１図の半導体装置の第１のプラズマ窒化膜２−１を
生成するためにプラズマCVD装置で、例えば炉温を300
℃，真空度を1.5Torrにして、第３図に示した簡易配管
図にあるSiH4，NH3を流し、RFによるグロー放電を行
う。これは第２図のプラズマ窒化膜生成簡易シーケンス
でいうと各ステップを経た後の“デポ生成”ステップに
あたる。この1.5Torrによるデポジションを100〜3000Å
行い、さらに同一“デポ生成”ステップにおいて、真空
度のみを1.5Torrから2.5Torrにしてデポジションを行
い、第２のプラズマ窒化膜２−２を生成する。
生成するためにプラズマCVD装置で、例えば炉温を300
℃，真空度を1.5Torrにして、第３図に示した簡易配管
図にあるSiH4，NH3を流し、RFによるグロー放電を行
う。これは第２図のプラズマ窒化膜生成簡易シーケンス
でいうと各ステップを経た後の“デポ生成”ステップに
あたる。この1.5Torrによるデポジションを100〜3000Å
行い、さらに同一“デポ生成”ステップにおいて、真空
度のみを1.5Torrから2.5Torrにしてデポジションを行
い、第２のプラズマ窒化膜２−２を生成する。
ここで、仮に“デポ生成”ステップにおいて、全て真
空度1.5Torrで行っても、“局部的異常放電”は避けら
れるが、膜厚が１μｍを越えるとアルミ配線のボイド
（欠損）発生という新たな問題を生じてしまう。1.5Tor
r“デポ生成”は2.5Torrにより“デポ生成”より同一膜
厚であれば圧縮側のストレスが掛かるためである。
空度1.5Torrで行っても、“局部的異常放電”は避けら
れるが、膜厚が１μｍを越えるとアルミ配線のボイド
（欠損）発生という新たな問題を生じてしまう。1.5Tor
r“デポ生成”は2.5Torrにより“デポ生成”より同一膜
厚であれば圧縮側のストレスが掛かるためである。
第４図に局部的異常放電発生データを示す。この発明
によれば、2000枚ウエハ処理中発生ウエハは零である。
によれば、2000枚ウエハ処理中発生ウエハは零である。
なお、上記実施例ではＰチャネル型アルミゲートMOS
トランジスタを例にとったが、Ｎチャネル型シリコンゲ
ートMOSトランジスタ等のAlおよびAl/SiおよびAl/Si/Cu
配線を使うデバイスであってもよい。
トランジスタを例にとったが、Ｎチャネル型シリコンゲ
ートMOSトランジスタ等のAlおよびAl/SiおよびAl/Si/Cu
配線を使うデバイスであってもよい。
以上説明したように、この発明は、プラズマ窒化膜の
デポジション生成ステップで、Al領域の近傍に局部的異
常放電痕を生じない1Torr〜2Torr真空度でデポジション
して第１のプラズマ窒化膜が形成し、その後、第１の真
空度よりも低い2Torr以上の第２の真空度で第２のプラ
ズマ窒化膜を形成するようにしたので、第1,第２のプラ
ズマ窒化膜はいずれも圧縮応力を生じてAl領域のスライ
ドを防止するばかりでなく、アルミ面積の広い部分、例
えばAlターゲット領域等やその周辺部に、“局部的異常
放電”は発生しなくなるとともに、プラズマ窒化膜スト
レスによるアルミ配線のボイド（欠損）の発生もないと
いう効果がある。
デポジション生成ステップで、Al領域の近傍に局部的異
常放電痕を生じない1Torr〜2Torr真空度でデポジション
して第１のプラズマ窒化膜が形成し、その後、第１の真
空度よりも低い2Torr以上の第２の真空度で第２のプラ
ズマ窒化膜を形成するようにしたので、第1,第２のプラ
ズマ窒化膜はいずれも圧縮応力を生じてAl領域のスライ
ドを防止するばかりでなく、アルミ面積の広い部分、例
えばAlターゲット領域等やその周辺部に、“局部的異常
放電”は発生しなくなるとともに、プラズマ窒化膜スト
レスによるアルミ配線のボイド（欠損）の発生もないと
いう効果がある。
第１図はこの発明の一実施例によるＰチャネル型アルミ
ゲートMOSトランジスタを示す断面図、第２図はプラズ
マ窒化膜生成簡易シーケンスを示す図、第３図はプラズ
マCVD装置の簡易配管図、第４図は局部的異常放電発生
データを示す図、第５図は従来のＰチャネル型アルミゲ
ートMOSトランジスタを示す断面図である。 図において、１はアルミ配線、２−1,2−２は第1,第２
のプラズマ窒化膜、３はフィールド酸化膜、４はゲート
酸化膜、５はP+ソース・ドレイン領域、６はＮ基板であ
る。 なお、各図中の同一符号は同一または相当部分を示す。
ゲートMOSトランジスタを示す断面図、第２図はプラズ
マ窒化膜生成簡易シーケンスを示す図、第３図はプラズ
マCVD装置の簡易配管図、第４図は局部的異常放電発生
データを示す図、第５図は従来のＰチャネル型アルミゲ
ートMOSトランジスタを示す断面図である。 図において、１はアルミ配線、２−1,2−２は第1,第２
のプラズマ窒化膜、３はフィールド酸化膜、４はゲート
酸化膜、５はP+ソース・ドレイン領域、６はＮ基板であ
る。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】基板上に設けたアルミ領域上にプラズマCV
D装置を用いてプラズマ窒化膜を形成する半導体装置の
製造方法において、真空度1Torr〜2Torrの上記アルミ領
域の近傍に局部放電痕を生じない第１の真空度で上記ア
ルミ領域を覆う第１のプラズマ窒化膜を100〜300Åにデ
ポジションし、その後、2Torr以上の第２の真空度で第
２のプラズマ窒化膜をデポジションすることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189916A JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189916A JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474426A JPH0474426A (ja) | 1992-03-09 |
| JP2504306B2 true JP2504306B2 (ja) | 1996-06-05 |
Family
ID=16249357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189916A Expired - Lifetime JP2504306B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504306B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684140B2 (ja) * | 1992-10-19 | 1997-12-03 | 住友特殊金属株式会社 | 希土類・鉄・コバルト・ボロン系正方晶化合物 |
| JP2006253376A (ja) | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155626A (ja) * | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体装置の表面保護膜及びその形成方法 |
| JPS6447032A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Formation of surface protective film for semiconductor device |
| JP2631476B2 (ja) * | 1987-09-09 | 1997-07-16 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
-
1990
- 1990-07-16 JP JP2189916A patent/JP2504306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474426A (ja) | 1992-03-09 |
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