KR100331279B1 - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로서, 특히, 반도체기판에 폴리실리콘층을 적층한 후, 티타늄희생산화막을 적층하고, 그 상부면에 비정질 상태의 티타늄실리사이드층을 적층하여서 후속 고온 열공정에서 티타늄희생막을 폴리실리콘층과 반응시켜 티타늄실리사이드층으로 변성시킴과 동시에 상부의 비정질 상태의 티타늄실리사이드층을 결정화시키므로써 티타늄실리사이드층에 보이드(Void)가 발생되는 것을 방지하도록 한다. 또한, 티타늄실리사이드층에 보이드가 형성되지 않으므로 식각으로 게이트전극을 형성할 때, 반도체기판에 과도한 식각 부위가 발생되는 것을 방지할 수 있다. 상기 텅스텐실리사이드층 내부에 보이드의 생성을 억제하므로 게이트산화막의 누설전류가 감소하고, 문턱전압(Threshold Voltage)과 게이트전압이 일정하게 유지되어 소자의 전기적인 특성을 향상시킬 수 있는 장점을 지닌다.

Description

반도체소자의 게이트전극 형성방법 { Method For Forming The Gate Electrode Of Semiconductor Device }
본 발명은 반도체기판에 게이트전극을 형성하는 방법에 관한 것으로서, 특히, 고온 열공정에서 티타늄희생막을 폴리실리콘층과 반응시켜 티타늄실리사이드층으로 변성시킴과 동시에 상부의 비정질 상태의 티타늄실리사이드층을 결정화시키므로써 티타늄실리사이드층에 보이드(Void)가 발생되는 것을 방지하도록 하는 반도체소자의 게이트전극 형성방법에 관한 것이다.
일반적으로, 게이트전극(Gate Electrode)은 트랜지스터에서 소오스/드레인 영역에 전기의 흐름을 통전하거나 차단하기 위하여 사용되는 전극으로서, 초기에는 도핑된 폴리실리콘층을 전극으로서 사용하였다.
종래에는 전기적으로 고속의 신호처리를 요구하므로 폴리실리콘층/텅스텐실리사이드층을 게이트전극으로 사용하는 텅스텐폴리사이드(Tungsten Polycide)구조의 게이트전극을 사용하여 왔다.
한편, 소자의 고집적화가 이루어지고 폴리실리콘층/티타늄실리사이드층 (TiSiX)으로 된 게이트전극을 사용하고 있는 실정으로서, 텅스텐폴리사이드 게이트전극을 대체할 새로운 게이트전극 구조로 대두되고 있다.
도 1(a) 및 도 1(b)는 종래의 게이트전극을 형성하는 상태를 순차적으로 보인 도면으로서, 반도체기판(1)에 게이트산화막(2), 폴리실리콘층(3) 및 티타늄실리사이드층(4)을 순차적으로 적층하도록 한다.
그리고, 상기 게이트전극이 형성될 부위에 마스크층을 적층하여 식각하므로서 도 1(b)에 도시된 바와 같은, 게이트전극(7)을 형성하게 된다.
그러나, 상기 티타늄실리사이드층은 티타늄실리사이드 컴포지트 타아겟(TiSiXComposite Target)을 구비하여 스퍼터(Sputter)공정을 이용하여 증착하게 되는 데, 이렇게 증착된 티타늄실리사이드층은 후속 공정에서 고저항성 상태에서 저 저항성 상태로의 상 변태를 갖도록 고온 열처리공정을 진행하게 된다.
이 때, 고온 열처리 공정에서 제대로 진행하지 못하는 경우, 도 1(a)에 도시된 바와 같이, 티타늄실리사이드층 내에 보이드(Void)가 형성되어지고, 이 보이드는 후속 식각공정에서 도 2(b)에 도시된 바와 같이, 식각할 때, 식각속도에 영향을 미치게 되어서 반도체기판(1) 상에 과도식각부위(6)를 발생하게 된다.
또한, 상기 게이트전극(7)의 티타늄실리사이드층(4)내에 존재하는 보이드는 게이트전극의 누설전류(Leakage Current)를 증대하게 되고, 보이드를 통하여 폴리실리콘층(3) 내부에 존재하는 포스포러스(Phosphorus)가 아웃 - 디퓨젼(Out - Diffusion)하게 되어 폴리실리콘층 내의 포스포러스가 고갈되기 쉽다.
따라서, 게이트전극의 특성이 일정하지 않고, 보이드의 생성 정도에 따라 문턱전압(Threshold Voltage) 혹은 게이트 전압(Gate Voltage)을 일정하게 유지하기 어렵다.
그리고, 보이드 주위로 실리콘(Si) 혹은 티타늄(Ti)의 확산이 쉬워서 보이드 주위에 불균일한 실리콘 혹은 티타늄 농도 분포가 이루어짐으로써 게이트전극의 전기적인 특성이 현저하게 저하되는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 폴리실리콘층을 적층한 후, 티타늄희생산화막을 적층하고, 그 상부면에 비정질 상태의 티타늄실리사이드층을 적층하여서 후속 고온 열공정에서 티타늄희생막을 폴리실리콘층과 반응시켜 티타늄실리사이드층으로 변성시킴과 동시에 상부의 비정질 상태의 티타늄실리사이드층을 결정화시키므로써 티타늄실리사이드층에 보이드(Void)가 발생되는 것을 방지하는 것이 목적이다.
도 1(a) 및 도 1(b)는 종래의 게이트전극을 형성하는 상태를 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(d)는 본 발명에 따른 게이트전극을 형성하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 게이트산화막
30 : 폴리실리콘층 40 : 티타늄희생막
50 : 티타늄실리사이드층 60 : 게이트전극
이러한 목적은 반도체기판에 게이트산화막을 형성한 후, 폴리실리콘층을 적층하는 단계와; 상기 단계 후에 박막의 티타늄희생막 및 비정질 상태의 티타늄실리사이드층을 적층하는 단계와; 상기 단계 후에 고온으로 열처리하여 티타늄희생막을 티타늄실리사이드층으로 변성시키고, 티타늄실리사이드층을 결정화시키는 단계와; 상기 결과물을 마스킹 식각으로 게이트전극을 형성하는 단계를 포함한 반도체소자의 게이트전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 폴리실리콘층은, 400 ∼ 580℃의 온도에서, 500 ∼ 1500Å의 두께로 형성하는 것이 바람직하다.
상기 티타늄희생막은 PVD(Physical Vapor Deposition) 법 혹은 CVD(Chemical Vapor Deposition)법으로 10 ∼ 200Å의 두께로 증착하고, 상온에서 600℃의 온도로 증착하는 것이 바람직하다.
상기 티타늄실리사이드층을 적층하기 전에 NH4OH, H2O2및 H2O를 혼합시킨 용액으로 세정공정을 진행하는 것이 바람직 하고, 이 세정용액은 NH4OH, : H2O2: H2O 의 비율이 1 : 0.5 ∼ 1.5 : 3 ∼ 7의 부피비를 갖고, 15 ∼ 90℃의 온도범위로 진행하는 것이 바람직하다.
그리고, 상기 폴리실리콘층을 적층할 때, 상기 폴리실리콘층의 통상적인 두께에 티타늄희생막의 2배의 두께를 더 적층하도록 한다.
상기 티타늄실리사이드층(TiSiX)의 타아겟의 조성에서, X는 2.0 ∼ 2.5 이고, 상온에서 500℃의 온도에서, 300 ∼ 2000Å의 두께로 형성하는 것이 바람직하다.
상기 열처리공정은 600 ∼ 1000℃의 온도범위에서 급속열처리공정으로 진행하고, 승온속도는 10 ∼ 65℃/s 이고, 5 ∼ 50초간 진행하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 게이트전극 형성하는 방법을 순차적으로 보인 도면이다.
본 발명에 따른 공정을 살펴 보면, 도 2(a)에 도시된 바와 같이, 반도체기판 (10)에 게이트산화막(20)을 형성한 후, 폴리실리콘층(30)을 적층하도록 한다.
이 때, 상기 폴리실리콘층(30)은, 400 ∼ 580℃의 온도에서, 500 ∼ 1500Å의 두께로 형성하도록 한다.
도 2(b)는 상기 단계 후에 박막의 티타늄희생막(40) 및 비정질 상태의 티타늄실리사이드층(50)을 적층하는 상태를 도시하고 있다.
상기 티타늄희생막(40)은 PVD법 혹은 CVD법으로 10 ∼ 200Å의 두께로 증착하고, 상온에서 600℃의 온도로 증착하도록 한다.이때, 상기 티타늄희생막(40)은 후속 급속 열처리 공정에 의해 상부 비정질 상태의 티타늄실리사이드층(50)과 하부 폴리실리콘층(30) 사이에 하부 폴리실리콘층(30)의 표면과 반응하여 티타늄실리사이드층(미도시함)으로 변화되어 희생층의 역할을 하게 된다.또한, 상기 변성된 티타늄실리사이드(미도시함)의 두께가 매우 얇아 계면에서의 이질성을 최소화하여 계면불균일을 일으키는 정도를 최소화할 수 있다.
상기 티타늄실리사이드층(50)을 적층하기 전에 NH4OH, H2O2및 H2O를 혼합시킨 용액으로 세정(Cleaning)공정을 진행하도록 한다.
상기 세정용액은 NH4OH, : H2O2: H2O 의 비율이 1 : 0.5 ∼ 1.5 : 3 ∼ 7의 부피비를 갖고, 15 ∼ 90℃의 온도범위로 형성하도록 한다.
상기 티타늄희생막(40)을 적층 할 때, 상기 폴리실리콘층(30)의 적층 두께는, 상기 폴리실리콘층(30)의 통상적인 적층 두께에 티타늄희생막(40) 2배의 두께를 더 적층하는 것이 바람직 하다.
상기 비정질 상태의 티타늄실리사이드층(TiSiX)(50)의 타아겟의 조성에서, X는 2.0 ∼ 2.5 이고, 상온에서 500℃의 온도에서, 300 ∼ 2000Å의 두께로 형성하는 것이 바람직하다.
도 2(c)는 상기 단계 후에 고온으로 열처리하여 티타늄희생막(40)을 티타늄실리사이드층으로 변성시키고, 티타늄실리사이드층(50)을 결정화시키는 상태를 도시한 도면이다.
상기 열처리공정은 600 ∼ 1000℃의 온도범위에서 급속열처리공정으로 진행하고, 승온속도는 10 ∼ 65℃/s 이고, 5 ∼ 50초간 진행하는 것이 바람직 하다.
도 2(d)는 상기 결과물을 마스킹 식각으로 게이트전극(60)을 형성하는 상태를 도시하고 있다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법을 이용하게 되면, 반도체기판에 폴리실리콘층을 적층한 후, 티타늄희생산화막을 적층하고, 그 상부면에 비정질 상태의 티타늄실리사이드층을 적층하여서 후속 고온 열공정에서 티타늄희생막을 폴리실리콘층과 반응시켜 티타늄실리사이드층으로 변성시킴과 동시에 상부의 비정질 상태의 티타늄실리사이드층을 결정화시키므로써 티타늄실리사이드층에 보이드(Void)가 발생되는 것을 방지하도록 한다.
또한, 티타늄실리사이드층에 보이드가 형성되지 않으므로 식각으로 게이트전극을 형성할 때, 반도체기판에 과도한 식각 부위가 발생되는 것을 방지할 수 있다.
상기 티타늄실리사이드층 내부에 보이드의 생성을 억제하므로 게이트산화막의 누설전류가 감소하고, 문턱전압과 게이트전압이 일정하게 유지되어 소자의 전기적인 특성을 향상시킬 수 있는 장점을 지닌다.

Claims (8)

  1. 반도체소자의 게이트전극 형성방법에 있어서,
    반도체기판에 게이트산화막을 형성한 후, 폴리실리콘층을 적층하는 단계와;
    상기 단계 후에 티타늄희생막 및 비정질 상태의 티타늄실리사이드층을 적층하는 단계와;
    상기 단계 후에 고온으로 열처리하여 티타늄희생막을 티타늄실리사이드층으로 변성시키고, 상기 변성된 티타늄실리사이드층을 결정화시키는 단계와;
    상기 결과물을 마스킹 식각으로 게이트전극을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘층은, 400 ∼ 580℃의 온도에서, 500 ∼ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제 1 항에 있어서, 상기 티타늄희생막은 PVD법 혹은 CVD법으로 증착하고, 10 ∼ 200Å의 두께와, 상온에서 600℃의 온도로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제 1 항에 있어서, 상기 비정질 상태의 티타늄실리사이드층을 적층하기 전에 NH4OH, H2O2및 H2O를 혼합시킨 용액으로 세정공정을 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  5. 제 4 항에 있어서, 상기 세정용액은, NH4OH, : H2O2: H2O 의 비율이 1 : 0.5 ∼ 1.5 : 3 ∼ 7의 부피비를 갖고, 15 ∼ 90℃의 온도범위에서 세정하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  6. 제 1 항에 있어서, 상기 폴리실리콘층을 적층할 때, 폴리실리콘층의 적층 두께는, 상기 폴리실리콘층의 통상적인 적층 두께에 티타늄희생막의 2배 두께를 더 적층하여 500∼1500Å 정도 적층하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  7. 제 1 항에 있어서, 상기 비정질 상태의 티타늄실리사이드층(TiSiX)은, X가 2.0 ∼ 2.5 이고, 상온에서 500℃의 온도에서, 300 ∼ 2000Å의 두께로 스퍼터링법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  8. 제 1 항에 있어서, 상기 열처리공정은 600 ∼ 1000℃의 온도범위에서 급속열처리공정으로 진행하고, 승온속도는 10 ∼ 65℃/s 이고, 5 ∼ 50초간 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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