JPH10340864A - 積層形アモルファス・シリコンの形成方法 - Google Patents
積層形アモルファス・シリコンの形成方法Info
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- JPH10340864A JPH10340864A JP14554897A JP14554897A JPH10340864A JP H10340864 A JPH10340864 A JP H10340864A JP 14554897 A JP14554897 A JP 14554897A JP 14554897 A JP14554897 A JP 14554897A JP H10340864 A JPH10340864 A JP H10340864A
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Abstract
(57)【要約】 （修正有）
【課題】 酸化シリコン層ならびに素子全体に対するフ
ッ素原子の影響を低減させ、かつポリサイドと金属配線
との間の電気抵抗値を低減させる。 【解決手段】 積層形アモルファス・シリコン上に金属
シリサイド（ｍｅｔａｌｓｉｌｉｃｉｄｅ）を形成する
に際し、半導体基板１０上に素子分離領域１２を形成し
てから、半導体基板上に元々は積層形アモルファス・シ
リコンである少なくとも２層のポリシリコン層１６，１
８，２０を形成し、金属シリサイド層２２をポリシリコ
ン層の最上層上に堆積して、金属シリサイド層上にゲー
ト領域２６をパターン形成し、ゲート領域および素子分
離領域をマスクとして半導体基板にイオンを注入しゲー
ト電極２６を形成する。
ッ素原子の影響を低減させ、かつポリサイドと金属配線
との間の電気抵抗値を低減させる。 【解決手段】 積層形アモルファス・シリコン上に金属
シリサイド（ｍｅｔａｌｓｉｌｉｃｉｄｅ）を形成する
に際し、半導体基板１０上に素子分離領域１２を形成し
てから、半導体基板上に元々は積層形アモルファス・シ
リコンである少なくとも２層のポリシリコン層１６，１
８，２０を形成し、金属シリサイド層２２をポリシリコ
ン層の最上層上に堆積して、金属シリサイド層上にゲー
ト領域２６をパターン形成し、ゲート領域および素子分
離領域をマスクとして半導体基板にイオンを注入しゲー
ト電極２６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリサイド（ｐｏ
ｌｙｃｉｄｅ）を形成する方法に係り、特に、積層形ア
モルファス・シリコン（ｓｔａｃｋｅｄ−ａｍｏｒｐｈ
ｏｕｓ−ｓｉｌｉｃｏｎ）の形成方法に関する。
ｌｙｃｉｄｅ）を形成する方法に係り、特に、積層形ア
モルファス・シリコン（ｓｔａｃｋｅｄ−ａｍｏｒｐｈ
ｏｕｓ−ｓｉｌｉｃｏｎ）の形成方法に関する。
【０００２】
【従来の技術】従来の金属酸化物半導体（ｍｅｔａｌ−
ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ＝ＭＯＳ）に
おけるゲート電極の形成方法は、ポリサイド（ｐｏｌｙ
ｃｉｄｅ）構造を利用しているので、ａｓ−ｄｅｐｏｓ
ｉｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ（ＡＤＰ）構造とも
呼ばれ、まずシリコン基板上に薄い酸化シリコン層を成
長させてから、ポリシリコン層を堆積させ、最後に、こ
のポリシリコン層上に化学蒸着法（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ＝ＣＶＤ）で金属シ
リサイド（ｓｉｌｉｃｉｄｅ）層、例えばケイ化タング
ステン層を形成していた。
ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ＝ＭＯＳ）に
おけるゲート電極の形成方法は、ポリサイド（ｐｏｌｙ
ｃｉｄｅ）構造を利用しているので、ａｓ−ｄｅｐｏｓ
ｉｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ（ＡＤＰ）構造とも
呼ばれ、まずシリコン基板上に薄い酸化シリコン層を成
長させてから、ポリシリコン層を堆積させ、最後に、こ
のポリシリコン層上に化学蒸着法（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ＝ＣＶＤ）で金属シ
リサイド（ｓｉｌｉｃｉｄｅ）層、例えばケイ化タング
ステン層を形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、化学蒸
着法によりケイ化タングステン層を形成する際に、その
反応副産物であるフッ素がアニール（ａｎｎｅａｌｉｎ
ｇ）時に酸化シリコン層の内部に侵入して、酸化シリコ
ン層の有効厚さを増大させ、デバイス特性に影響を及ぼ
していた（Ｓ．Ｌ．Ｈｓｕ ｅｔ ａｌ．，“Ｄｉｒｅ
ｃｔ ｅｖｉｄｅｎｃｅ ｏｆ ｇａｔｅ ｏｘｉｄｅ
ｔｈｉｃｋｎｅｓｓ ｉｎｃｒｅａｓｅｉｎ ｔｕｎ
ｇｓｔｅｎ ｐｏｌｙｃｉｄｅ ｐｒｏｃｅｓｓｅ
ｓ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅｔｔ．，ｖｏｌ．ＥＤＬ−１２，ｐｐ．６２３〜６２
５，１９９１を参照）。また、製造プロセスにおいて不
純物拡散工程を実施する際には、これらの不純物につい
て横方向拡散現象が発生し、ゲート電極内部において不
純物の再配列（ｄｏｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎ）を招来し、素子特性を劣化させるものとなって
いた（Ｈ．Ｈａｙａｓｈｉｄａ ｅｔ ａｌ．，“Ｄｏ
ｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｉｎ ｄｕ
ａｌ ｇａｔｅ Ｗ−ｐｏｌｙｃｉｄｅ ＣＭＯＳ ａ
ｎｄ ｉｔｓｉｍｐｒｏｖｅｍｅｎｔ ｂｙ ＲＴ
Ａ”，ｉｎ １９８９ ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃ
ｈ．Ｄｉｇ，ｐｐ２９〜３０を参照）。さらに、従来技
術により形成した素子構造はその表面が荒く、ポリサイ
ド層と金属配線との間の抵抗値が増大するものとなって
いた（Ｈ．Ｙｅｎ，“Ｔｈｅｒｍａｌ ｔｒｅａｔｍｅ
ｎｔ ａｎｄ ｕｎｄｅｒｌａｙｅｒ ｅｆｆｅｃｔｓ
ｏｎ ｓｉｌａｎｅ ａｎｄ ｄｉｃｈｏｒｏｓｉｌａ
ｎｅ ｂａｓｅｄ ｔｕｎｇｓｔｅｎ ｓｉｌｉｃｉｄ
ｅ ｆｏｒ ｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎ ｐｒｏｃｅｓｓｅｓ”，ｉｎ
１９９５ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｓｙｓ
ｔｅｍｓ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，ｐｐ．
１７６〜１７９を参照）。
着法によりケイ化タングステン層を形成する際に、その
反応副産物であるフッ素がアニール（ａｎｎｅａｌｉｎ
ｇ）時に酸化シリコン層の内部に侵入して、酸化シリコ
ン層の有効厚さを増大させ、デバイス特性に影響を及ぼ
していた（Ｓ．Ｌ．Ｈｓｕ ｅｔ ａｌ．，“Ｄｉｒｅ
ｃｔ ｅｖｉｄｅｎｃｅ ｏｆ ｇａｔｅ ｏｘｉｄｅ
ｔｈｉｃｋｎｅｓｓ ｉｎｃｒｅａｓｅｉｎ ｔｕｎ
ｇｓｔｅｎ ｐｏｌｙｃｉｄｅ ｐｒｏｃｅｓｓｅ
ｓ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅｔｔ．，ｖｏｌ．ＥＤＬ−１２，ｐｐ．６２３〜６２
５，１９９１を参照）。また、製造プロセスにおいて不
純物拡散工程を実施する際には、これらの不純物につい
て横方向拡散現象が発生し、ゲート電極内部において不
純物の再配列（ｄｏｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎ）を招来し、素子特性を劣化させるものとなって
いた（Ｈ．Ｈａｙａｓｈｉｄａ ｅｔ ａｌ．，“Ｄｏ
ｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｉｎ ｄｕ
ａｌ ｇａｔｅ Ｗ−ｐｏｌｙｃｉｄｅ ＣＭＯＳ ａ
ｎｄ ｉｔｓｉｍｐｒｏｖｅｍｅｎｔ ｂｙ ＲＴ
Ａ”，ｉｎ １９８９ ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃ
ｈ．Ｄｉｇ，ｐｐ２９〜３０を参照）。さらに、従来技
術により形成した素子構造はその表面が荒く、ポリサイ
ド層と金属配線との間の抵抗値が増大するものとなって
いた（Ｈ．Ｙｅｎ，“Ｔｈｅｒｍａｌ ｔｒｅａｔｍｅ
ｎｔ ａｎｄ ｕｎｄｅｒｌａｙｅｒ ｅｆｆｅｃｔｓ
ｏｎ ｓｉｌａｎｅ ａｎｄ ｄｉｃｈｏｒｏｓｉｌａ
ｎｅ ｂａｓｅｄ ｔｕｎｇｓｔｅｎ ｓｉｌｉｃｉｄ
ｅ ｆｏｒ ｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎ ｐｒｏｃｅｓｓｅｓ”，ｉｎ
１９９５ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｓｙｓ
ｔｅｍｓ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，ｐｐ．
１７６〜１７９を参照）。
【０００４】以上のような従来技術における課題を解決
するために、本発明は、フッ素原子が酸化シリコン層お
よびデバイス全体に及ぼす影響を低減させることができ
る、積層形アモルファス・シリコン（ｓｔａｃｋｅｄ−
ａｍｏｒｐｈｏｕｓ−ｓｉｌｉｃｏｎ）の形成方法を提
供することを目的とする。
するために、本発明は、フッ素原子が酸化シリコン層お
よびデバイス全体に及ぼす影響を低減させることができ
る、積層形アモルファス・シリコン（ｓｔａｃｋｅｄ−
ａｍｏｒｐｈｏｕｓ−ｓｉｌｉｃｏｎ）の形成方法を提
供することを目的とする。
【０００５】本発明の他の目的は、ポリサイドと金属配
線との間の電気抵抗値を低減させることにある。
線との間の電気抵抗値を低減させることにある。
【０００６】本発明の別な目的は、不純物拡散工程にお
ける横方向拡散を防止して、ゲート電極内部において不
純物の再配列現象が発生することを回避することにあ
る。
ける横方向拡散を防止して、ゲート電極内部において不
純物の再配列現象が発生することを回避することにあ
る。
【０００７】本発明のさらに別な目的は、ゲート電極の
表面が小さい結晶粒子を備えて平坦な構造を有するよう
にすることにある。
表面が小さい結晶粒子を備えて平坦な構造を有するよう
にすることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、積層形アモルファス・シリコン上に金属
シリサイドを形成する方法を提供するものであって、半
導体基板上に素子分離領域を形成してから、半導体基板
上に酸化シリコン層を形成し、元々は積層形アモルファ
ス・シリコンである少なくとも２層、例えば３層のポリ
シリコン層を堆積して、金属シリサイド層をポリシリコ
ン層の最上層上に堆積し、金属シリサイド層上にゲート
電極領域をパターン形成して、ゲートおよび分離領域を
マスク（ｍａｓｋ）として半導体基板にイオンを注入す
るものである。
に、本発明は、積層形アモルファス・シリコン上に金属
シリサイドを形成する方法を提供するものであって、半
導体基板上に素子分離領域を形成してから、半導体基板
上に酸化シリコン層を形成し、元々は積層形アモルファ
ス・シリコンである少なくとも２層、例えば３層のポリ
シリコン層を堆積して、金属シリサイド層をポリシリコ
ン層の最上層上に堆積し、金属シリサイド層上にゲート
電極領域をパターン形成して、ゲートおよび分離領域を
マスク（ｍａｓｋ）として半導体基板にイオンを注入す
るものである。
【０００９】本発明では、少なくとも２層の積層形アモ
ルファス・シリコンがアニールを経て結晶粒子の小さい
ポリシリコン層に変化するので、フッ素原子がより下方
にある酸化シリコン層に侵入することを抑制するととも
に、不純物の横方向拡散による再配列を回避し、さらに
ゲート電極の表面が小さい結晶粒子を備えて平坦な構造
を有するように形成される。
ルファス・シリコンがアニールを経て結晶粒子の小さい
ポリシリコン層に変化するので、フッ素原子がより下方
にある酸化シリコン層に侵入することを抑制するととも
に、不純物の横方向拡散による再配列を回避し、さらに
ゲート電極の表面が小さい結晶粒子を備えて平坦な構造
を有するように形成される。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。図１（Ａ）において、半導
体基板１０上に素子分離領域１２を形成するが、この素
子分離領域１２の形成には例えば従来技術の選択酸化
（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ＝ＬＯＣＯＳ）技術を採用することができる。すな
わち、いずれも図示していないが、まずパッド酸化層を
成長させてから、窒化シリコン層を堆積させ、さらにフ
ォトレジストによりアクティブ領域をパターン形成する
とともに、素子分離パターン部分においてチャネルスト
ップ（ｃｈａｎｎｅｌ ｓｔｏｐ）イオンを注入し、熱
酸化法により約３０００〜１００００Åの厚い酸化領域
である素子分離領域１２を成長させることができる。
を図面に基づいて説明する。図１（Ａ）において、半導
体基板１０上に素子分離領域１２を形成するが、この素
子分離領域１２の形成には例えば従来技術の選択酸化
（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ＝ＬＯＣＯＳ）技術を採用することができる。すな
わち、いずれも図示していないが、まずパッド酸化層を
成長させてから、窒化シリコン層を堆積させ、さらにフ
ォトレジストによりアクティブ領域をパターン形成する
とともに、素子分離パターン部分においてチャネルスト
ップ（ｃｈａｎｎｅｌ ｓｔｏｐ）イオンを注入し、熱
酸化法により約３０００〜１００００Åの厚い酸化領域
である素子分離領域１２を成長させることができる。
【００１１】次に、図１（Ｂ）において、厚さが約３０
〜２５０Åの酸化シリコン層１４を半導体基板１０上に
成長させる。
〜２５０Åの酸化シリコン層１４を半導体基板１０上に
成長させる。
【００１２】図１（Ｃ）において、酸化シリコン層１４
上に３層の厚さが約１００〜３０００Åのこの時点では
積層形アモルファス・シリコンであるポリシリコン層１
６，１８，２０を連続して堆積させるが、このポリシリ
コン層の数は少なくとも２層以上とし、本実施の形態で
は３層としている。その層数のバリエーションとして
は、例えば４層または５層であっても、本発明の技術思
想から逸脱するものではなく、いずれも特許請求の範囲
に含まれるものとしなければならない。この時点におい
て積層形アモルファス・シリコンであるポリシリコン層
１６，１８，２０の堆積は、通常は、化学蒸着法により
１００％のＳｉＨ4 あるいはＮ2 およびＨ2 を混合し
て、６００℃から６５０℃で反応させて形成する。そし
て、金属酸化物半導体（ＭＯＳ）のゲート電極におい
て、これらのポリシリコン層１６，１８，２０を形成す
ることによって比較的低い仕事関数（ｗｏｒｋ ｆｕｎ
ｃｔｉｏｎ）を提供することができる。その結果、低い
しきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
を得ることができるようになる。
上に３層の厚さが約１００〜３０００Åのこの時点では
積層形アモルファス・シリコンであるポリシリコン層１
６，１８，２０を連続して堆積させるが、このポリシリ
コン層の数は少なくとも２層以上とし、本実施の形態で
は３層としている。その層数のバリエーションとして
は、例えば４層または５層であっても、本発明の技術思
想から逸脱するものではなく、いずれも特許請求の範囲
に含まれるものとしなければならない。この時点におい
て積層形アモルファス・シリコンであるポリシリコン層
１６，１８，２０の堆積は、通常は、化学蒸着法により
１００％のＳｉＨ4 あるいはＮ2 およびＨ2 を混合し
て、６００℃から６５０℃で反応させて形成する。そし
て、金属酸化物半導体（ＭＯＳ）のゲート電極におい
て、これらのポリシリコン層１６，１８，２０を形成す
ることによって比較的低い仕事関数（ｗｏｒｋ ｆｕｎ
ｃｔｉｏｎ）を提供することができる。その結果、低い
しきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
を得ることができるようになる。
【００１３】図１（Ｄ）において、最上層のポリシリコ
ン層２０上に厚さが約２００〜２０００Åの金属シリサ
イド層２２を堆積し、ポリシリコン層２０との低い接触
抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を形成
して、ゲート電極全体の電気抵抗値（シート抵抗値＝ｓ
ｈｅｅｔ ｒｅｓｉｓｔａｎｃｅともいう）を低減させ
る。金属シリサイド（ｓｉｌｉｃｉｄｅ）層２２は、通
常においては、シリコンと高融点金属（ｒｅｆｒａｃｔ
ｏｒｙ ｍｅｔａｌ）または貴金属（ｎｏｂｌｅ ｍｅ
ｔａｌ）との反応により形成されるものであり、よく知
られている金属ケイ化物としてはＷＳｉ2 ，ＴｉＳ
ｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 ，ＭｏＳｉ2，Ｐｄ2 Ｓ
ｉ，ＴａＳｉ2 がある。金属ケイ化物の利点は、ポリシ
リコンとの直列電気抵抗値を低減させるとともに、金属
アルミニウムと較べて高い温度による平坦化ステップ処
理でも安定していることにあり、なかでもＷＳｉ2 ，Ｔ
ｉＳｉ2 ，ＣｏＳｉ2 が低い電気抵抗値ならびに優れた
安定性により最もよく使用されている。金属ケイ化物を
形成する方法としては、スパッタリング（ｓｐｕｔｔｅ
ｒｉｎｇ）または蒸着（ｅｖａｐｏｒａｔｉｏｎ）ある
いは化学蒸着法を採用して、金属をシリコン表面に堆積
させてから、数回のアニール（焼きなましともいう。ａ
ｎｎｅａｌｉｎｇ）を経て目的物を形成するものがあ
る。また、別な金属ケイ化物を形成する方法としては、
金属とシリコンとを同時堆積（ｃｏ−ｄｅｐｏｓｉｔ）
する方法を採用するものがあり、この方法によれば前記
した方法ほどポリシリコン内部に侵入することがない。
ン層２０上に厚さが約２００〜２０００Åの金属シリサ
イド層２２を堆積し、ポリシリコン層２０との低い接触
抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を形成
して、ゲート電極全体の電気抵抗値（シート抵抗値＝ｓ
ｈｅｅｔ ｒｅｓｉｓｔａｎｃｅともいう）を低減させ
る。金属シリサイド（ｓｉｌｉｃｉｄｅ）層２２は、通
常においては、シリコンと高融点金属（ｒｅｆｒａｃｔ
ｏｒｙ ｍｅｔａｌ）または貴金属（ｎｏｂｌｅ ｍｅ
ｔａｌ）との反応により形成されるものであり、よく知
られている金属ケイ化物としてはＷＳｉ2 ，ＴｉＳ
ｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 ，ＭｏＳｉ2，Ｐｄ2 Ｓ
ｉ，ＴａＳｉ2 がある。金属ケイ化物の利点は、ポリシ
リコンとの直列電気抵抗値を低減させるとともに、金属
アルミニウムと較べて高い温度による平坦化ステップ処
理でも安定していることにあり、なかでもＷＳｉ2 ，Ｔ
ｉＳｉ2 ，ＣｏＳｉ2 が低い電気抵抗値ならびに優れた
安定性により最もよく使用されている。金属ケイ化物を
形成する方法としては、スパッタリング（ｓｐｕｔｔｅ
ｒｉｎｇ）または蒸着（ｅｖａｐｏｒａｔｉｏｎ）ある
いは化学蒸着法を採用して、金属をシリコン表面に堆積
させてから、数回のアニール（焼きなましともいう。ａ
ｎｎｅａｌｉｎｇ）を経て目的物を形成するものがあ
る。また、別な金属ケイ化物を形成する方法としては、
金属とシリコンとを同時堆積（ｃｏ−ｄｅｐｏｓｉｔ）
する方法を採用するものがあり、この方法によれば前記
した方法ほどポリシリコン内部に侵入することがない。
【００１４】図１（Ｅ）から（Ｇ）において、金属シリ
サイド層２２上にフォトレジスト２４によりゲート電極
領域（ゲート電極２６）をパターン形成するとともに、
非パターン形成領域をソース・ドレイン電極領域（ソー
ス・ドレイン電極２８，３０）となるシリコン表面が露
出するまでエッチング除去し、さらにフォトレジスト２
４を除去した後、素子分離領域１２，１２およびゲート
電極２６をマスクとしてイオン注入を行って、図１
（Ｇ）に示したゲート電極２６とソース・ドレイン電極
２８，３０とを形成する。図示のように、ゲート電極２
６は、酸化シリコン層１４と、３層のポリシリコン層１
６，１８，２０と、最上層となる金属シリサイド層２２
とを備えている。
サイド層２２上にフォトレジスト２４によりゲート電極
領域（ゲート電極２６）をパターン形成するとともに、
非パターン形成領域をソース・ドレイン電極領域（ソー
ス・ドレイン電極２８，３０）となるシリコン表面が露
出するまでエッチング除去し、さらにフォトレジスト２
４を除去した後、素子分離領域１２，１２およびゲート
電極２６をマスクとしてイオン注入を行って、図１
（Ｇ）に示したゲート電極２６とソース・ドレイン電極
２８，３０とを形成する。図示のように、ゲート電極２
６は、酸化シリコン層１４と、３層のポリシリコン層１
６，１８，２０と、最上層となる金属シリサイド層２２
とを備えている。
【００１５】次に、図２において、本発明の積層形アモ
ルファス・シリコン（ＳＡＳ）と従来技術ａｓ−ｄｅｐ
ｏｓｉｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ（ＡＤＰ）との
比較を示している。図中、縦軸がアニール後のフッ素原
子Ｆの濃度（ａｔｏｍｓ／ｃｍ3 ）を表わし、横軸がゲ
ート電極の深さ（μｍ）を表わしている。符号５０はゲ
ート電極の酸化シリコン層を表わしている。この図から
はっきりと分かるように、本発明を採用すれば、そのフ
ッ素原子Ｆの酸化シリコン層５０およびそれより下方に
侵入する濃度が従来のＡＤＰ法より小さいので、形成さ
れる素子の制御が容易なものとなり、特性も優れたもの
となる。
ルファス・シリコン（ＳＡＳ）と従来技術ａｓ−ｄｅｐ
ｏｓｉｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ（ＡＤＰ）との
比較を示している。図中、縦軸がアニール後のフッ素原
子Ｆの濃度（ａｔｏｍｓ／ｃｍ3 ）を表わし、横軸がゲ
ート電極の深さ（μｍ）を表わしている。符号５０はゲ
ート電極の酸化シリコン層を表わしている。この図から
はっきりと分かるように、本発明を採用すれば、そのフ
ッ素原子Ｆの酸化シリコン層５０およびそれより下方に
侵入する濃度が従来のＡＤＰ法より小さいので、形成さ
れる素子の制御が容易なものとなり、特性も優れたもの
となる。
【００１６】また、図３において、本発明により形成さ
れる断面構造を説明すると、元々は多層からなる積層形
アモルファス・シリコンであるポリシリコン層６０，６
２，６４という構造により結晶粒子の成長を抑制するこ
とができるので、図４において示した従来技術のポリシ
リコン層６６よりも小さい結晶粒子となる。従って、図
３において、フッ素原子Ｆが最上層であるポリシリコン
層６４から下方の酸化シリコン層６８へ侵入する経路
（矢印を参照）が、図４におけるフッ素原子Ｆの侵入経
路（矢印を参照）より遥かに長くなるので、フッ素原子
Ｆの酸化シリコン層および素子全体に及ぼす影響を低減
することができる。
れる断面構造を説明すると、元々は多層からなる積層形
アモルファス・シリコンであるポリシリコン層６０，６
２，６４という構造により結晶粒子の成長を抑制するこ
とができるので、図４において示した従来技術のポリシ
リコン層６６よりも小さい結晶粒子となる。従って、図
３において、フッ素原子Ｆが最上層であるポリシリコン
層６４から下方の酸化シリコン層６８へ侵入する経路
（矢印を参照）が、図４におけるフッ素原子Ｆの侵入経
路（矢印を参照）より遥かに長くなるので、フッ素原子
Ｆの酸化シリコン層および素子全体に及ぼす影響を低減
することができる。
【００１７】本発明の積層形アモルファス・シリコン
は、比較的小さい結晶粒子であるので、素子の表面が比
較的平坦なものとなって、ポリサイドと金属配線との間
の電気抵抗値を低減させることができる。また、本発明
が形成する構造は不純物の横方向拡散を防止して、ゲー
ト電極内部における不純物の再配列を回避することがで
きる。
は、比較的小さい結晶粒子であるので、素子の表面が比
較的平坦なものとなって、ポリサイドと金属配線との間
の電気抵抗値を低減させることができる。また、本発明
が形成する構造は不純物の横方向拡散を防止して、ゲー
ト電極内部における不純物の再配列を回避することがで
きる。
【００１８】図５と図６とにおいて、図５は、本発明に
より形成されるゲート電極表面の顕微鏡写真であり、図
６は、従来技術により形成されるゲート電極表面の顕微
鏡写真である。これら２枚の写真から分かるように、図
５のほうが小さい結晶粒子であり表面構造が平坦なもの
となっている。
より形成されるゲート電極表面の顕微鏡写真であり、図
６は、従来技術により形成されるゲート電極表面の顕微
鏡写真である。これら２枚の写真から分かるように、図
５のほうが小さい結晶粒子であり表面構造が平坦なもの
となっている。
【００１９】以上は、本発明の好適な実施の形態に過ぎ
ないものであって、本発明の特許請求の範囲を限定しよ
うとするものでない。おおよそ、本発明が開示する技術
思想により完成されるものと均等となりうる、その他の
変更あるいは装飾は、いずれも上記した特許請求の範囲
に含まれるものである。
ないものであって、本発明の特許請求の範囲を限定しよ
うとするものでない。おおよそ、本発明が開示する技術
思想により完成されるものと均等となりうる、その他の
変更あるいは装飾は、いずれも上記した特許請求の範囲
に含まれるものである。
【００２０】
【発明の効果】本発明は、積層形アモルファス・シリコ
ンである少なくとも２層のポリシリコン層を形成してい
るので、その結晶粒子が小さいものとなり、フッ素原子
がゲート電極の酸化シリコン層へ侵入することを抑制で
きるとともに、不純物の横方向拡散による再配列を回避
できる。さらにゲート電極の表面が小さい結晶粒子を備
えた平坦な構造を有するものとなるので、ポリサイドと
金属配線との電気抵抗値を低減させることができる。従
って、素子品質のコントロールが容易なものとなり、そ
の特性も優れたものとすることができるので、製品の歩
留まりが向上する。
ンである少なくとも２層のポリシリコン層を形成してい
るので、その結晶粒子が小さいものとなり、フッ素原子
がゲート電極の酸化シリコン層へ侵入することを抑制で
きるとともに、不純物の横方向拡散による再配列を回避
できる。さらにゲート電極の表面が小さい結晶粒子を備
えた平坦な構造を有するものとなるので、ポリサイドと
金属配線との電気抵抗値を低減させることができる。従
って、素子品質のコントロールが容易なものとなり、そ
の特性も優れたものとすることができるので、製品の歩
留まりが向上する。
【図１】本発明により形成されるポリサイドゲート電極
構造の断面図である。
構造の断面図である。
【図２】本発明の方法（ＳＡＳ）と従来技術の方法（Ａ
ＤＰ）とを比較した説明図である。
ＤＰ）とを比較した説明図である。
【図３】本発明により形成される断面構造の説明図であ
る。
る。
【図４】従来技術により形成される断面構造の説明図で
ある。
ある。
【図５】本発明により形成されるゲート電極表面の顕微
鏡写真である。
鏡写真である。
【図６】従来技術により形成されるゲート電極表面の顕
微鏡写真である。
微鏡写真である。
１０ 半導体基板 １２ 素子分離領域 １４ 酸化シリコン層 １６ ポリシリコン層（アモルファス・シリコン層） １８ ポリシリコン層（アモルファス・シリコン層） ２０ ポリシリコン層（アモルファス・シリコン層） ２２ 金属シリサイド層 ２４ フォトレジスト ２６ ゲート電極領域（ゲート電極） ２８ ソース電極領域（ソース電極） ３０ ドレイン電極領域（ドレイン電極） ５０ 酸化シリコン層 ６０ ポリシリコン層（アモルファス・シリコン層） ６２ ポリシリコン層（アモルファス・シリコン層） ６４ ポリシリコン層（アモルファス・シリコン層） ６６ ポリシリコン層 ６８ 酸化シリコン層 Ｆ フッ素原子
Claims (9)
- 【請求項１】 積層形アモルファス・シリコン上に金属
シリサイドを形成する方法であって、 半導体基板上に酸化シリコン層を形成するステップと、 前記酸化シリコン層上に元々は積層形アモルファス・シ
リコンである少なくとも２層のポリシリコン層を形成す
るステップと、 前記ポリシリコン層上に金属シリサイド層を形成するス
テップと、 前記金属シリサイド層上に複数のゲート電極領域をパタ
ーン形成するステップと、 前記金属シリサイド層および前記ポリシリコン層ならび
に前記酸化シリコン層のパターン形成されていない部分
をエッチング除去するステップとを具備することを特徴
とする積層形アモルファス・シリコンの形成方法。 - 【請求項２】 請求項１において、さらに複数の素子分
離領域を前記半導体基板上に形成するステップを有する
ことを特徴とする積層形アモルファス・シリコンの形成
方法。 - 【請求項３】 請求項１または２において、前記ゲート
電極を形成した後に、さらに前記ゲート電極および前記
素子分離領域をマスクとして前記半導体基板にイオン注
入するステップを有することを特徴とする積層形アモル
ファス・シリコンの形成方法。 - 【請求項４】 積層形アモルファス・シリコン上に金属
シリサイドを形成する方法であって、 半導体基板上に複数の素子分離領域を形成するステップ
と、 前記半導体基板上に酸化シリコン層を形成するステップ
と、 前記酸化シリコン層上に元々は積層形アモルファス・シ
リコンである複数のポリシリコン層を堆積するステップ
と、 前記ポリシリコン層上に金属シリサイド層を堆積するス
テップと、 前記金属シリサイド層上にゲート電極領域をパターン形
成するステップと、 前記ゲート電極領域および前記素子分離領域をマスクと
して前記半導体基板にイオン注入するステップと、 前記金属シリサイド層および前記ポリシリコン層ならび
に前記酸化シリコン層のパターン形成されていない部分
をエッチング除去するステップとを具備することを特徴
とする積層形アモルファス・シリコンの形成方法。 - 【請求項５】 前記金属シリサイド層の金属が、タング
ステン、チタン、コバルト、プラチナ、モリブデン、パ
ラジウム、タンタルのうちから選択されるものであるこ
とを特徴とする請求項１乃至４記載の積層形アモルファ
ス・シリコンの形成方法。 - 【請求項６】 前記ポリシリコン層の層数が、３である
ことを特徴とする請求項１乃至４記載の積層形アモルフ
ァス・シリコンの形成方法。 - 【請求項７】 前記金属シリサイド層が、化学蒸着法に
より形成されることを特徴とする請求項１乃至４記載の
積層形アモルファス・シリコンの形成方法。 - 【請求項８】 前記ポリシリコン層の厚さが１００〜３
０００Åであることを特徴とする請求項１乃至４記載の
積層形アモルファス・シリコンの形成方法。 - 【請求項９】 前記金属シリサイド層の厚さが２００〜
２０００Åであることを特徴とする請求項１乃至４記載
の積層形アモルファス・シリコンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14554897A JPH10340864A (ja) | 1997-06-03 | 1997-06-03 | 積層形アモルファス・シリコンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14554897A JPH10340864A (ja) | 1997-06-03 | 1997-06-03 | 積層形アモルファス・シリコンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340864A true JPH10340864A (ja) | 1998-12-22 |
Family
ID=15387734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14554897A Pending JPH10340864A (ja) | 1997-06-03 | 1997-06-03 | 積層形アモルファス・シリコンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
| US7733461B2 (en) | 2005-06-23 | 2010-06-08 | Canon Kabushiki Kaisha | Exposure apparatus |
-
1997
- 1997-06-03 JP JP14554897A patent/JPH10340864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502299A (ja) * | 2000-06-27 | 2004-01-22 | アプライド マテリアルズ インコーポレイテッド | 単一ウエハチャンバにおける多結晶シリコンの結晶構造制御 |
| US7733461B2 (en) | 2005-06-23 | 2010-06-08 | Canon Kabushiki Kaisha | Exposure apparatus |
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