JPH08316336A

JPH08316336A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH08316336A
Application number: JP7120133A
Authority: JP
Inventors: Hideki Mizuhara; 秀樹水原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-05-18
Filing date: 1995-05-18
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】トランジスタの閾値電圧の制御性を高め、動作
速度を向上させる。【構成】Ｐ型単結晶シリコン基板１にＮウェル領域２、
Ｐウェル領域３が形成され、その上にフィールド酸化膜
４およびゲート酸化膜１５が形成されている。Ｎウェル
領域２にはゲート電極６とソース・ドレイン領域７とか
ら構成されるＰＭＯＳトランジスタ５が形成されてい
る。Ｐウェル領域３にはゲート電極９とソース・ドレイ
ン領域１０とから構成されるＮＭＯＳトランジスタ８が
形成されている。各ゲート電極６，９は１本のＷポリサ
イド配線１１によって形成されている。Ｎウェル領域２
上に配置されたＷポリサイド配線１１は、Ｐ型のドープ
ドポリシコン膜１２と、窒素が混入されたＷシリサイド
膜１３とから構成されている。Ｐウェル領域３上に配置
されたＷポリサイド配線１１は、Ｎ型のドープドポリシ
コン膜１４と窒素が混入されたＷシリサイド膜１３とか
ら構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、ポリサイド配線およ
びその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化および動作
の高速化に伴い、配線抵抗の低減がますます重要になっ
ている。それに伴い、従来から広く使用されていたポリ
シリコン配線は、より低抵抗なポリサイド配線に置き代
えられつつある。ポリサイド配線は、ドープドポリシリ
コン膜上にシリサイド膜を重ねた２層構造を成してい
る。ポリサイド配線が低抵抗なのは、シリサイドの抵抗
値がドープドポリシリコンに比べて数桁も低いためであ
る。また、ポリサイド配線をＭＯＳトランジスタのゲー
ト電極（ゲート配線）に用いた場合には、仕事関数など
のＭＯＳ界面特性を決定するパラメータがポリシリコン
とほぼ同じであるため、ポリシリコン配線をゲート電極
に用いた場合と同じトランジスタ特性を得ることができ
る。

【０００３】特に、ポリサイド配線の中でも、タングス
テンシリサイド（以下、Ｗシリサイドという）を用いた
ポリサイド配線（以下、Ｗポリサイド配線という）は、
ＰＶＤ法だけでなくＣＶＤ法によっても形成可能なこと
から、盛んに研究が進められている。

【０００４】

【発明が解決しようとする課題】ポリサイド配線の製造
工程には、ドープドポリシリコン膜中の不純物を活性化
させると共にシリサイド膜を結晶化させるための熱処理
など、ドープドポリシリコン膜に７００℃以上の熱履歴
を与える工程が必要である。その７００℃以上の熱履歴
により、ポリサイド配線に以下の問題が生じる。

【０００５】７００℃以上の熱履歴を与えると、ドー
プドポリシリコン膜中の不純物（ホウ素、ヒ素、リンな
ど）がシリサイド膜中に拡散し、ドープドポリシリコン
膜中の不純物濃度が低下する。その結果、ドープドポリ
シリコン膜が高抵抗化し、ポリサイド配線も高抵抗化し
てしまう。ドープドポリシリコン膜を低抵抗化するには
不純物のドーピング量を増やせばよい。しかし、不純物
のドーピング量を増やすと、ドープドポリシリコン膜の
表面が荒れてシリサイド膜との界面特性が劣化し、スル
ープットの低下を招く。

【０００６】ポリサイド配線をＭＯＳトランジスタの
ゲート電極に用いる場合、ドープドポリシリコン膜の導
電型はソース・ドレイン領域と同じにするのが望まし
い。これは、ドープドポリシリコン膜の導電型がソース
・ドレイン領域と異なる場合、仕事関数の関係上、閾値
電圧を最適な値に設定できなくなるためである。

【０００７】従って、ＰＭＯＳトランジスタのゲート電
極にはＰ型のドープドポリシリコン膜を用い、ＮＭＯＳ
トランジスタのゲート電極にはＮ型のドープドポリシリ
コン膜を用いるのが望ましい。

【０００８】ところで、異なる導電型のドープドポリシ
リコン膜を接続した後に、７００℃以上の熱履歴を与え
ると、異なる導電型の不純物が接続した界面から互いの
膜中に拡散して補償し合い、接続部近傍の仕事関数が変
化すると共に高抵抗化する。但し、ドープドポリシリコ
ン膜における不純物の拡散は数μｍ程度であるため、そ
の仕事関数の変化や高抵抗化の度合いは小さく特に問題
とはならない。ところが、ポリサイド配線においては、
ドープドポリシリコン膜中を拡散した不純物がシリサイ
ド膜中に入り込み、シリサイド膜中を拡散する。７００
℃以上の熱履歴を与えた場合、シリサイド膜における不
純物の拡散は１００μｍ程度と極めて大きくなる。従っ
て、ポリサイド配線においては、不純物がシリサイド膜
中を大きく拡散することになり、前記した仕事関数の変
化や高抵抗化の度合いも非常に大きくなる。

【０００９】そのため、ＰＭＯＳトランジスタのゲート
電極とＮＭＯＳトランジスタのゲート電極とを接続した
場合には、各トランジスタのゲート電極における接続部
近傍の仕事関数の変化や高抵抗化が顕著に表れる。その
仕事関数の変化によって各トランジスタの閾値電圧の制
御が困難になると共に、高抵抗化によって動作速度が低
下する（IEEE ELECTRON DEVICE LETTERS.VOL.12,NO.12,
DECEMBER 1991,pp696-698.参照）。

【００１０】この問題を回避するには、特開平３−２０
３３６６号公報（IPC;H01L21/90,H01L21/28,H01L27/09
2）に開示されているように、ＰＭＯＳおよびＮＭＯＳ
トランジスタの各ゲート電極におけるシリサイド膜を切
り離し、切り離した部分を別の金属配線によって接続す
ればよい。しかし、この方法には、別の金属配線を形成
する工程を設ける分だけ製造工程が複雑化するという問
題がある。また、各ゲート電極と別の金属配線との接続
部を設ける分だけ、ＰＭＯＳおよびＮＭＯＳトランジス
タの間隔が広がり、半導体装置の微細化が妨げられると
いう問題もある。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。１〕低抵抗なポリサイド配線を備えた半導体装置および
その製造方法を提供する。

【００１２】２〕Ｎ型のドープドポリシリコン膜を備え
たポリサイド配線とＰ型のドープドポリシリコン膜を備
えたポリサイド配線とを接続する際に、接続部近傍の仕
事関数の変化や高抵抗化を防止することが可能な半導体
装置およびその製造方法を提供する。

【００１３】３〕ＰＭＩＳトランジスタおよびＮＭＩＳ
トランジスタの各ゲート電極にポリサイド配線を用い、
各ゲート電極を接続した際に、各トランジスタの閾値電
圧の制御性を高めると共に動作速度を向上させることが
可能な半導体装置およびその製造方法を提供する。

【００１４】

【課題を解決するための手段】請求項１に記載の発明
は、窒素が混入されたタングステンシリサイド膜とドー
プドポリシリコン膜とから成るポリサイド配線を備えた
ことをその要旨とする。

【００１５】請求項２に記載の発明は、窒素が混入され
たタングステンシリサイド膜とＮ型のドープドポリシリ
コン膜とから成る第１のポリサイド配線と、窒素が混入
されたタングステンシリサイド膜とＰ型のドープドポリ
シリコン膜とから成る第２のポリサイド配線とを備え、
第１のポリサイド配線と第２のポリサイド配線とが接続
されたことをその要旨とする。

【００１６】請求項３に記載の発明は、窒素が混入され
たタングステンシリサイド膜とＮ型のドープドポリシリ
コン膜とから成るポリサイド配線によって形成されたゲ
ート電極を備えたＮＭＩＳトランジスタと、窒素が混入
されたタングステンシリサイド膜とＰ型のドープドポリ
シリコン膜とから成るポリサイド配線によって形成され
たゲート電極を備えたＰＭＩＳトランジスタとを備え、
ＮＭＩＳトランジスタのゲート電極とＰＭＩＳトランジ
スタのゲート電極とが直接接続されたことをその要旨と
する。

【００１７】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置において、前記タング
ステンシリサイド膜の組成をＷＳｉ_X、ｘ＞２としたこ
とをその要旨とする。

【００１８】請求項５に記載の発明は、ノンドープのポ
リシリコン膜を形成する工程と、ノンドープのポリシリ
コン膜上にタングステンシリサイド膜を形成する工程
と、イオン注入法を用い、タングステンシリサイド膜に
窒素イオンを注入することで、窒素が混入されたタング
ステンシリサイド膜を形成する工程と、イオン注入法を
用い、窒素が混入されたタングステンシリサイド膜を介
してノンドープのポリシリコン膜に不純物を注入するこ
とで、ドープドポリシリコン膜を形成する工程とを備え
たことをその要旨とする。

【００１９】請求項６に記載の発明は、ドープドポリシ
リコン膜を形成する工程と、ドープドポリシリコン膜上
にタングステンシリサイド膜を形成する工程と、イオン
注入法を用い、タングステンシリサイド膜に窒素イオン
を注入することで、窒素が混入されたタングステンシリ
サイド膜を形成する工程とを備えたことをその要旨とす
る。

【００２０】請求項７に記載の発明は、ノンドープのポ
リシリコン膜を形成する工程と、ＰＶＤ法またはＣＶＤ
法を用い、成膜雰囲気中に窒素を含ませることで、ノン
ドープのポリシリコン膜上に窒素が混入されたタングス
テンシリサイド膜を形成する工程と、イオン注入法を用
い、窒素が混入されたタングステンシリサイド膜を介し
てノンドープのポリシリコン膜に不純物を注入すること
で、ドープドポリシリコン膜を形成する工程とを備えた
ことをその要旨とする。

【００２１】請求項８に記載の発明は、ドープドポリシ
リコン膜を形成する工程と、ＰＶＤ法またはＣＶＤ法を
用い、成膜雰囲気中に窒素を含ませることで、ドープド
ポリシリコン膜上に窒素が混入されたタングステンシリ
サイド膜を形成する工程とを備えたことをその要旨とす
る。

【００２２】請求項９に記載の発明は、請求項５〜８の
いずれか１項に記載の半導体装置の製造方法を用い、窒
素が混入されたタングステンシリサイド膜とＮ型のドー
プドポリシリコン膜とから成る第１のポリサイド配線を
形成する工程と、請求項５〜９のいずれか１項に記載の
半導体装置の製造方法を用い、窒素が混入されたタング
ステンシリサイド膜とＰ型のドープドポリシリコン膜と
から成る第２のポリサイド配線を形成する工程とを備
え、第１のポリサイド配線と第２のポリサイド配線とが
接続されたことをその要旨とする。

【００２３】請求項１０に記載の発明は、半導体層上に
ノンドープのポリシリコン膜を形成する工程と、ノンド
ープのポリシリコン膜上にタングステンシリサイド膜を
形成する工程と、イオン注入法を用い、タングステンシ
リサイド膜に窒素イオンを注入することで、窒素が混入
されたタングステンシリサイド膜を形成する工程と、ノ
ンドープのポリシリコン膜および窒素が混入されたタン
グステンシリサイド膜をパターニングし、ＮＭＩＳトラ
ンジスタのゲート電極とＰＭＩＳトランジスタのゲート
電極とを形成する工程と、その各ゲート電極が接続され
ていることと、ＮＭＩＳトランジスタの形成領域に対応
する部分に対して、イオン注入法を用い、窒素が混入さ
れたタングステンシリサイド膜を介してノンドープのポ
リシリコン膜にＮ型不純物を注入することで、Ｎ型のド
ープドポリシリコン膜を形成すると共に、半導体層にＮ
型不純物を注入することで、Ｎ型のソースまたはドレイ
ン領域を形成する工程と、ＰＭＩＳトランジスタの形成
領域に対応する部分に対して、イオン注入法を用い、窒
素が混入されたタングステンシリサイド膜を介してノン
ドープのポリシリコン膜にＰ型不純物を注入すること
で、Ｐ型のドープドポリシリコン膜を形成すると共に、
半導体層にＰ型不純物を注入することで、Ｐ型のソース
またはドレイン領域を形成する工程とを備えたことをそ
の要旨とする。

【００２４】請求項１１に記載の発明は、半導体層上に
ドープドポリシリコン膜を形成する工程と、ドープドポ
リシリコン膜上にタングステンシリサイド膜を形成する
工程と、イオン注入法を用い、タングステンシリサイド
膜に窒素イオンを注入することで、窒素が混入されたタ
ングステンシリサイド膜を形成する工程と、ドープドポ
リシリコン膜および窒素が混入されたタングステンシリ
サイド膜をパターニングし、ＮＭＩＳトランジスタのゲ
ート電極とＰＭＩＳトランジスタのゲート電極とを形成
する工程と、その各ゲート電極が接続されていること
と、イオン注入法を用い、ＮＭＩＳトランジスタの形成
領域に対応する半導体層にＮ型不純物を注入すること
で、Ｎ型のソースまたはドレイン領域を形成する工程
と、イオン注入法を用い、ＰＭＩＳトランジスタの形成
領域に対応する半導体層にＰ型不純物を注入すること
で、Ｐ型のソースまたはドレイン領域を形成する工程と
を備えたことをその要旨とする。

【００２５】請求項１２に記載の発明は、請求項５，
６，１０，１１のいずれか１項に記載の半導体装置の製
造方法において、前記タングステンシリサイド膜をＰＶ
Ｄ法またはＣＶＤ法を用いて形成することをその要旨と
する。

【００２６】請求項１３に記載の発明は、半導体層上に
ノンドープのポリシリコン膜を形成する工程と、ＰＶＤ
法またはＣＶＤ法を用い、成膜雰囲気中に窒素を含ませ
ることで、ノンドープのポリシリコン膜上に窒素が混入
されたタングステンシリサイド膜を形成する工程と、ノ
ンドープのポリシリコン膜および窒素が混入されたタン
グステンシリサイド膜をパターニングし、ＮＭＩＳトラ
ンジスタのゲート電極とＰＭＩＳトランジスタのゲート
電極とを形成する工程と、その各ゲート電極が接続され
ていることと、ＮＭＩＳトランジスタの形成領域に対応
する部分に対して、イオン注入法を用い、窒素が混入さ
れたタングステンシリサイド膜を介してノンドープのポ
リシリコン膜にＮ型不純物を注入することで、Ｎ型のド
ープドポリシリコン膜を形成すると共に、半導体層にＮ
型不純物を注入することで、Ｎ型のソースまたはドレイ
ン領域を形成する工程と、ＰＭＩＳトランジスタの形成
領域に対応する部分に対して、イオン注入法を用い、窒
素が混入されたタングステンシリサイド膜を介してノン
ドープのポリシリコン膜にＰ型不純物を注入すること
で、Ｐ型のドープドポリシリコン膜を形成すると共に、
半導体層にＰ型不純物を注入することで、Ｐ型のソース
またはドレイン領域を形成する工程とを備えたことをそ
の要旨とする。

【００２７】請求項１４に記載の発明は、半導体層上に
ドープドポリシリコン膜を形成する工程と、ＰＶＤ法ま
たはＣＶＤ法を用い、成膜雰囲気中に窒素を含ませるこ
とで、ドープドポリシリコン膜上に窒素が混入されたタ
ングステンシリサイド膜を形成する工程と、イオン注入
法を用い、タングステンシリサイド膜に窒素イオンを注
入することで、窒素が混入されたタングステンシリサイ
ド膜を形成する工程と、ドープドポリシリコン膜および
窒素が混入されたタングステンシリサイド膜をパターニ
ングし、ＮＭＩＳトランジスタのゲート電極とＰＭＩＳ
トランジスタのゲート電極とを形成する工程と、その各
ゲート電極が接続されていることと、イオン注入法を用
い、ＮＭＩＳトランジスタの形成領域に対応する半導体
層にＮ型不純物を注入することで、Ｎ型のソースまたは
ドレイン領域を形成する工程と、イオン注入法を用い、
ＰＭＩＳトランジスタの形成領域に対応する半導体層に
Ｐ型不純物を注入することで、Ｐ型のソースまたはドレ
イン領域を形成する工程とを備えたことをその要旨とす
る。

【００２８】請求項１５に記載の発明は、請求項５〜１
４のいずれか１項に記載の半導体装置の製造方法におい
て、前記タングステンシリサイド膜の組成をＷＳｉ_X、
ｘ＞２としたことをその要旨とする。

【００２９】

【作用】請求項１〜３のいずれか１項に記載の発明にお
いて、窒素が混入されたタングステンシリサイド膜中に
おける不純物の拡散は抑制される。従って、ポリサイド
配線に熱履歴を与えても、ドープドポリシリコン膜中の
不純物がタングステンシリサイド膜中に拡散することは
なく、ドープドポリシリコン膜の不純物濃度が低下する
こともない。そのため、不純物のドーピング量を増やす
ことなく、ドープドポリシリコン膜を低抵抗化すること
ができる。その結果、各ドープドポリシリコン膜の表面
が荒れてタングステンシリサイド膜との界面特性が劣化
することによるスループットの低下を招くことなく、ポ
リサイド配線を低抵抗化することができる。

【００３０】請求項２に記載の発明によれば、窒素が混
入されたタングステンシリサイド膜中における不純物の
拡散が抑制されるため、第１のポリサイド配線と第２の
ポリサイド配線との接続部近傍における仕事関数の変化
や高抵抗化の度合いが小さくなる。

【００３１】請求項３に記載の発明によれば、窒素が混
入されたタングステンシリサイド膜中における不純物の
拡散が抑制されるため、ＮＭＩＳトランジスタのゲート
電極とＰＭＩＳトランジスタのゲート電極との接続部近
傍における仕事関数の変化や高抵抗化の度合いが小さく
なる。そのため、仕事関数の変化によって各トランジス
タの閾値電圧の制御が困難になることはなく、高抵抗化
によって各トランジスタの動作速度が低下することもな
い。

【００３２】請求項４に記載の発明によれば、タングス
テンシリサイド膜の組成をＷＳｉ_X、ｘ＞２とすること
で、ポリサイド配線に熱履歴を与えても、タングステン
シリサイド膜にクラックが発生したり、剥離したりする
恐れがなくなる。

【００３３】請求項５〜８のいずれか１項に記載の発明
によれば、請求項１に記載の半導体装置を製造すること
ができる。請求項５または請求項７に記載の発明によれ
ば、イオン注入法によってドープドポリシリコン膜を効
率良く形成することができる。

【００３４】請求項６または請求項８に記載の発明によ
れば、タングステンシリサイド膜に不純物が添加されな
いため、請求項１に記載の発明の効果をさらに高めるこ
とができる。

【００３５】請求項７または請求項８に記載の発明によ
れば、窒素が混入されたタングステンシリサイド膜を１
回の工程で形成可能になるため、製造工程を簡略化する
ことができる。

【００３６】請求項９に記載の発明によれば、請求項２
に記載の半導体装置を製造することができる。請求項１
０に記載の発明によれば、請求項５に記載の発明を利用
して請求項３に記載の半導体装置を製造することができ
る。

【００３７】請求項１１に記載の発明によれば、請求項
６に記載の発明を利用して請求項３に記載の半導体装置
を製造することができる。請求項１２に記載の発明によ
れば、タングステンシリサイド膜を簡単に効率良く形成
することができる。

【００３８】請求項１３に記載の発明によれば、請求項
７に記載の発明を利用して請求項３に記載の半導体装置
を製造することができる。請求項１４に記載の発明によ
れば、請求項８に記載の発明を利用して請求項３に記載
の半導体装置を製造することができる。

【００３９】請求項１５に記載の発明によれば、タング
ステンシリサイド膜の組成をＷＳｉ _X、ｘ＞２とするこ
とで、ポリサイド配線に熱履歴を与えても、タングステ
ンシリサイド膜にクラックが発生したり、剥離したりす
る恐れがなくなる。

【００４０】

【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図１に、本実施例の半導体装置の平面
図を示す。

【００４１】Ｐ型単結晶シリコン基板１にＮウェル領域
２およびＰウェル領域３が形成されている。各ウェル領
域２，３上にフィールド酸化膜４が形成されている。フ
ィールド酸化膜４の開口部（活性領域）から露出されて
いる各ウェル領域２，３上にゲート酸化膜１５が形成さ
れている。

【００４２】フィールド酸化膜４の開口部から露出され
ているＮウェル領域２（すなわち、ＰＭＯＳトランジス
タの形成領域）には、ＰＭＯＳトランジスタ５が形成さ
れている。ＰＭＯＳトランジスタ５は、ゲート酸化膜１
５上に形成されたゲート電極６と、Ｎウェル領域２中に
形成されたＰ型のソース・ドレイン領域７とから構成さ
れている。

【００４３】フィールド酸化膜４の開口部から露出され
ているＰウェル領域３（すなわち、ＮＭＯＳトランジス
タの形成領域）には、ＮＭＯＳトランジスタ８が形成さ
れている。ＮＭＯＳトランジスタ８は、ゲート酸化膜１
５上に形成されたゲート電極９と、Ｐウェル領域３中に
形成されたＮ型のソース・ドレイン領域１０とから構成
されている。

【００４４】各トランジスタ５，８の各ゲート電極６，
９は１本のＷポリサイド配線１１によって形成されてい
る。つまり、Ｎウェル領域２のゲート酸化膜１５上に配
置されたＷポリサイド配線１１によってゲート電極６が
構成され、Ｐウェル領域３のゲート酸化膜１５上に配置
されたＷポリサイド配線１１によってゲート電極９が構
成されている。

【００４５】Ｎウェル領域２上に配置されたＷポリサイ
ド配線１１は、Ｐ型のドープドポリシリコン膜１２と、
窒素が混入されたＷシリサイド膜（以下、Ｗシリサイ
ド：Ｎ膜という）１３とから構成されている。Ｐウェル
領域３上に配置されたＷポリサイド配線１１は、Ｎ型の
ドープドポリシリコン膜１４とＷシリサイド：Ｎ膜１３
とから構成されている。

【００４６】図２に、図１に示した半導体装置の断面図
を示す。図２（ａ）は図１におけるＡ−Ａ線断面図、図
２（ｂ）は図１におけるＢ−Ｂ線断面図、図２（ｃ）は
図１におけるＣ−Ｃ線断面図である。

【００４７】次に、本実施例の製造方法を図３〜図８に
従って順次説明する。尚、図３〜図８において、各図
（ａ）は図２（ａ）に対応し、各図（ｂ）は図２（ｂ）
に対応し、各図（ｃ）は図２（ｃ）に対応する。

【００４８】工程１（図３参照）；イオン注入法を用
い、Ｐ型単結晶シリコン基板１（比抵抗；１０Ω・ｃ
ｍ）上にＮウェル領域２およびＰウェル領域３を形成す
る。次に、ＬＯＣＯＳ法を用い、各ウェル領域２，３上
にフィールド酸化膜４を形成する。続いて、熱酸化法を
用い、フィールド酸化膜４の開口部から露出されている
各ウェル領域２，３上にゲート酸化膜１５を形成する。

【００４９】工程２（図４参照）；減圧ＣＶＤ法を用
い、デバイスの全面にノンドープのポリシリコン膜２１
（膜厚；１００ｎｍ）を形成する。次に、スパッタ法を
用い、ノンドープのポリシリコン膜２１上にＷシリサイ
ド膜２２（膜厚；１００ｎｍ）を形成する。ここで、ス
パッタ法では、Ｗシリサイドの合金ターゲットを使用す
る。Ｗシリサイド（ＷＳｉ_X）の化学量論的組成はｘ＝
２であるが、合金ターゲットの組成はｘ＞２に設定す
る。これは、Ｗシリサイド膜２２の組成がｘ＝２に近い
と、その後の熱処理時に非常に大きな引張応力が生じ、
Ｗシリサイド膜２２にクラックが発生したり、剥離した
りする恐れがあるためである。但し、Ｗシリサイドの抵
抗値はｘ＝２の場合に最も低くなるため、クラックや剥
離が生じない程度にｘの値の上限を設定する必要があ
る。

【００５０】工程３（図５参照）；イオン注入法を用
い、Ｗシリサイド膜２２に窒素イオンを注入すること
で、Ｗシリサイド：Ｎ膜１３を形成する。工程４（図６参照）；異方性エッチング法を用い、各膜
１３，２１を所望の形状にパターニングする。

【００５１】工程５（図７参照）；デバイス上のＮウェ
ル領域２に対応する部分をレジストパターンＲＰで覆
う。次に、イオン注入法を用い、レジストパターンＲＰ
とフィールド酸化膜１４と各膜１３，２１とをイオン注
入用マスクとして、デバイスの全面にＮ型不純物（ヒ
素、リンなど）を注入する。その結果、Ｐウェル領域３
にＮ型不純物が注入され、Ｎ型のソース・ドレイン領域
１０が形成される。また、Ｐウェル領域３上に配置され
たノンドープのポリシリコン膜２１にもＮ型不純物が注
入され、そのポリシリコン膜２１はＮ型のドープドポリ
シリコン膜１４となる。このとき、Ｐウェル領域３上に
配置されたＷシリサイド：Ｎ膜１３にもＮ型不純物が注
入される。その後、アッシング法を用い、レジストパタ
ーンＲＰを除去する。

【００５２】工程６（図８参照）；デバイス上のＰウェ
ル領域３に対応する部分をレジストパターンＲＰで覆
う。次に、イオン注入法を用い、レジストパターンＲＰ
とフィールド酸化膜１４と各膜１３，２１とをイオン注
入用マスクとして、デバイスの全面にＰ型不純物（ホウ
素など）を注入する。その結果、Ｎウェル領域２にＰ型
不純物が注入され、Ｐ型のソース・ドレイン領域７が形
成される。また、Ｎウェル領域２上に配置されたノンド
ープのポリシリコン膜２１にもＰ型不純物が注入され、
そのポリシリコン膜２１はＰ型のドープドポリシリコン
膜１２となる。このとき、Ｎウェル領域２上に配置され
たＷシリサイド：Ｎ膜１３にもＰ型不純物が注入され
る。その後、アッシング法を用い、レジストパターンＲ
Ｐを除去する。

【００５３】工程７（図２参照）；７００℃以上で熱処
理を行い、各ドープドポリシリコン膜１２，１４中の不
純物および各ソース・ドレイン領域７，１０中の不純物
を活性化させると共に、Ｗシリサイド：Ｎ膜１３を結晶
化させる。その結果、Ｗポリサイド配線１１が形成され
ると共に、各トランジスタ５，８が完成する。

【００５４】このとき、Ｗシリサイド：Ｎ膜１３には窒
素が混入されているため、Ｗシリサイド：Ｎ膜１３中に
おける不純物の拡散は抑制される。従って、各ドープド
ポリシリコン膜１２，１４中の不純物がＷシリサイド：
Ｎ膜１３中に拡散することはなく、各ドープドポリシリ
コン膜１２，１４の不純物濃度が低下することもない。
そのため、不純物のドーピング量を増やすことなく、各
ドープドポリシリコン膜１２，１４を低抵抗化すること
ができる。その結果、各ドープドポリシリコン膜１２，
１４の表面が荒れてＷシリサイド：Ｎ膜１３との界面特
性が劣化することによるスループットの低下を招くこと
なく、Ｗポリサイド配線１１を低抵抗化することができ
る。つまり、本実施例によれば、前記の問題を回避す
ることができる。

【００５５】また、ＰＭＯＳトランジスタ５のゲート電
極６にはＰ型のドープドポリシリコン膜１２が用いら
れ、ＮＭＯＳトランジスタ８のゲート電極９にはＮ型の
ドープドポリシリコン膜１４が用いられている。そのた
め、各トランジスタ５，８の閾値電圧を最適な値に設定
することができる。

【００５６】ここで、Ｗシリサイド：Ｎ膜１３には窒素
が混入されているため、工程５および工程６においてＷ
シリサイド：Ｎ膜１３中に注入された不純物の拡散も抑
制される。従って、各ゲート電極６，９の接続部近傍に
おける仕事関数の変化や高抵抗化の度合いは小さくな
る。そのため、仕事関数の変化によって各トランジスタ
５，８の閾値電圧の制御が困難になることはなく、高抵
抗化によって各トランジスタ５，８の動作速度が低下す
ることもない。つまり、本実施例によれば、前記の問
題を回避することができる。

【００５７】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。（１）スパッタ法以外のＰＶＤ法（真空蒸着法、イオン
プレーティング法、イオンビームデポジション法、クラ
スタイオンビーム法など）を用いてＷシリサイド膜２２
を形成する。この場合にも、前記したスパッタ法の場合
と同様な理由により、Ｗシリサイド（ＷＳｉ_X）の組成
をｘ＞２に設定する。

【００５８】（２）ＣＶＤ法を用いてＷシリサイド膜２
２を形成する。そのソースガスとしては、六フッ化タン
グステン（ＷＦ₆）とシラン（ＳｉＨ₄）またはジクロ
ルシラン（ＳｉＨ₂Ｃｌ₂）とを用いればよい。成膜温
度は、シランを用いた場合には３５０℃前後、ジクロル
シランを用いた場合には６００℃前後とする。ＣＶＤ法
においても、前記したスパッタ法の場合と同様な理由に
より、Ｗシリサイド（ＷＳｉ_X）の組成をｘ＞２に設定
する。ＣＶＤ法はＰＶＤ法に比べて段差被覆性に優れて
いるため、Ｗシリサイド膜２２の膜厚をより均一にする
ことができる。また、ジクロルシランを用いた場合に
は、シランを用いた場合よりもさらに良好な段差被覆性
を得ることができる。

【００５９】（３）反応性スパッタ法またはプラズマＣ
ＶＤ法を用い、成膜雰囲気中に窒素ガスまたはアンモニ
アガスを含ませることで、Ｗシリサイド膜２２を形成す
ることなく、Ｗシリサイド：Ｎ膜１３を直接形成する。
この場合には、上記実施例における窒素イオンの注入工
程（工程３）を省くことが可能になるため、製造工程を
簡略化することができる。

【００６０】（４）ゲート酸化膜１５を適宜な絶縁膜に
置き代えることで、ＭＩＳトランジスタに適用する。（５）以下の方法(1)(2)を用い、各ドープドポリシリコ
ン膜１２，１４を形成した後にＷシリサイド膜１３を形
成する。

【００６１】方法(1) ；まず、ノンドープのポリシリコ
ン膜２１を形成する。次に、ポリシリコン膜２１上のＰ
ウェル領域３に対応する部分をレジストパターンで覆
い、Ｎウェル領域２に対応するポリシリコン膜２１上に
Ｐ型不純物をイオン注入してＰ型のドープドポリシリコ
ン膜１２を形成する。続いて、ポリシリコン膜２１上の
Ｎウェル領域２に対応する部分をレジストパターンで覆
い、Ｐウェル領域３に対応するポリシリコン膜２１上に
Ｎ型不純物をイオン注入してＮ型のドープドポリシリコ
ン膜１４を形成する。その後、各ドープドポリシリコン
膜１２，１４上にＷシリサイド膜１３を形成する。

【００６２】方法(2) ；まず、ノンドープのポリシリコ
ン膜２１を形成する。次に、Ｎウェル領域２に対応する
ポリシリコン膜２１上にＰ型不純物を含んだ膜（ＢＳＧ
膜など）を形成し、その膜中のＰ型不純物をポリシリコ
ン膜２１中に拡散させることで、Ｐ型のドープドポリシ
リコン膜１２を形成する。続いて、Ｐウェル領域３に対
応するポリシリコン膜２１上にＮ型不純物を含んだ膜
（ＰＳＧ膜など）を形成し、その膜中のＮ型不純物をポ
リシリコン膜２１中に拡散させることで、Ｎ型のドープ
ドポリシリコン膜１４を形成する。その後、各ドープド
ポリシリコン膜１２，１４上にＷシリサイド膜１３を形
成する。

【００６３】（６）上記（１）〜（５）を組み合わせて
実施する。以上、各実施例について説明したが、各実施例から把握
できる請求項以外の技術的思想について、以下にそれら
の効果と共に記載する。

【００６４】（イ）請求項７，８，１３，１４のいずれ
か１項に記載の半導体装置の製造方法において、反応性
スパッタ法またはプラズマＣＶＤ法を用い、成膜雰囲気
中に窒素ガスまたはアンモニアガスを含ませることで、
前記タングステンシリサイド膜を形成する半導体装置の
製造方法。

【００６５】このようにすれば、窒素が混入されたタン
グステンシリサイド膜を１回の工程で形成可能になるた
め、製造工程を簡略化することができる。（ロ）請求項７，８，１２，１３，１４のいずれか１項
に記載の半導体装置の製造方法において、前記ＣＶＤ法
によるタングステンシリサイド膜の形成時には、六フッ
化タングステンとシランまたはジクロルシランとを用い
る半導体装置の製造方法。

【００６６】このようにすれば、段差被覆性に優れたタ
ングステンシリサイド膜を形成することができる。特
に、ジクロルシランを用いた場合には、シランを用いた
場合よりさらに良好な段差被覆性を得ることができる。

【００６７】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。（ａ）半導体層とは、単結晶シリコン基板だけでなく、
単結晶シリコン膜、ポリシリコン膜、アモルファスシリ
コン膜をも含むものとする。

【００６８】（ｂ）Ｎ型不純物とは、リンやヒ素だけで
なく、アンチモンをも含むものとする。（ｃ）Ｐ型不純物とは、ホウ素だけでなく、インジウム
をも含むものとする。

【００６９】

【発明の効果】１〕低抵抗なポリサイド配線を備えた半
導体装置およびその製造方法を提供することができる。２〕Ｎ型のドープドポリシリコン膜を備えたポリサイド
配線とＰ型のドープドポリシリコン膜を備えたポリサイ
ド配線とを接続する際に、接続部近傍の仕事関数の変化
や高抵抗化を防止することが可能な半導体装置およびそ
の製造方法を提供することができる。

【００７０】３〕ＰＭＩＳトランジスタおよびＮＭＩＳ
トランジスタの各ゲート電極にポリサイド配線を用い、
各ゲート電極を接続した際に、各トランジスタの閾値電
圧の制御性を高めると共に動作速度を向上させることが
可能な半導体装置およびその製造方法を提供することが
できる。

【図面の簡単な説明】

【図１】一実施例の平面図。

【図２】図２（ａ）は図１におけるＡ−Ａ線断面図、図
２（ｂ）は図１におけるＢ−Ｂ線断面図、図２（ｃ）は
図１におけるＣ−Ｃ線断面図。

【図３】一実施例の製造方法を説明するための断面図。
図３（ａ）は図２（ａ）に対応し、図３（ｂ）は図２
（ｂ）に対応し、図３（ｃ）は図２（ｃ）に対応する。

【図４】一実施例の製造方法を説明するための断面図。
図４（ａ）は図２（ａ）に対応し、図４（ｂ）は図２
（ｂ）に対応し、図４（ｃ）は図２（ｃ）に対応する。

【図５】一実施例の製造方法を説明するための断面図。
図５（ａ）は図２（ａ）に対応し、図５（ｂ）は図２
（ｂ）に対応し、図５（ｃ）は図２（ｃ）に対応する。

【図６】一実施例の製造方法を説明するための断面図。
図６（ａ）は図２（ａ）に対応し、図６（ｂ）は図２
（ｂ）に対応し、図６（ｃ）は図２（ｃ）に対応する。

【図７】一実施例の製造方法を説明するための断面図。
図７（ａ）は図２（ａ）に対応し、図７（ｂ）は図２
（ｂ）に対応し、図７（ｃ）は図２（ｃ）に対応する。

【図８】一実施例の製造方法を説明するための断面図。
図８（ａ）は図２（ａ）に対応し、図８（ｂ）は図２
（ｂ）に対応し、図８（ｃ）は図２（ｃ）に対応する。

【符号の説明】

１…半導体層としてのＰ型単結晶シリコン基板５…ＰＭＩＳトランジスタとしてのＰＭＯＳトランジス
タ６…ゲート電極７…Ｐ型のソース・ドレイン領域８…ＮＭＩＳトランジスタとしてのＮＭＯＳトランジス
タ９…ゲート電極１０…Ｎ型のソース・ドレイン領域１１…タングステンポリサイド配線１２…Ｐ型のドープドポリシリコン膜１３…窒素が混入されたタングステンシリサイド膜１４…Ｎ型のドープドポリシリコン膜２１…ノンドープのポリシリコン膜２２…タングステンシリサイド膜

Claims

【特許請求の範囲】

【請求項１】窒素が混入されたタングステンシリサイ
ド膜とドープドポリシリコン膜とから成るポリサイド配
線を備えた半導体装置。
【請求項２】窒素が混入されたタングステンシリサイ
ド膜とＮ型のドープドポリシリコン膜とから成る第１の
ポリサイド配線と、窒素が混入されたタングステンシリサイド膜とＰ型のド
ープドポリシリコン膜とから成る第２のポリサイド配線
とを備え、第１のポリサイド配線と第２のポリサイド配線とが接続
された半導体装置。
【請求項３】窒素が混入されたタングステンシリサイ
ド膜とＮ型のドープドポリシリコン膜とから成るポリサ
イド配線によって形成されたゲート電極を備えたＮＭＩ
Ｓトランジスタと、窒素が混入されたタングステンシリサイド膜とＰ型のド
ープドポリシリコン膜とから成るポリサイド配線によっ
て形成されたゲート電極を備えたＰＭＩＳトランジスタ
とを備え、ＮＭＩＳトランジスタのゲート電極とＰＭＩＳトランジ
スタのゲート電極とが直接接続された半導体装置。
【請求項４】請求項１〜３のいずれか１項に記載の半
導体装置において、前記タングステンシリサイド膜の組
成をＷＳｉ_X、ｘ＞２とした半導体装置。
【請求項５】ノンドープのポリシリコン膜を形成する
工程と、ノンドープのポリシリコン膜上にタングステンシリサイ
ド膜を形成する工程と、イオン注入法を用い、タングステンシリサイド膜に窒素
イオンを注入することで、窒素が混入されたタングステ
ンシリサイド膜を形成する工程と、イオン注入法を用い、窒素が混入されたタングステンシ
リサイド膜を介してノンドープのポリシリコン膜に不純
物を注入することで、ドープドポリシリコン膜を形成す
る工程とを備えた半導体装置の製造方法。
【請求項６】ドープドポリシリコン膜を形成する工程
と、ドープドポリシリコン膜上にタングステンシリサイド膜
を形成する工程と、イオン注入法を用い、タングステンシリサイド膜に窒素
イオンを注入することで、窒素が混入されたタングステ
ンシリサイド膜を形成する工程とを備えた半導体装置の
製造方法。
【請求項７】ノンドープのポリシリコン膜を形成する
工程と、ＰＶＤ法またはＣＶＤ法を用い、成膜雰囲気中に窒素を
含ませることで、ノンドープのポリシリコン膜上に窒素
が混入されたタングステンシリサイド膜を形成する工程
と、イオン注入法を用い、窒素が混入されたタングステンシ
リサイド膜を介してノンドープのポリシリコン膜に不純
物を注入することで、ドープドポリシリコン膜を形成す
る工程とを備えた半導体装置の製造方法。
【請求項８】ドープドポリシリコン膜を形成する工程
と、ＰＶＤ法またはＣＶＤ法を用い、成膜雰囲気中に窒素を
含ませることで、ドープドポリシリコン膜上に窒素が混
入されたタングステンシリサイド膜を形成する工程とを
備えた半導体装置の製造方法。
【請求項９】請求項５〜８のいずれか１項に記載の半
導体装置の製造方法を用い、窒素が混入されたタングス
テンシリサイド膜とＮ型のドープドポリシリコン膜とか
ら成る第１のポリサイド配線を形成する工程と、請求項５〜９のいずれか１項に記載の半導体装置の製造
方法を用い、窒素が混入されたタングステンシリサイド
膜とＰ型のドープドポリシリコン膜とから成る第２のポ
リサイド配線を形成する工程とを備え、第１のポリサイド配線と第２のポリサイド配線とが接続
された半導体装置の製造方法。
【請求項１０】半導体層上にノンドープのポリシリコ
ン膜を形成する工程と、ノンドープのポリシリコン膜上にタングステンシリサイ
ド膜を形成する工程と、イオン注入法を用い、タングステンシリサイド膜に窒素
イオンを注入することで、窒素が混入されたタングステ
ンシリサイド膜を形成する工程と、ノンドープのポリシリコン膜および窒素が混入されたタ
ングステンシリサイド膜をパターニングし、ＮＭＩＳト
ランジスタのゲート電極とＰＭＩＳトランジスタのゲー
ト電極とを形成する工程と、その各ゲート電極が接続さ
れていることと、ＮＭＩＳトランジスタの形成領域に対応する部分に対し
て、イオン注入法を用い、窒素が混入されたタングステ
ンシリサイド膜を介してノンドープのポリシリコン膜に
Ｎ型不純物を注入することで、Ｎ型のドープドポリシリ
コン膜を形成すると共に、半導体層にＮ型不純物を注入
することで、Ｎ型のソースまたはドレイン領域を形成す
る工程と、ＰＭＩＳトランジスタの形成領域に対応する部分に対し
て、イオン注入法を用い、窒素が混入されたタングステ
ンシリサイド膜を介してノンドープのポリシリコン膜に
Ｐ型不純物を注入することで、Ｐ型のドープドポリシリ
コン膜を形成すると共に、半導体層にＰ型不純物を注入
することで、Ｐ型のソースまたはドレイン領域を形成す
る工程とを備えた半導体装置の製造方法。
【請求項１１】半導体層上にドープドポリシリコン膜
を形成する工程と、ドープドポリシリコン膜上にタングステンシリサイド膜
を形成する工程と、イオン注入法を用い、タングステンシリサイド膜に窒素
イオンを注入することで、窒素が混入されたタングステ
ンシリサイド膜を形成する工程と、ドープドポリシリコン膜および窒素が混入されたタング
ステンシリサイド膜をパターニングし、ＮＭＩＳトラン
ジスタのゲート電極とＰＭＩＳトランジスタのゲート電
極とを形成する工程と、その各ゲート電極が接続されて
いることと、イオン注入法を用い、ＮＭＩＳトランジスタの形成領域
に対応する半導体層にＮ型不純物を注入することで、Ｎ
型のソースまたはドレイン領域を形成する工程と、イオン注入法を用い、ＰＭＩＳトランジスタの形成領域
に対応する半導体層にＰ型不純物を注入することで、Ｐ
型のソースまたはドレイン領域を形成する工程とを備え
た半導体装置の製造方法。
【請求項１２】請求項５，６，１０，１１のいずれか
１項に記載の半導体装置の製造方法において、前記タン
グステンシリサイド膜をＰＶＤ法またはＣＶＤ法を用い
て形成する半導体装置の製造方法。
【請求項１３】半導体層上にノンドープのポリシリコ
ン膜を形成する工程と、ＰＶＤ法またはＣＶＤ法を用い、成膜雰囲気中に窒素を
含ませることで、ノンドープのポリシリコン膜上に窒素
が混入されたタングステンシリサイド膜を形成する工程
と、ノンドープのポリシリコン膜および窒素が混入されたタ
ングステンシリサイド膜をパターニングし、ＮＭＩＳト
ランジスタのゲート電極とＰＭＩＳトランジスタのゲー
ト電極とを形成する工程と、その各ゲート電極が接続さ
れていることと、ＮＭＩＳトランジスタの形成領域に対応する部分に対し
て、イオン注入法を用い、窒素が混入されたタングステ
ンシリサイド膜を介してノンドープのポリシリコン膜に
Ｎ型不純物を注入することで、Ｎ型のドープドポリシリ
コン膜を形成すると共に、半導体層にＮ型不純物を注入
することで、Ｎ型のソースまたはドレイン領域を形成す
る工程と、ＰＭＩＳトランジスタの形成領域に対応する部分に対し
て、イオン注入法を用い、窒素が混入されたタングステ
ンシリサイド膜を介してノンドープのポリシリコン膜に
Ｐ型不純物を注入することで、Ｐ型のドープドポリシリ
コン膜を形成すると共に、半導体層にＰ型不純物を注入
することで、Ｐ型のソースまたはドレイン領域を形成す
る工程とを備えた半導体装置の製造方法。
【請求項１４】半導体層上にドープドポリシリコン膜
を形成する工程と、ＰＶＤ法またはＣＶＤ法を用い、成膜雰囲気中に窒素を
含ませることで、ドープドポリシリコン膜上に窒素が混
入されたタングステンシリサイド膜を形成する工程と、イオン注入法を用い、タングステンシリサイド膜に窒素
イオンを注入することで、窒素が混入されたタングステ
ンシリサイド膜を形成する工程と、ドープドポリシリコン膜および窒素が混入されたタング
ステンシリサイド膜をパターニングし、ＮＭＩＳトラン
ジスタのゲート電極とＰＭＩＳトランジスタのゲート電
極とを形成する工程と、その各ゲート電極が接続されて
いることと、イオン注入法を用い、ＮＭＩＳトランジスタの形成領域
に対応する半導体層にＮ型不純物を注入することで、Ｎ
型のソースまたはドレイン領域を形成する工程と、イオン注入法を用い、ＰＭＩＳトランジスタの形成領域
に対応する半導体層にＰ型不純物を注入することで、Ｐ
型のソースまたはドレイン領域を形成する工程とを備え
た半導体装置の製造方法。
【請求項１５】請求項５〜１４のいずれか１項に記載
の半導体装置の製造方法において、前記タングステンシ
リサイド膜の組成をＷＳｉ_X、ｘ＞２とした半導体装置
の製造方法。