JPH0729852A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0729852A JPH0729852A JP16782893A JP16782893A JPH0729852A JP H0729852 A JPH0729852 A JP H0729852A JP 16782893 A JP16782893 A JP 16782893A JP 16782893 A JP16782893 A JP 16782893A JP H0729852 A JPH0729852 A JP H0729852A
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Abstract
(57)【要約】
【目的】多層配線を有する半導体装置の製造において、
深さが１０００Å程度と浅いｐｎ−接合を有するコンタ
クト部に、接合リークがなく、かつ、均一で低抵抗のコ
ンタクトを形成することを可能にする方法の提供。 【構成】シリコン基板表面を、フッ酸を含む液体または
気体、もしくはフッ素イオンを含むプラズマと接触させ
ることにより、Ｓｉ基板表面にフッ素原子を結合させる
工程と、該フッ素原子が結合されているＳｉ基板表面に
Ｔｉ膜を成膜する工程とを含む半導体装置の製造方法。
深さが１０００Å程度と浅いｐｎ−接合を有するコンタ
クト部に、接合リークがなく、かつ、均一で低抵抗のコ
ンタクトを形成することを可能にする方法の提供。 【構成】シリコン基板表面を、フッ酸を含む液体または
気体、もしくはフッ素イオンを含むプラズマと接触させ
ることにより、Ｓｉ基板表面にフッ素原子を結合させる
工程と、該フッ素原子が結合されているＳｉ基板表面に
Ｔｉ膜を成膜する工程とを含む半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、シリコン半導体を材料とした半導体装置
の製造方法に関する。
に関し、特に、シリコン半導体を材料とした半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来、Ｔｉを材料として、Ｓｉ表面に、
電気的導通（以下、「コンタクト」と称する）を可能に
する技術として、以下のものがある。コンタクトホール
を開口後、コンタクトホール底部のＳｉ表面をフッ酸水
溶液に浸した後、水洗し、その後にＴｉ膜を８０〜４３
０Åの厚さで、スパッタ法により成膜する。その後、４
００〜８５０℃の熱処理をする、といった工程を経るの
が一般的である。この工程においては、フッ酸水溶液に
よる処理により、コンタクトホール底部Ｓｉ表面の自然
酸化膜が除去される。その後の水洗により、Ｓｉ表面
は、水素原子が結合した状態となる。その後、大気と接
触した後、スパッタ用真空チャンバーに導入されＴｉ膜
の成膜が行われる。このとき、大気との接触によって、
Ｓｉ表面には、再び局部的に自然酸化膜が形成される
が、Ｔｉ膜は還元性が強いため、Ｔｉ膜成膜後の４００
〜８５０℃の熱処理時に、自然酸化膜は、消失し、Ｔｉ
Ｓｉ2 層が形成されることにより、ＴｉＳｉ2 ／Ｓｉ
（金属／半導体）界面が形成される。このＴｉ膜は、コ
ンタクト抵抗が均一性高くできるように、８０〜４００
Åの膜厚に形成される。
電気的導通（以下、「コンタクト」と称する）を可能に
する技術として、以下のものがある。コンタクトホール
を開口後、コンタクトホール底部のＳｉ表面をフッ酸水
溶液に浸した後、水洗し、その後にＴｉ膜を８０〜４３
０Åの厚さで、スパッタ法により成膜する。その後、４
００〜８５０℃の熱処理をする、といった工程を経るの
が一般的である。この工程においては、フッ酸水溶液に
よる処理により、コンタクトホール底部Ｓｉ表面の自然
酸化膜が除去される。その後の水洗により、Ｓｉ表面
は、水素原子が結合した状態となる。その後、大気と接
触した後、スパッタ用真空チャンバーに導入されＴｉ膜
の成膜が行われる。このとき、大気との接触によって、
Ｓｉ表面には、再び局部的に自然酸化膜が形成される
が、Ｔｉ膜は還元性が強いため、Ｔｉ膜成膜後の４００
〜８５０℃の熱処理時に、自然酸化膜は、消失し、Ｔｉ
Ｓｉ2 層が形成されることにより、ＴｉＳｉ2 ／Ｓｉ
（金属／半導体）界面が形成される。このＴｉ膜は、コ
ンタクト抵抗が均一性高くできるように、８０〜４００
Åの膜厚に形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
装置の微細化が進み、例えば、ＭＯＳトランジスタのゲ
ート長が０．４μｍ以下といった設計ルールで使用され
る深さ約１０００Åのｐｎ接合を有するコンタクト部の
形成に、前記従来技術を適用すると、種々の問題が発生
するようになる。例えば、従来技術でＴｉ膜を２００Å
成膜し、熱処理でＴｉＳｉ2 層を形成する場合、ＴｉＳ
ｉ2 層の形成時の反応により、厚さ４５４Å程度のＳｉ
層が失われる。一方、接合深さは１０００Åなので、接
合耐圧は、１〜２ｖｏｌｔ程度と、通常必要とされる５
〜８ｖｏｌｔに比べて低くなり、デバイスの要求特性を
満足するコンタクトを形成できなくなる。また、膜厚が
８０Å以下のＴｉ膜を、前記従来技術にしたがって形成
しても、Ｔｉが完全な薄膜状態にならず、もともと凝集
し易いＴｉの性質と、不均一にＳｉ表面に形成されてい
る自然酸化膜の影響で、コンタクト抵抗が不均一になる
といった問題が発生する。
装置の微細化が進み、例えば、ＭＯＳトランジスタのゲ
ート長が０．４μｍ以下といった設計ルールで使用され
る深さ約１０００Åのｐｎ接合を有するコンタクト部の
形成に、前記従来技術を適用すると、種々の問題が発生
するようになる。例えば、従来技術でＴｉ膜を２００Å
成膜し、熱処理でＴｉＳｉ2 層を形成する場合、ＴｉＳ
ｉ2 層の形成時の反応により、厚さ４５４Å程度のＳｉ
層が失われる。一方、接合深さは１０００Åなので、接
合耐圧は、１〜２ｖｏｌｔ程度と、通常必要とされる５
〜８ｖｏｌｔに比べて低くなり、デバイスの要求特性を
満足するコンタクトを形成できなくなる。また、膜厚が
８０Å以下のＴｉ膜を、前記従来技術にしたがって形成
しても、Ｔｉが完全な薄膜状態にならず、もともと凝集
し易いＴｉの性質と、不均一にＳｉ表面に形成されてい
る自然酸化膜の影響で、コンタクト抵抗が不均一になる
といった問題が発生する。
【０００４】そこで本発明の目的は、多層配線を有する
半導体装置の製造において、深さが１０００Å程度と浅
いｐｎ−接合を有するコンタクト部に、接合リークがな
く、かつ、均一で低抵抗のコンタクトを形成することを
可能にする方法を提供することを目的とする。
半導体装置の製造において、深さが１０００Å程度と浅
いｐｎ−接合を有するコンタクト部に、接合リークがな
く、かつ、均一で低抵抗のコンタクトを形成することを
可能にする方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、シリコン基板表面を、フッ酸を含む液体
または気体、もしくはフッ素イオンを含むプラズマと接
触させることにより、Ｓｉ基板表面にフッ素原子を結合
させる工程と、該フッ素原子が結合されているＳｉ基板
表面にＴｉ膜を成膜する工程とを含む半導体装置の製造
方法を提供するものである。
に、本発明は、シリコン基板表面を、フッ酸を含む液体
または気体、もしくはフッ素イオンを含むプラズマと接
触させることにより、Ｓｉ基板表面にフッ素原子を結合
させる工程と、該フッ素原子が結合されているＳｉ基板
表面にＴｉ膜を成膜する工程とを含む半導体装置の製造
方法を提供するものである。
【０００６】前記Ｔｉ膜を、４０〜８０Åの厚さに成膜
すると、好ましい。
すると、好ましい。
【０００７】
【実施例】以下、多層配線を有する半導体装置の製造に
おいて、コンタクトホールを形成する工程を例にとり、
この工程を順を追って示す図１〜図５に基づいて、本発
明の半導体装置の製造方法（以下、「本発明の方法」と
いう）について詳細に説明する。
おいて、コンタクトホールを形成する工程を例にとり、
この工程を順を追って示す図１〜図５に基づいて、本発
明の半導体装置の製造方法（以下、「本発明の方法」と
いう）について詳細に説明する。
【０００８】このコンタクトホールが形成される半導体
装置は、Ｓｉ基板１に、ｐ型イオン注入により形成され
たｐ−Ｓｉ層２、ｎ型イオンの高濃度注入により形成さ
れたｎ−Ｓｉ層３、フィールド酸化膜４、ゲート酸化膜
５、該ゲート酸化膜の上に形成されたポリシリコンゲー
ト電極６、ならびにフィールド酸化膜４、ポリシリコン
ゲート電極６およびｎ−Ｓｉ層２の上部に積層されたＢ
ＰＳＧ膜からなる第一層間絶縁膜７を有するものであ
る。ここで、ｎ−Ｓｉ層３の深さｘj は、通常、１００
０Å程度である。
装置は、Ｓｉ基板１に、ｐ型イオン注入により形成され
たｐ−Ｓｉ層２、ｎ型イオンの高濃度注入により形成さ
れたｎ−Ｓｉ層３、フィールド酸化膜４、ゲート酸化膜
５、該ゲート酸化膜の上に形成されたポリシリコンゲー
ト電極６、ならびにフィールド酸化膜４、ポリシリコン
ゲート電極６およびｎ−Ｓｉ層２の上部に積層されたＢ
ＰＳＧ膜からなる第一層間絶縁膜７を有するものであ
る。ここで、ｎ−Ｓｉ層３の深さｘj は、通常、１００
０Å程度である。
【０００９】次に、フォトリソグラフィーおよびドライ
エッチングによって、第一層間絶縁膜７に、図２に示す
ように、ｎ−Ｓｉ層３から上方に開口するコンタクトホ
ール８を形成する。この後、大気との接触によって、ｎ
−Ｓｉ層３の表面には、ＳｉＯ2 自然酸化膜９が形成さ
れる。
エッチングによって、第一層間絶縁膜７に、図２に示す
ように、ｎ−Ｓｉ層３から上方に開口するコンタクトホ
ール８を形成する。この後、大気との接触によって、ｎ
−Ｓｉ層３の表面には、ＳｉＯ2 自然酸化膜９が形成さ
れる。
【００１０】その後、本発明の方法においては、Ｓｉ表
面、特にｎ−Ｓｉ層３の表面をフッ酸を含む液体または
気体、もしくはフッ素イオンを含むプラズマと接触させ
ることにより、Ｓｉ基板表面にフッ素原子を結合させる
工程が行われる。
面、特にｎ−Ｓｉ層３の表面をフッ酸を含む液体または
気体、もしくはフッ素イオンを含むプラズマと接触させ
ることにより、Ｓｉ基板表面にフッ素原子を結合させる
工程が行われる。
【００１１】このＳｉ表面をフッ酸を含む液体または気
体、もしくはフッ素イオンを含むプラズマと接触させる
方法としては、例えば、フッ酸蒸気との接触、フッ酸溶
液中への浸漬、フッ素イオンを含むプラズマ処理などに
よる方法が挙げられる。
体、もしくはフッ素イオンを含むプラズマと接触させる
方法としては、例えば、フッ酸蒸気との接触、フッ酸溶
液中への浸漬、フッ素イオンを含むプラズマ処理などに
よる方法が挙げられる。
【００１２】Ｓｉ表面をフッ酸蒸気と接触させる方法
は、フッ酸蒸気を窒素、アルゴン等の不活性気体と混合
してなる混合気体を、Ｓｉ表面に供給して処理を行う方
法である。用いる混合気体中のフッ酸（ＨＦ）の濃度
は、通常、０．１％〜５％程度に調製される。また、Ｂ
ＰＳＧ膜がフッ酸蒸気により、エッチングされ、Ｂ、Ｐ
の析出物が発生しない範囲である点で、好ましくは０．
１％〜１％程度に調製される。
は、フッ酸蒸気を窒素、アルゴン等の不活性気体と混合
してなる混合気体を、Ｓｉ表面に供給して処理を行う方
法である。用いる混合気体中のフッ酸（ＨＦ）の濃度
は、通常、０．１％〜５％程度に調製される。また、Ｂ
ＰＳＧ膜がフッ酸蒸気により、エッチングされ、Ｂ、Ｐ
の析出物が発生しない範囲である点で、好ましくは０．
１％〜１％程度に調製される。
【００１３】また、フッ酸蒸気とＳｉ表面とを接触させ
る方法において、用いられる混合気体、およびＳｉ基板
は、特に加熱の必要は無く、室温に保たれる。
る方法において、用いられる混合気体、およびＳｉ基板
は、特に加熱の必要は無く、室温に保たれる。
【００１４】フッ酸溶液中への浸漬による方法として
は、例えば、ＨＦ水溶液に浸漬して、水洗をしないで、
窒素ガスなどをブローさせて乾燥させる方法などが挙げ
られる。また、用いられるフッ酸溶液中のフッ酸の濃度
は、通常、０．１％〜５％程度であり、ＢＰＳＧ膜がフ
ッ酸溶液によりエッチングされ、コンタクトホール径
が、望ましくない程度にまで拡がらない範囲である点
で、０．１％〜０．５％程度であるのが好ましい。
は、例えば、ＨＦ水溶液に浸漬して、水洗をしないで、
窒素ガスなどをブローさせて乾燥させる方法などが挙げ
られる。また、用いられるフッ酸溶液中のフッ酸の濃度
は、通常、０．１％〜５％程度であり、ＢＰＳＧ膜がフ
ッ酸溶液によりエッチングされ、コンタクトホール径
が、望ましくない程度にまで拡がらない範囲である点
で、０．１％〜０．５％程度であるのが好ましい。
【００１５】浸漬は、例えば、０．５％水溶液で、１〜
５分行ない、温度は室温である。
５分行ない、温度は室温である。
【００１６】フッ素イオンを含むプラズマによる方法
は、例えば、ＮＦ3 、ＳＦ6 、ＣＦ4等のフッ素イオン
を含むガスのプラズマを基板表面に接触させる方法であ
る。
は、例えば、ＮＦ3 、ＳＦ6 、ＣＦ4等のフッ素イオン
を含むガスのプラズマを基板表面に接触させる方法であ
る。
【００１７】プラズマの８０〜１１０ｗａｔｔの放電電
力、１３．５６ＭＨZ の周波数、ガス圧は、６０〜１２
０ｍＴｏｒｒである。
力、１３．５６ＭＨZ の周波数、ガス圧は、６０〜１２
０ｍＴｏｒｒである。
【００１８】このＳｉ表面をフッ酸を含む液体または気
体、もしくはフッ素イオンを含むプラズマと接触させる
ことにより、図３に示すように、ｎ−Ｓｉ層３の表面に
形成された自然酸化膜９を除去するとともに、図６に概
念的に示すように、ｎ−Ｓｉ層３の表面にあるダングリ
ングボンド１０に、フッ素原子１１が結合される。
体、もしくはフッ素イオンを含むプラズマと接触させる
ことにより、図３に示すように、ｎ−Ｓｉ層３の表面に
形成された自然酸化膜９を除去するとともに、図６に概
念的に示すように、ｎ−Ｓｉ層３の表面にあるダングリ
ングボンド１０に、フッ素原子１１が結合される。
【００１９】次に、図４に示すように、このフッ素原子
１１が結合されたｎ−Ｓｉ層３の表面にスパッタリング
によりＴｉ膜１２を成膜し、さらに引き続いて、真空を
破らず連続的に、反応性スパッタ法によって、そのＴｉ
膜１２の上部に、ＴｉＮ（窒化チタン）膜１３を成膜す
る。なお、ＴｉとＴｉＮの成膜方法としてＴｉＣｌ4と
Ｈ2 を原料ガスとするＥＣＲ−ＣＶＤ法を用いることも
できる。
１１が結合されたｎ−Ｓｉ層３の表面にスパッタリング
によりＴｉ膜１２を成膜し、さらに引き続いて、真空を
破らず連続的に、反応性スパッタ法によって、そのＴｉ
膜１２の上部に、ＴｉＮ（窒化チタン）膜１３を成膜す
る。なお、ＴｉとＴｉＮの成膜方法としてＴｉＣｌ4と
Ｈ2 を原料ガスとするＥＣＲ−ＣＶＤ法を用いることも
できる。
【００２０】この工程において、Ｔｉ膜は、通常、４０
〜８０Å程度の膜厚に形成される。
〜８０Å程度の膜厚に形成される。
【００２１】スパッタリングは、通常のスパッタ法によ
る場合と、微細コンタクトホール低部への被覆性に優れ
るコリメーションスパッタによる場合がある。また、Ｔ
ｉの成膜方法は、スパッタに限るものではなく、ＣＶＤ
（化学気相蒸着）法で行うこともできる。
る場合と、微細コンタクトホール低部への被覆性に優れ
るコリメーションスパッタによる場合がある。また、Ｔ
ｉの成膜方法は、スパッタに限るものではなく、ＣＶＤ
（化学気相蒸着）法で行うこともできる。
【００２２】また、ＴｉＮ（窒化チタン）膜は、通常、
４００〜１０００Åの膜厚に形成され、好ましくは１０
０〜２００Å程度の膜厚に形成される。
４００〜１０００Åの膜厚に形成され、好ましくは１０
０〜２００Å程度の膜厚に形成される。
【００２３】反応性スパッタリングは、通常、Ａｒガス
中に、３〜１５％のＮ2 ガスを混合したガスを、ＤＣマ
グネトロンスパッタ法により、Ｔｉをターゲットとした
条件で行うことができる。
中に、３〜１５％のＮ2 ガスを混合したガスを、ＤＣマ
グネトロンスパッタ法により、Ｔｉをターゲットとした
条件で行うことができる。
【００２４】次に、窒素雰囲気中で熱処理してＴｉ膜１
２とｎ−Ｓｉ層３のＳｉとの反応によって、図５に示す
ように、ＴｉＳｉ2 層１４を形成する。熱処理は、６０
０〜８５０℃程度の温度で、１０〜４０秒程度加熱する
ことにより、行うことができる。
２とｎ−Ｓｉ層３のＳｉとの反応によって、図５に示す
ように、ＴｉＳｉ2 層１４を形成する。熱処理は、６０
０〜８５０℃程度の温度で、１０〜４０秒程度加熱する
ことにより、行うことができる。
【００２５】さらに、続いて、全面にブランケットタン
グステンをＣＶＤ法によって形成し、エッチバックする
ことで、コンタクトホール内をタングステンプラグ１５
で埋め込む。これによって、コンタクト形成工程か終了
する。
グステンをＣＶＤ法によって形成し、エッチバックする
ことで、コンタクトホール内をタングステンプラグ１５
で埋め込む。これによって、コンタクト形成工程か終了
する。
【００２６】続いて、後段の配線工程において、所要の
工程を行うことにより、多層配線を有する半導体装置を
製造することができる。
工程を行うことにより、多層配線を有する半導体装置を
製造することができる。
【００２７】また、以上の説明では、また、コンタクト
を形成すべきＳｉとしてｎ−Ｓｉ層の例を示したが、ｐ
−Ｓｉ層に対しても、本発明の方法を適用することがで
き、同様の効果が得られる。さらに、ｎ−Ｓｉ層の厚
さ、すなわち、ｐｎ接合深さは限定されず、深い場合で
も浅い場合でもよい。
を形成すべきＳｉとしてｎ−Ｓｉ層の例を示したが、ｐ
−Ｓｉ層に対しても、本発明の方法を適用することがで
き、同様の効果が得られる。さらに、ｎ−Ｓｉ層の厚
さ、すなわち、ｐｎ接合深さは限定されず、深い場合で
も浅い場合でもよい。
【００２８】
【作用】本発明の方法によれば、スパッタ成膜されるべ
きＳｉ表面は、フッ素原子が結合されているため、大気
とＳｉ表面の接触による局所的な自然酸化膜の生成が抑
制される。そのため、Ｔｉ膜の厚さが８０Å以下と薄い
場合であっても、Ｔｉの自然酸化膜上での凝集が起こら
ないため、Ｔｉ薄膜のアイランド状態から薄膜状態への
遷移過程が、Ｓｉ表面上で均一に起こる。これによっ
て、４０〜８０ÅとＴｉ膜の膜厚が薄い場合であって
も、均一で低抵抗のコンタクトを形成することができ
る、と考えられる。例えば、ｐｎ−接合深さ１０００Å
に対し、Ｔｉ膜が７０Åの場合、ＴｉＳｉ2 層形成のた
め、消費されるＳｉの厚さは、１８０Å程度なので、５
〜８ｖｏｌｔの接合耐圧を確保することができる。
きＳｉ表面は、フッ素原子が結合されているため、大気
とＳｉ表面の接触による局所的な自然酸化膜の生成が抑
制される。そのため、Ｔｉ膜の厚さが８０Å以下と薄い
場合であっても、Ｔｉの自然酸化膜上での凝集が起こら
ないため、Ｔｉ薄膜のアイランド状態から薄膜状態への
遷移過程が、Ｓｉ表面上で均一に起こる。これによっ
て、４０〜８０ÅとＴｉ膜の膜厚が薄い場合であって
も、均一で低抵抗のコンタクトを形成することができ
る、と考えられる。例えば、ｐｎ−接合深さ１０００Å
に対し、Ｔｉ膜が７０Åの場合、ＴｉＳｉ2 層形成のた
め、消費されるＳｉの厚さは、１８０Å程度なので、５
〜８ｖｏｌｔの接合耐圧を確保することができる。
【００２９】
【発明の効果】本発明の方法によれば、Ｔｉ膜が成膜さ
れるＳｉ表面に予めフッ素原子を結合させることによ
り、自然酸化膜の形成を抑制し、その自然酸化膜上への
Ｔｉの凝集を抑制することができる。したがって、膜厚
が８０Å以下の薄いＴｉ膜を形成しても、均一性が高
く、かつ低抵抗で、さらに１０００Å程度と薄いｐｎ接
合に対しても接合リークの無い高接合耐圧を有するＴｉ
Ｓｉ2 ／Ｓｉコンタクトを形成することができる。その
ため、本発明の方法は、設計ルールが、０．５μｍ、
０．３５μｍあるいは、０．２５μｍといった超微細素
子のコンタクト形成技術としても有効である。
れるＳｉ表面に予めフッ素原子を結合させることによ
り、自然酸化膜の形成を抑制し、その自然酸化膜上への
Ｔｉの凝集を抑制することができる。したがって、膜厚
が８０Å以下の薄いＴｉ膜を形成しても、均一性が高
く、かつ低抵抗で、さらに１０００Å程度と薄いｐｎ接
合に対しても接合リークの無い高接合耐圧を有するＴｉ
Ｓｉ2 ／Ｓｉコンタクトを形成することができる。その
ため、本発明の方法は、設計ルールが、０．５μｍ、
０．３５μｍあるいは、０．２５μｍといった超微細素
子のコンタクト形成技術としても有効である。
【図１】 コンタクトホール形成のための第１の主要工
程を説明するための模式断面図である。
程を説明するための模式断面図である。
【図２】 コンタクトホール形成のための第２の主要工
程を説明するための模式断面図である。
程を説明するための模式断面図である。
【図３】 コンタクトホール形成のための第３の主要工
程を説明するための模式断面図である。
程を説明するための模式断面図である。
【図４】 コンタクトホール形成のための第４の主要工
程を説明するための模式断面図である。
程を説明するための模式断面図である。
【図５】 コンタクトホール形成のための第５の主要工
程を説明するための模式断面図である。
程を説明するための模式断面図である。
【図６】 本発明の方法によって形成されるコンタクト
ホール底部のＳｉ層の表面状態を説明する概念図であ
る。
ホール底部のＳｉ層の表面状態を説明する概念図であ
る。
１ Ｓｉ基板 ２ ｐ−Ｓｉ層 ３ ｎ−Ｓｉ層 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ポリシリコンゲート電極 ７ 第一層間絶縁膜 ８ コンタクトホール ９ 自然酸化膜 １０ ダングリングボンド １１ フッ素原子 １２ Ｔｉ膜 １３ ＴｉＮ膜 １４ ＴｉＳｉ2 層 １５ タングステンプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768
Claims (2)
- 【請求項１】Ｓｉ基板表面を、フッ酸を含む液体または
気体、もしくはフッ素イオンを含むプラズマと接触させ
ることにより、Ｓｉ基板表面にフッ素原子を結合させる
工程と、該フッ素原子が結合されているＳｉ基板表面に
Ｔｉ膜を成膜する工程と、該Ｔｉの被着した状態で５５
０〜８５０℃の熱処理によってＴｉＳｉ2 層を形成する
工程とを含む半導体装置の製造方法。 - 【請求項２】前記Ｔｉ膜を、４０〜８０Åの厚さに成膜
する請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16782893A JPH0729852A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16782893A JPH0729852A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729852A true JPH0729852A (ja) | 1995-01-31 |
Family
ID=15856854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16782893A Withdrawn JPH0729852A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306642A (ja) * | 1995-05-04 | 1996-11-22 | Hyundai Electron Ind Co Ltd | 半導体素子のポリシリコン層形成方法 |
| US8198163B2 (en) | 2008-11-17 | 2012-06-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
-
1993
- 1993-07-07 JP JP16782893A patent/JPH0729852A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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