JPH04221854A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH04221854A JPH04221854A JP41275890A JP41275890A JPH04221854A JP H04221854 A JPH04221854 A JP H04221854A JP 41275890 A JP41275890 A JP 41275890A JP 41275890 A JP41275890 A JP 41275890A JP H04221854 A JPH04221854 A JP H04221854A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、エレクトロルミネッセ
ンスディスプレイ、液晶ディスプレイ等各種装置の駆動
用等に利用されている薄膜半導体装置に係り、特に、そ
のしきい値電圧の低減が図れ、しかも、このしきい値電
圧が経時的に変化し難い薄膜半導体装置の改良に関する
ものである。
ンスディスプレイ、液晶ディスプレイ等各種装置の駆動
用等に利用されている薄膜半導体装置に係り、特に、そ
のしきい値電圧の低減が図れ、しかも、このしきい値電
圧が経時的に変化し難い薄膜半導体装置の改良に関する
ものである。
【０００２】
【従来の技術】この種の薄膜半導体装置としては、図２
９〜図３０に示すようにガラス基板（ａ）と、このガラ
ス基板（ａ）上に設けられたゲート電極（Ｇ）と、この
ゲート電極（Ｇ）を被覆するゲート絶縁膜（ｂ）と、こ
のゲート絶縁膜（ｂ）上に設けられ活性層として作用す
る薄膜のシリコン半導体層（ｃ）と、このシリコン半導
体層（ｃ）の両端部に接続されたソース電極（Ｓ）・ド
レイン電極（Ｄ）とでその主要部を構成する『逆スタガ
ー型』と称するＭＯＳ型の薄膜トランジスタや、図３１
〜図３２に示すようにガラス基板（ａ）と、このガラス
基板（ａ）上に設けられた薄膜のシリコン半導体層（ｃ
）と、このシリコン半導体層（ｃ）の両端部に接続され
たソース電極（Ｓ）・ドレイン電極（Ｄ）と、ゲート絶
縁膜（ｂ）を介しシリコン半導体層（ｃ）上に設けられ
たゲート電極（Ｇ）とでその主要部を構成する『スタガ
ー型』と称するＭＯＳ型の薄膜トランジスタが知られて
いる。
９〜図３０に示すようにガラス基板（ａ）と、このガラ
ス基板（ａ）上に設けられたゲート電極（Ｇ）と、この
ゲート電極（Ｇ）を被覆するゲート絶縁膜（ｂ）と、こ
のゲート絶縁膜（ｂ）上に設けられ活性層として作用す
る薄膜のシリコン半導体層（ｃ）と、このシリコン半導
体層（ｃ）の両端部に接続されたソース電極（Ｓ）・ド
レイン電極（Ｄ）とでその主要部を構成する『逆スタガ
ー型』と称するＭＯＳ型の薄膜トランジスタや、図３１
〜図３２に示すようにガラス基板（ａ）と、このガラス
基板（ａ）上に設けられた薄膜のシリコン半導体層（ｃ
）と、このシリコン半導体層（ｃ）の両端部に接続され
たソース電極（Ｓ）・ドレイン電極（Ｄ）と、ゲート絶
縁膜（ｂ）を介しシリコン半導体層（ｃ）上に設けられ
たゲート電極（Ｇ）とでその主要部を構成する『スタガ
ー型』と称するＭＯＳ型の薄膜トランジスタが知られて
いる。
【０００３】そして、これ等ＭＯＳ型の薄膜トランジス
タにおいては、上記ソース電極（Ｓ）・ドレイン電極（
Ｄ）間にドレイン電圧（ＶＤ）を印加し、かつ、ゲート
電極（Ｇ）に所定のゲート電圧（ＶＧ）を印加すること
でシリコン半導体層（ｃ）にチャンネルが形成され、ト
ランジスタはＯＮ状態となってドレイン電流（ＩＤ）が
流れる一方、ゲート電圧（ＶＧ）を下げて『しきい値電
圧ＶＴＨ』以下にすると上記シリコン半導体層（ｃ）に
チャンネルが形成されなくなり、トランジスタはＯＦＦ
状態となって上記ドレイン電流（ＩＤ）が流れなくなる
もので、上述した各種装置の駆動用等に利用されている
ものである。
タにおいては、上記ソース電極（Ｓ）・ドレイン電極（
Ｄ）間にドレイン電圧（ＶＤ）を印加し、かつ、ゲート
電極（Ｇ）に所定のゲート電圧（ＶＧ）を印加すること
でシリコン半導体層（ｃ）にチャンネルが形成され、ト
ランジスタはＯＮ状態となってドレイン電流（ＩＤ）が
流れる一方、ゲート電圧（ＶＧ）を下げて『しきい値電
圧ＶＴＨ』以下にすると上記シリコン半導体層（ｃ）に
チャンネルが形成されなくなり、トランジスタはＯＦＦ
状態となって上記ドレイン電流（ＩＤ）が流れなくなる
もので、上述した各種装置の駆動用等に利用されている
ものである。
【０００４】ところで、この種の薄膜半導体装置におい
て上記シリコン半導体層（ｃ）に隣接して設けられるゲ
ート絶縁膜（ｂ）は、従来、基板に成膜されたシリコン
層の熱酸化処理にて形成されたＳｉＯ２膜により構成さ
れていた。
て上記シリコン半導体層（ｃ）に隣接して設けられるゲ
ート絶縁膜（ｂ）は、従来、基板に成膜されたシリコン
層の熱酸化処理にて形成されたＳｉＯ２膜により構成さ
れていた。
【０００５】しかし、この熱酸化法によりＳｉＯ２膜の
ゲート絶縁膜を形成する場合、絶縁性基板が１０００℃
程度の高温に晒されることから耐熱性に劣る安価なガラ
ス基板等に適用できない欠点があるため、この熱酸化法
によるＳｉＯ２膜に替わって、近年、減圧ＣＶＤ法やプ
ラズマＣＶＤ法等高温条件を要さない着膜法にて成膜さ
れた酸化シリコン化合物のゲート絶縁膜や窒化シリコン
化合物のゲート絶縁膜等が利用されている。
ゲート絶縁膜を形成する場合、絶縁性基板が１０００℃
程度の高温に晒されることから耐熱性に劣る安価なガラ
ス基板等に適用できない欠点があるため、この熱酸化法
によるＳｉＯ２膜に替わって、近年、減圧ＣＶＤ法やプ
ラズマＣＶＤ法等高温条件を要さない着膜法にて成膜さ
れた酸化シリコン化合物のゲート絶縁膜や窒化シリコン
化合物のゲート絶縁膜等が利用されている。
【０００６】すなわち、上記酸化シリコン化合物による
ゲート絶縁膜は、例えば、ＳｉＨ４（シラン）ガスとＯ
２（酸素）ガスと、更に、両ガスの爆発的反応を抑制す
るために加えられたＮ２（窒素）ガスより成る混合ガス
を用いた減圧ＣＶＤ法、常圧ＣＶＤ法等により成膜され
た電気絶縁性の皮膜でその化学的構造がＳｉＯｘＮｙの
構造式で示されるものであり、他方の窒化シリコン化合
物によるゲート絶縁膜は、例えば、ＳｉＨ４（シラン）
ガスとＮＨ３（アンモニア）ガスより成る混合ガス用い
たプラズマＣＶＤ法により成膜された電気絶縁性の皮膜
で、その化学的構造がＳｉＮｘＨｙの構造式で示される
ものであった。
ゲート絶縁膜は、例えば、ＳｉＨ４（シラン）ガスとＯ
２（酸素）ガスと、更に、両ガスの爆発的反応を抑制す
るために加えられたＮ２（窒素）ガスより成る混合ガス
を用いた減圧ＣＶＤ法、常圧ＣＶＤ法等により成膜され
た電気絶縁性の皮膜でその化学的構造がＳｉＯｘＮｙの
構造式で示されるものであり、他方の窒化シリコン化合
物によるゲート絶縁膜は、例えば、ＳｉＨ４（シラン）
ガスとＮＨ３（アンモニア）ガスより成る混合ガス用い
たプラズマＣＶＤ法により成膜された電気絶縁性の皮膜
で、その化学的構造がＳｉＮｘＨｙの構造式で示される
ものであった。
【０００７】
【発明が解決しようとする課題】そして、これ等化合物
によりゲート絶縁膜を構成した場合、成膜時における熱
的条件が緩和されてガラス基板等の安価な絶縁性基板が
適用できる利点を有しているが、その反面、ゲート絶縁
膜を上記酸化シリコン化合物（ＳｉＯｘＮｙ）で構成し
た場合、求められた薄膜半導体装置におけるしきい値電
圧ＶＴＨが高くなる問題点があり、かつ、シリコン半導
体層と上記酸化シリコン化合物皮膜間の『界面準位』が
多いため経時的に上記しきい値電圧が変化し易い問題点
があった。
によりゲート絶縁膜を構成した場合、成膜時における熱
的条件が緩和されてガラス基板等の安価な絶縁性基板が
適用できる利点を有しているが、その反面、ゲート絶縁
膜を上記酸化シリコン化合物（ＳｉＯｘＮｙ）で構成し
た場合、求められた薄膜半導体装置におけるしきい値電
圧ＶＴＨが高くなる問題点があり、かつ、シリコン半導
体層と上記酸化シリコン化合物皮膜間の『界面準位』が
多いため経時的に上記しきい値電圧が変化し易い問題点
があった。
【０００８】一方、上記窒化シリコン化合物（ＳｉＮｘ
Ｈｙ）でゲート絶縁膜を構成した場合、シリコン半導体
層とこの窒化シリコン化合物皮膜間の『界面準位』が少
ない利点はあるものの窒化シリコン化合物皮膜中の『ト
ラップ準位』が多いため、上記酸化シリコン化合物皮膜
と同様にしきい値電圧ＶＴＨが経時的に変化し易い問題
点があった。
Ｈｙ）でゲート絶縁膜を構成した場合、シリコン半導体
層とこの窒化シリコン化合物皮膜間の『界面準位』が少
ない利点はあるものの窒化シリコン化合物皮膜中の『ト
ラップ準位』が多いため、上記酸化シリコン化合物皮膜
と同様にしきい値電圧ＶＴＨが経時的に変化し易い問題
点があった。
【０００９】
【課題を解決するための手段】本発明は以上の問題点に
着目してなされたもので、その課題とするところは、そ
のしきい値電圧の低減が図れ、しかも、このしきい値電
圧が経時的に変化し難い薄膜半導体装置を提供すること
にある。
着目してなされたもので、その課題とするところは、そ
のしきい値電圧の低減が図れ、しかも、このしきい値電
圧が経時的に変化し難い薄膜半導体装置を提供すること
にある。
【００１０】すなわち本発明は、絶縁性基板と、この基
板に設けられ活性層を構成する薄膜のシリコン半導体層
と、このシリコン半導体層に接続されたソース・ドレイ
ン電極と、ゲート絶縁膜を介し上記シリコン半導体層に
対向して配設されたゲート電極とを備える薄膜半導体装
置を前提とし、上記ゲート絶縁膜が、シリコン半導体層
に隣接して積層された薄膜の窒化シリコン化合物と、こ
の窒化シリコン化合物に隣接して積層された酸化シリコ
ン化合物との積層体により構成されていることを特徴と
するものである。
板に設けられ活性層を構成する薄膜のシリコン半導体層
と、このシリコン半導体層に接続されたソース・ドレイ
ン電極と、ゲート絶縁膜を介し上記シリコン半導体層に
対向して配設されたゲート電極とを備える薄膜半導体装
置を前提とし、上記ゲート絶縁膜が、シリコン半導体層
に隣接して積層された薄膜の窒化シリコン化合物と、こ
の窒化シリコン化合物に隣接して積層された酸化シリコ
ン化合物との積層体により構成されていることを特徴と
するものである。
【００１１】このような技術的手段において、上記シリ
コン半導体層に隣接して設けられ、かつ、ＳｉＮｘＨｙ
の構造式で示される窒化シリコン化合物の成膜手段とし
ては、従来同様、プラズマＣＶＤ（ケミカル・ベイパー
・デボジッション：化学的気相成長）法や光ＣＶＤ法等
が適用できる。
コン半導体層に隣接して設けられ、かつ、ＳｉＮｘＨｙ
の構造式で示される窒化シリコン化合物の成膜手段とし
ては、従来同様、プラズマＣＶＤ（ケミカル・ベイパー
・デボジッション：化学的気相成長）法や光ＣＶＤ法等
が適用できる。
【００１２】また、窒化シリコン化合物を構成する混合
ガスとしては、ＳｉＨ４（シラン）ガスとＮＨ３（アン
モニア）ガスより成る混合ガスが適用できる他、この混
合ガスにＮ２（窒素）ガスを加えたものでもよく、上記
シランガスに替えＳｉ２Ｈ８（ジシラン）ガスの適用も
可能である。
ガスとしては、ＳｉＨ４（シラン）ガスとＮＨ３（アン
モニア）ガスより成る混合ガスが適用できる他、この混
合ガスにＮ２（窒素）ガスを加えたものでもよく、上記
シランガスに替えＳｉ２Ｈ８（ジシラン）ガスの適用も
可能である。
【００１３】また、上述したようにこの窒化シリコン化
合物（ＳｉＮｘＨｙ）はそのバルク中に『トラップ準位
』が多いため、その膜厚は可能な限り、例えば、５０Å
〜２００Å程度の薄膜に設定することが望ましい。
合物（ＳｉＮｘＨｙ）はそのバルク中に『トラップ準位
』が多いため、その膜厚は可能な限り、例えば、５０Å
〜２００Å程度の薄膜に設定することが望ましい。
【００１４】尚、窒化シリコン化合物は水素原子を含ん
でいるため、この窒化シリコン化合物の皮膜がシリコン
半導体層に隣接して積層された際、上記水素原子がシリ
コン半導体層表面のシリコン・ダングリングボンド（切
れた結合の手）をターミネート（飽和）し、シリコン半
導体層と窒化シリコン化合物皮膜間の『界面準位』の低
減を図ることができる。
でいるため、この窒化シリコン化合物の皮膜がシリコン
半導体層に隣接して積層された際、上記水素原子がシリ
コン半導体層表面のシリコン・ダングリングボンド（切
れた結合の手）をターミネート（飽和）し、シリコン半
導体層と窒化シリコン化合物皮膜間の『界面準位』の低
減を図ることができる。
【００１５】一方、窒化シリコン化合物に隣接して積層
され、かつ、ＳｉＯｘＮｙ又はＳｉＯｘの構造式で示さ
れる酸化シリコン化合物の成膜手段としては、窒化シリ
コン化合物の成膜と同様にプラズマＣＶＤ法や光ＣＶＤ
法が適用できる他、減圧ＣＶＤ法や常圧ＣＶＤ法、及び
、上記ＣＶＤ法以外のスパッタリング法等任意の成膜法
が適用できる。尚、窒化シリコン化合物と酸化シリコン
化合物の成膜手段として、両者共にプラズマＣＶＤ法や
光ＣＶＤ法を適用した場合、真空条件を破らずに両皮膜
の連続着膜が可能となるため成膜工程の効率向上が図れ
る利点を有している。
され、かつ、ＳｉＯｘＮｙ又はＳｉＯｘの構造式で示さ
れる酸化シリコン化合物の成膜手段としては、窒化シリ
コン化合物の成膜と同様にプラズマＣＶＤ法や光ＣＶＤ
法が適用できる他、減圧ＣＶＤ法や常圧ＣＶＤ法、及び
、上記ＣＶＤ法以外のスパッタリング法等任意の成膜法
が適用できる。尚、窒化シリコン化合物と酸化シリコン
化合物の成膜手段として、両者共にプラズマＣＶＤ法や
光ＣＶＤ法を適用した場合、真空条件を破らずに両皮膜
の連続着膜が可能となるため成膜工程の効率向上が図れ
る利点を有している。
【００１６】また、酸化シリコン化合物を構成する混合
ガスとしては、従来同様、ＳｉＨ４（シラン）ガスとＯ
２（酸素）ガスと、更に、両ガスの爆発的反応を抑制す
るために加えられたＮ２（窒素）ガスより成る混合ガス
が適用できる他、上記酸素ガスに替えて二酸化炭素（Ｃ
Ｏ２）ガスやＮ２Ｏガスの適用が、また、上記シランガ
スに替えてＳｉＣｌ４（塩化シリコン）ガスやＳｉ２Ｈ
８（ジシラン）ガスの適用も可能である。また、Ｓｉ（
ＯＣ２Ｈ５）４等の有機オキシシランガス単体の適用も
可能である。尚、酸化シリコン化合物の膜厚は、上記窒
化シリコン化合物の膜厚をも考慮して５００Å〜２００
０Å程度に設定するとよい。
ガスとしては、従来同様、ＳｉＨ４（シラン）ガスとＯ
２（酸素）ガスと、更に、両ガスの爆発的反応を抑制す
るために加えられたＮ２（窒素）ガスより成る混合ガス
が適用できる他、上記酸素ガスに替えて二酸化炭素（Ｃ
Ｏ２）ガスやＮ２Ｏガスの適用が、また、上記シランガ
スに替えてＳｉＣｌ４（塩化シリコン）ガスやＳｉ２Ｈ
８（ジシラン）ガスの適用も可能である。また、Ｓｉ（
ＯＣ２Ｈ５）４等の有機オキシシランガス単体の適用も
可能である。尚、酸化シリコン化合物の膜厚は、上記窒
化シリコン化合物の膜厚をも考慮して５００Å〜２００
０Å程度に設定するとよい。
【００１７】また、上記酸化シリコン化合物はそのバル
ク中に『トラップ準位』が少ないため、この酸化シリコ
ン化合物とシリコン半導体層に隣接された薄膜の窒化シ
リコン化合物との積層体にてゲート絶縁膜を構成するこ
とにより、上記しきい値電圧ＶＴＨの経時的変化が防止
できる効果がある。
ク中に『トラップ準位』が少ないため、この酸化シリコ
ン化合物とシリコン半導体層に隣接された薄膜の窒化シ
リコン化合物との積層体にてゲート絶縁膜を構成するこ
とにより、上記しきい値電圧ＶＴＨの経時的変化が防止
できる効果がある。
【００１８】また、この技術的手段において上記絶縁性
基板としては、従来と同様にガラス板や石英板等が利用
でき、一方、活性層を構成するシリコン半導体としては
、イントリンシックアモルファスシリコン、３価又は５
価のイオンが導入されたアモルファスシリコン、あるい
は、ポリシリコン等が利用できる。
基板としては、従来と同様にガラス板や石英板等が利用
でき、一方、活性層を構成するシリコン半導体としては
、イントリンシックアモルファスシリコン、３価又は５
価のイオンが導入されたアモルファスシリコン、あるい
は、ポリシリコン等が利用できる。
【００１９】
【作用】上述したような技術的手段によれば、ゲート絶
縁膜が、シリコン半導体層に隣接して積層された薄膜の
窒化シリコン化合物と、この窒化シリコン化合物に隣接
して積層された酸化シリコン化合物との積層体により構
成されており、上記シリコン半導体層に窒化シリコン化
合物が隣接し酸化シリコン化合物が直接隣接してないこ
とから『しきい値電圧ＶＴＨ』が低くなり、かつ、シリ
コン半導体層に隣接する窒化シリコン化合物の水素原子
によりこのシリコン半導体層表面のシリコン・ダングリ
ングボンドがターミネート（飽和）されるためシリコン
半導体層とゲート絶縁膜の一部を構成する窒化シリコン
化合物間の『界面準位』の低減を図ることが可能となる
一方、そのバルク中に『トラップ準位』が多い窒化シリ
コン化合物は薄膜に形成されており、かつ、この窒化シ
リコン化合物に隣接して積層された酸化シリコン化合物
には『トラップ準位』が少ないため、これ等薄膜の窒化
シリコン化合物と酸化シリコン化合物との積層体で構成
されたゲート絶縁膜における『トラップ準位』の低減を
図ることが可能となる。
縁膜が、シリコン半導体層に隣接して積層された薄膜の
窒化シリコン化合物と、この窒化シリコン化合物に隣接
して積層された酸化シリコン化合物との積層体により構
成されており、上記シリコン半導体層に窒化シリコン化
合物が隣接し酸化シリコン化合物が直接隣接してないこ
とから『しきい値電圧ＶＴＨ』が低くなり、かつ、シリ
コン半導体層に隣接する窒化シリコン化合物の水素原子
によりこのシリコン半導体層表面のシリコン・ダングリ
ングボンドがターミネート（飽和）されるためシリコン
半導体層とゲート絶縁膜の一部を構成する窒化シリコン
化合物間の『界面準位』の低減を図ることが可能となる
一方、そのバルク中に『トラップ準位』が多い窒化シリ
コン化合物は薄膜に形成されており、かつ、この窒化シ
リコン化合物に隣接して積層された酸化シリコン化合物
には『トラップ準位』が少ないため、これ等薄膜の窒化
シリコン化合物と酸化シリコン化合物との積層体で構成
されたゲート絶縁膜における『トラップ準位』の低減を
図ることが可能となる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２１】◎第一実施例
この実施例は本発明を『逆スタガー型』のＭＯＳトラン
ジスタに適用したものである。
ジスタに適用したものである。
【００２２】すなわち、この薄膜のＭＯＳトランジスタ
は、図１〜図２に示すようにガラス基板（１）と、この
ガラス基板（１）上に設けられＴａ，Ｗ，Ｍｏ等の高融
点金属にて形成された厚さ１０００Åのゲート電極（Ｇ
）と、このゲート電極（Ｇ）を被覆しゲート絶縁膜の一
方を構成する厚さ１０００Åの酸化シリコン化合物（Ｓ
ｉＯｘＮｙ）（２１）と、この酸化シリコン化合物（２
１）上に隣接して設けられゲート絶縁膜のもう一方を構
成する厚さ５０Åの窒化シリコン化合物（ＳｉＮｘＨｙ
）（２２）と、この窒化シリコン化合物（２２）上に積
層された厚さ２０００Åのポリシリコン半導体層（３）
と、このポリシリコン半導体層（３）上のゲート電極（
Ｇ）に対応する部位に設けられ厚さ３０００ÅのＳｉＯ
２にて形成された保護層（４）と、上記ポリシリコン半
導体層（３）の両端側に設けられ厚さ１００ÅのＮ＋微
結晶シリコンにて形成されたオーミック接触形成層（５
）と、このオーミック接触形成層（５）を介し上記ポリ
シリコン半導体層（３）に接続され厚さ８０００ÅのＡ
ｌにて形成されたソース電極（Ｓ）・ドレイン電極（Ｄ
）とでその主要部が構成されているものである。
は、図１〜図２に示すようにガラス基板（１）と、この
ガラス基板（１）上に設けられＴａ，Ｗ，Ｍｏ等の高融
点金属にて形成された厚さ１０００Åのゲート電極（Ｇ
）と、このゲート電極（Ｇ）を被覆しゲート絶縁膜の一
方を構成する厚さ１０００Åの酸化シリコン化合物（Ｓ
ｉＯｘＮｙ）（２１）と、この酸化シリコン化合物（２
１）上に隣接して設けられゲート絶縁膜のもう一方を構
成する厚さ５０Åの窒化シリコン化合物（ＳｉＮｘＨｙ
）（２２）と、この窒化シリコン化合物（２２）上に積
層された厚さ２０００Åのポリシリコン半導体層（３）
と、このポリシリコン半導体層（３）上のゲート電極（
Ｇ）に対応する部位に設けられ厚さ３０００ÅのＳｉＯ
２にて形成された保護層（４）と、上記ポリシリコン半
導体層（３）の両端側に設けられ厚さ１００ÅのＮ＋微
結晶シリコンにて形成されたオーミック接触形成層（５
）と、このオーミック接触形成層（５）を介し上記ポリ
シリコン半導体層（３）に接続され厚さ８０００ÅのＡ
ｌにて形成されたソース電極（Ｓ）・ドレイン電極（Ｄ
）とでその主要部が構成されているものである。
【００２３】そして、このＭＯＳトランジスタにおいて
は、ポリシリコン半導体層（３）に窒化シリコン化合物
（２２）が隣接し酸化シリコン化合物（２１）が直接隣
接してないことから『しきい値電圧ＶＴＨ』が低くなり
、かつ、ポリシリコン半導体層（３）に隣接する窒化シ
リコン化合物（２２）の水素原子によりシリコン半導体
層（３）表面のシリコン・ダングリングボンドが飽和さ
れるためシリコン半導体層（３）とゲート絶縁膜の一部
を構成する窒化シリコン化合物（２２）間の『界面準位
』の低減を図ることが可能となる一方、そのバルク中に
『トラップ準位』が多い窒化シリコン化合物（２２）は
薄膜（５０Å）に形成されており、かつ、この窒化シリ
コン化合物（２２）に隣接して積層された酸化シリコン
化合物（２１）には『トラップ準位』が少ないため、こ
れ等薄膜の窒化シリコン化合物（２２）と酸化シリコン
化合物（２１）との積層体で構成されたゲート絶縁膜に
おける『トラップ準位』の低減を図ることが可能となる
。
は、ポリシリコン半導体層（３）に窒化シリコン化合物
（２２）が隣接し酸化シリコン化合物（２１）が直接隣
接してないことから『しきい値電圧ＶＴＨ』が低くなり
、かつ、ポリシリコン半導体層（３）に隣接する窒化シ
リコン化合物（２２）の水素原子によりシリコン半導体
層（３）表面のシリコン・ダングリングボンドが飽和さ
れるためシリコン半導体層（３）とゲート絶縁膜の一部
を構成する窒化シリコン化合物（２２）間の『界面準位
』の低減を図ることが可能となる一方、そのバルク中に
『トラップ準位』が多い窒化シリコン化合物（２２）は
薄膜（５０Å）に形成されており、かつ、この窒化シリ
コン化合物（２２）に隣接して積層された酸化シリコン
化合物（２１）には『トラップ準位』が少ないため、こ
れ等薄膜の窒化シリコン化合物（２２）と酸化シリコン
化合物（２１）との積層体で構成されたゲート絶縁膜に
おける『トラップ準位』の低減を図ることが可能となる
。
【００２４】従って、この実施例に係るＭＯＳトランジ
スタにおいてはそのしきい値電圧ＶＴＨの低減が図れ、
かつ、そのしきい値電圧ＶＴＨが経時的に変化し難くな
る利点を有している。
スタにおいてはそのしきい値電圧ＶＴＨの低減が図れ、
かつ、そのしきい値電圧ＶＴＨが経時的に変化し難くな
る利点を有している。
【００２５】尚、図３はこの実施例に係るＭＯＳトラン
ジスタのゲート電圧ＶＧとドレイン電流ＩＤの対数との
関係を実線で示したグラフ図であり、また、併せて上記
ゲート絶縁膜を減圧ＣＶＤ法による酸化シリコン化合物
の単体で構成した従来のＭＯＳトランジスタ（比較例）
のゲート電圧ＶＧとドレイン電流ＩＤの対数との関係を
破線で示している。
ジスタのゲート電圧ＶＧとドレイン電流ＩＤの対数との
関係を実線で示したグラフ図であり、また、併せて上記
ゲート絶縁膜を減圧ＣＶＤ法による酸化シリコン化合物
の単体で構成した従来のＭＯＳトランジスタ（比較例）
のゲート電圧ＶＧとドレイン電流ＩＤの対数との関係を
破線で示している。
【００２６】そして、このグラフ図から明らかなように
実施例に係るＭＯＳトランジスタにおいては、破線で示
された比較例に較べてそのしきい値電圧ＶＴＨの低減が
図れ、かつ、しきい値ＶＴＨ以下の領域での立ち上がり
改善されてそのトランジスタとしての応答性が向上して
いることが理解できる。
実施例に係るＭＯＳトランジスタにおいては、破線で示
された比較例に較べてそのしきい値電圧ＶＴＨの低減が
図れ、かつ、しきい値ＶＴＨ以下の領域での立ち上がり
改善されてそのトランジスタとしての応答性が向上して
いることが理解できる。
【００２７】「ＭＯＳトランジスタの製造工程」以下、
この実施例に係るＭＯＳトランジスタの製造工程を図面
を参照して詳細に説明する。
この実施例に係るＭＯＳトランジスタの製造工程を図面
を参照して詳細に説明する。
【００２８】まず、図４に示すように、ガラス基板（１
）上にＴａ，Ｗ，Ｍｏ等の高融点金属にて構成された厚
さ１０００Åのゲート電極（Ｇ）を形成し、かつこの面
上にＳｉＨ４＋Ｎ２Ｏの混合ガスを用いたプラズマＣＶ
Ｄ法により厚さ１０００Åの酸化シリコン化合物（Ｓｉ
ＯｘＮｙ）（２１）を成膜し、更に、真空を破らずにＳ
ｉＨ４＋ＮＨ３（アンモニア）の混合ガスを用いたプラ
ズマＣＶＤ法により厚さ５０Åの窒化シリコン化合物（
ＳｉＮｘＨｙ）（２２）を成膜した後、引き続きＳｉＨ
４ガスを用いたプラズマＣＶＤ法により厚さ２０００Å
のアモルファスシリコン（３’）を成膜する（図５参照
）。
）上にＴａ，Ｗ，Ｍｏ等の高融点金属にて構成された厚
さ１０００Åのゲート電極（Ｇ）を形成し、かつこの面
上にＳｉＨ４＋Ｎ２Ｏの混合ガスを用いたプラズマＣＶ
Ｄ法により厚さ１０００Åの酸化シリコン化合物（Ｓｉ
ＯｘＮｙ）（２１）を成膜し、更に、真空を破らずにＳ
ｉＨ４＋ＮＨ３（アンモニア）の混合ガスを用いたプラ
ズマＣＶＤ法により厚さ５０Åの窒化シリコン化合物（
ＳｉＮｘＨｙ）（２２）を成膜した後、引き続きＳｉＨ
４ガスを用いたプラズマＣＶＤ法により厚さ２０００Å
のアモルファスシリコン（３’）を成膜する（図５参照
）。
【００２９】次に、図６に示すように上記アモルファス
シリコン（３’）を真空中でＸｅＣｌエキシマレーザに
よりレーザアニール処理を施してポリシリコン半導体層
（３）にした後、この面上にプラズマＣＶＤ法により厚
さ３０００Åのプラズマオキサイド膜（ＳｉＯ２）（４
’）を成膜し（図７参照）、更にこの面上にポジ型のレ
ジスト層（ｒ）を成膜した（図８参照）。
シリコン（３’）を真空中でＸｅＣｌエキシマレーザに
よりレーザアニール処理を施してポリシリコン半導体層
（３）にした後、この面上にプラズマＣＶＤ法により厚
さ３０００Åのプラズマオキサイド膜（ＳｉＯ２）（４
’）を成膜し（図７参照）、更にこの面上にポジ型のレ
ジスト層（ｒ）を成膜した（図８参照）。
【００３０】そして、図９に示すように上記ガラス基板
（１）側から光照射して露光部位のレジスト層（ｒ）を
現像剤により溶解可能な性質に変化させた後、現像剤で
露光部位のレジスト層（ｒ）を除去する（図１０参照）
一方、露出されたプラズマオキサイド膜（４’）をＨＦ
系のエッチング材料にて溶解除去し、図１１に示すよう
な保護層（４）を形成する。
（１）側から光照射して露光部位のレジスト層（ｒ）を
現像剤により溶解可能な性質に変化させた後、現像剤で
露光部位のレジスト層（ｒ）を除去する（図１０参照）
一方、露出されたプラズマオキサイド膜（４’）をＨＦ
系のエッチング材料にて溶解除去し、図１１に示すよう
な保護層（４）を形成する。
【００３１】次いで、この面上にプラズマＣＶＤ法によ
り厚さ１００ÅのＮ＋微結晶シリコンを成膜してオーミ
ック接触形成層（５）を形成し、更に、この面上に８０
００Åのアルミニウム（Ａｌ）膜（６）を成膜した後（
図１２参照）、このアルミニウム膜（６）をパターニン
グ処理して図１３に示すようなソース電極（Ｓ）・ドレ
イン電極（Ｄ）を形成し、かつ、これ等電極から露出す
るオーミック接触形成層（５）の一部ををドライエッチ
ングにより除去して図１４に示すようなＭＯＳトランジ
スタを求めた。
り厚さ１００ÅのＮ＋微結晶シリコンを成膜してオーミ
ック接触形成層（５）を形成し、更に、この面上に８０
００Åのアルミニウム（Ａｌ）膜（６）を成膜した後（
図１２参照）、このアルミニウム膜（６）をパターニン
グ処理して図１３に示すようなソース電極（Ｓ）・ドレ
イン電極（Ｄ）を形成し、かつ、これ等電極から露出す
るオーミック接触形成層（５）の一部ををドライエッチ
ングにより除去して図１４に示すようなＭＯＳトランジ
スタを求めた。
【００３２】◎第二実施例
この実施例は、本発明を『プレーナ型』のＭＯＳトラン
ジスタに適用したものである。
ジスタに適用したものである。
【００３３】すなわち、この薄膜のＭＯＳトランジスタ
は、図１５に示すようにガラス基板（１）と、このガラ
ス基板（１）上に設けられたポリシリコン半導体層（３
）と、このポリシリコン半導体層（３）に隣接して成膜
されゲート絶縁膜の一方を構成する厚さ５０Åの窒化シ
リコン化合物（ＳｉＮｘＨｙ）（２２）と、この窒化シ
リコン化合物（２２）上に成膜されゲート絶縁膜のもう
一方を構成する厚さ１０００Åの酸化シリコン化合物（
ＳｉＯｘＮｙ）（２１）と、これ等窒化シリコン化合物
（２２）と酸化シリコン化合物（２１）とで構成された
ゲート絶縁膜上に設けられＴａ，Ｗ，Ｍｏ等の高融点金
属にて形成された厚さ１０００Åのゲート電極（Ｇ）と
、上記ポリシリコン半導体層（３）の両端部位に設けら
れたソース電極（Ｓ）・ドレイン電極（Ｄ）と、上記ゲ
ート絶縁膜に設けられたコンタクトホール（７）を介し
てソース電極（Ｓ）・ドレイン電極（Ｄ）に接続された
Ａｌの配線部（８）とでその主要部が構成されているも
のである。
は、図１５に示すようにガラス基板（１）と、このガラ
ス基板（１）上に設けられたポリシリコン半導体層（３
）と、このポリシリコン半導体層（３）に隣接して成膜
されゲート絶縁膜の一方を構成する厚さ５０Åの窒化シ
リコン化合物（ＳｉＮｘＨｙ）（２２）と、この窒化シ
リコン化合物（２２）上に成膜されゲート絶縁膜のもう
一方を構成する厚さ１０００Åの酸化シリコン化合物（
ＳｉＯｘＮｙ）（２１）と、これ等窒化シリコン化合物
（２２）と酸化シリコン化合物（２１）とで構成された
ゲート絶縁膜上に設けられＴａ，Ｗ，Ｍｏ等の高融点金
属にて形成された厚さ１０００Åのゲート電極（Ｇ）と
、上記ポリシリコン半導体層（３）の両端部位に設けら
れたソース電極（Ｓ）・ドレイン電極（Ｄ）と、上記ゲ
ート絶縁膜に設けられたコンタクトホール（７）を介し
てソース電極（Ｓ）・ドレイン電極（Ｄ）に接続された
Ａｌの配線部（８）とでその主要部が構成されているも
のである。
【００３４】そして、この『プレーナ型』ＭＯＳトラン
ジスタにおいても、ポリシリコン半導体層（３）に窒化
シリコン化合物（２２）が隣接し酸化シリコン化合物（
２１）が直接隣接してないことから『しきい値電圧ＶＴ
Ｈ』が低くなり、かつ、ポリシリコン半導体層（３）に
隣接する窒化シリコン化合物（２２）の水素原子により
シリコン半導体層（３）表面のシリコン・ダングリング
ボンドが飽和されるためシリコン半導体層（３）とゲー
ト絶縁膜の一部を構成する窒化シリコン化合物（２２）
間の『界面準位』の低減を図ることが可能となる一方、
そのバルク中に『トラップ準位』が多い窒化シリコン化
合物（２２）は薄膜（５０Å）に形成されており、かつ
、この窒化シリコン化合物（２２）に隣接して積層され
た酸化シリコン化合物（２１）には『トラップ準位』が
少ないため、これ等薄膜の窒化シリコン化合物（２２）
と酸化シリコン化合物（２１）との積層体で構成された
ゲート絶縁膜における『トラップ準位』の低減を図るこ
とが可能となる。
ジスタにおいても、ポリシリコン半導体層（３）に窒化
シリコン化合物（２２）が隣接し酸化シリコン化合物（
２１）が直接隣接してないことから『しきい値電圧ＶＴ
Ｈ』が低くなり、かつ、ポリシリコン半導体層（３）に
隣接する窒化シリコン化合物（２２）の水素原子により
シリコン半導体層（３）表面のシリコン・ダングリング
ボンドが飽和されるためシリコン半導体層（３）とゲー
ト絶縁膜の一部を構成する窒化シリコン化合物（２２）
間の『界面準位』の低減を図ることが可能となる一方、
そのバルク中に『トラップ準位』が多い窒化シリコン化
合物（２２）は薄膜（５０Å）に形成されており、かつ
、この窒化シリコン化合物（２２）に隣接して積層され
た酸化シリコン化合物（２１）には『トラップ準位』が
少ないため、これ等薄膜の窒化シリコン化合物（２２）
と酸化シリコン化合物（２１）との積層体で構成された
ゲート絶縁膜における『トラップ準位』の低減を図るこ
とが可能となる。
【００３５】従って、この実施例に係る『プレーナ型』
ＭＯＳトランジスタにおいてもそのしきい値電圧ＶＴＨ
の低減が図れ、かつ、そのしきい値電圧ＶＴＨが経時的
に変化し難くなる利点を有している。
ＭＯＳトランジスタにおいてもそのしきい値電圧ＶＴＨ
の低減が図れ、かつ、そのしきい値電圧ＶＴＨが経時的
に変化し難くなる利点を有している。
【００３６】「ＭＯＳトランジスタの製造工程」以下、
第二実施例に係るＭＯＳトランジスタの製造工程を図面
を参照して詳細に説明する。
第二実施例に係るＭＯＳトランジスタの製造工程を図面
を参照して詳細に説明する。
【００３７】まず、図１６に示すように、ガラス基板（
１）上にポリシリコン半導体層（３）を形成し、更にプ
ラズマＣＶＤ法により厚さ５０Åの窒化シリコン化合物
（２２）と厚さ１０００Åの酸化シリコン化合物（２１
）とを連続的に成膜した後（図１７参照）、図１８に示
すようにＴａ，Ｗ，Ｍｏ等厚さ３０００Åの高融点金属
膜（Ｇ’）をスパッタリング法にて着膜し、かつ、この
上面にレジスト層（ｒ）をパターン状に形成する。
１）上にポリシリコン半導体層（３）を形成し、更にプ
ラズマＣＶＤ法により厚さ５０Åの窒化シリコン化合物
（２２）と厚さ１０００Åの酸化シリコン化合物（２１
）とを連続的に成膜した後（図１７参照）、図１８に示
すようにＴａ，Ｗ，Ｍｏ等厚さ３０００Åの高融点金属
膜（Ｇ’）をスパッタリング法にて着膜し、かつ、この
上面にレジスト層（ｒ）をパターン状に形成する。
【００３８】次に、上記レジスト層（ｒ）から露出する
高融点金属膜（Ｇ’）をエッチング法により除去して図
１９に示すようなゲート電極（Ｇ）を形成し、かつ、図
２０に示すようにこの面上から酸化シリコン化合物（２
１）と窒化シリコン化合物（２２）とを介しイオン注入
法にてポリシリコン半導体層（３）の両端部位に２×１
０１５ｉｏｎｓ／ｃｍ２のｐ＋イオンを注入してソース
電極（Ｓ）・ドレイン電極（Ｄ）を形成した後、図２１
に示すようにＸｅＣｌエキシマレーザによりレーザアニ
ール処理を施してドーパントの活性化を行った。
高融点金属膜（Ｇ’）をエッチング法により除去して図
１９に示すようなゲート電極（Ｇ）を形成し、かつ、図
２０に示すようにこの面上から酸化シリコン化合物（２
１）と窒化シリコン化合物（２２）とを介しイオン注入
法にてポリシリコン半導体層（３）の両端部位に２×１
０１５ｉｏｎｓ／ｃｍ２のｐ＋イオンを注入してソース
電極（Ｓ）・ドレイン電極（Ｄ）を形成した後、図２１
に示すようにＸｅＣｌエキシマレーザによりレーザアニ
ール処理を施してドーパントの活性化を行った。
【００３９】そして、上記酸化シリコン化合物（２１）
と窒化シリコン化合物（２２）とで構成されるゲート絶
縁膜にコンタクトホール（７）を開設し、このコンタク
トホール（７）を介し上記ソース電極（Ｓ）・ドレイン
電極（Ｄ）に接続されたアルミニウムの配線部（８）を
形成して図２２に示すようなＭＯＳトランジスタを求め
た。
と窒化シリコン化合物（２２）とで構成されるゲート絶
縁膜にコンタクトホール（７）を開設し、このコンタク
トホール（７）を介し上記ソース電極（Ｓ）・ドレイン
電極（Ｄ）に接続されたアルミニウムの配線部（８）を
形成して図２２に示すようなＭＯＳトランジスタを求め
た。
【００４０】◎第三実施例
この実施例は、本発明を『スタガー型』のＭＯＳトラン
ジスタに適用したものである。
ジスタに適用したものである。
【００４１】すなわち、図２３に示すようにガラス基板
（１）上にスパッタリング法（スパッタ条件はパワー…
１．０ｋＷ、圧力…８ｍＴｏｒｒ、ガラス基板温度…１
５０℃であった）により１０００Åのタンタル層（９１
）を着膜し、かつ、この面上に減圧ＣＶＤ法（ガラス基
板温度…６００℃、圧力…０．３Ｔｏｒｒ、ガス流量…
ＳｉＨ４：ＰＨ３：Ｈ２＝１００：１：１００ＳＣＣＭ
）によりリンがドープされた厚さ１０００Åのポリシリ
コン層（９２）を成膜した後、これをパターニング処理
して図２４に示すようなソース電極（Ｓ）・ドレイン電
極（Ｄ）を形成した。
（１）上にスパッタリング法（スパッタ条件はパワー…
１．０ｋＷ、圧力…８ｍＴｏｒｒ、ガラス基板温度…１
５０℃であった）により１０００Åのタンタル層（９１
）を着膜し、かつ、この面上に減圧ＣＶＤ法（ガラス基
板温度…６００℃、圧力…０．３Ｔｏｒｒ、ガス流量…
ＳｉＨ４：ＰＨ３：Ｈ２＝１００：１：１００ＳＣＣＭ
）によりリンがドープされた厚さ１０００Åのポリシリ
コン層（９２）を成膜した後、これをパターニング処理
して図２４に示すようなソース電極（Ｓ）・ドレイン電
極（Ｄ）を形成した。
【００４２】次に、図２５に示すように減圧ＣＶＤ法（
ガラス基板温度…５５０℃、圧力…０．３Ｔｏｒｒ、ガ
ス流量…ＳｉＨ４＝１００ＳＣＣＭ）によりアモルファ
スシリコン（３’）を成膜し、かつ窒素雰囲気中で６０
０℃、１２時間のアニール処理を施してポリシリコン半
導体層（３）にした後、図２６に示すようにプラズマＣ
ＶＤ法（ガス流量…ＳｉＨ４：ＮＨ３＝２０：２３０Ｓ
ＣＣＭ、パワー…１００Ｗ、圧力…０．２Ｔｏｒｒ、ガ
ラス基板温度…３５０℃）により薄膜の窒化シリコン化
合物（ＳｉＮｘＨｙ）（２２）を成膜した。
ガラス基板温度…５５０℃、圧力…０．３Ｔｏｒｒ、ガ
ス流量…ＳｉＨ４＝１００ＳＣＣＭ）によりアモルファ
スシリコン（３’）を成膜し、かつ窒素雰囲気中で６０
０℃、１２時間のアニール処理を施してポリシリコン半
導体層（３）にした後、図２６に示すようにプラズマＣ
ＶＤ法（ガス流量…ＳｉＨ４：ＮＨ３＝２０：２３０Ｓ
ＣＣＭ、パワー…１００Ｗ、圧力…０．２Ｔｏｒｒ、ガ
ラス基板温度…３５０℃）により薄膜の窒化シリコン化
合物（ＳｉＮｘＨｙ）（２２）を成膜した。
【００４３】次いで、真空を破らずにガスのみをＨ２に
切替えて水素プラズマをたて、上記ポリシリコン半導体
層（３）のグレインバンダリーの水素化を行った後、図
２７に示すように同一真空中でプラズマＣＶＤ法（パワ
ー…２００Ｗ、ガラス基板温度…３５０℃、ガス流量…
ＳｉＨ４：Ｎ２Ｏ＝２５：２５０ＳＣＣＭ）により酸化
シリコン化合物（ＳｉＯｘＮｙ）（２１）を成膜し、こ
の酸化シリコン化合物（２１）と窒化シリコン化合物（
２２）とで構成されたゲート絶縁膜を形成した。
切替えて水素プラズマをたて、上記ポリシリコン半導体
層（３）のグレインバンダリーの水素化を行った後、図
２７に示すように同一真空中でプラズマＣＶＤ法（パワ
ー…２００Ｗ、ガラス基板温度…３５０℃、ガス流量…
ＳｉＨ４：Ｎ２Ｏ＝２５：２５０ＳＣＣＭ）により酸化
シリコン化合物（ＳｉＯｘＮｙ）（２１）を成膜し、こ
の酸化シリコン化合物（２１）と窒化シリコン化合物（
２２）とで構成されたゲート絶縁膜を形成した。
【００４４】最後に、図２８に示すように上記ゲート絶
縁膜上に厚さ８０００Åのアルミニウムにより構成され
たゲート電極（Ｇ）を形成し『スタガー型』ＭＯＳトラ
ンジスタを求めた。
縁膜上に厚さ８０００Åのアルミニウムにより構成され
たゲート電極（Ｇ）を形成し『スタガー型』ＭＯＳトラ
ンジスタを求めた。
【００４５】そして、この『スタガー型』ＭＯＳトラン
ジスタにおいても、ポリシリコン半導体層（３）に窒化
シリコン化合物（２２）が隣接し酸化シリコン化合物（
２１）が直接隣接してないことから『しきい値電圧ＶＴ
Ｈ』が低くなり、かつ、ポリシリコン半導体層（３）に
隣接する窒化シリコン化合物（２２）の水素原子により
シリコン半導体層（３）表面のシリコン・ダングリング
ボンドが飽和されるためシリコン半導体層（３）とゲー
ト絶縁膜の一部を構成する窒化シリコン化合物（２２）
間の『界面準位』の低減を図ることが可能となる一方、
そのバルク中に『トラップ準位』が多い窒化シリコン化
合物（２２）は薄膜に形成されており、かつ、この窒化
シリコン化合物（２２）に隣接して積層された酸化シリ
コン化合物（２１）には『トラップ準位』が少ないため
、これ等薄膜の窒化シリコン化合物（２２）と酸化シリ
コン化合物（２１）との積層体で構成されたゲート絶縁
膜における『トラップ準位』の低減を図ることが可能と
なる。
ジスタにおいても、ポリシリコン半導体層（３）に窒化
シリコン化合物（２２）が隣接し酸化シリコン化合物（
２１）が直接隣接してないことから『しきい値電圧ＶＴ
Ｈ』が低くなり、かつ、ポリシリコン半導体層（３）に
隣接する窒化シリコン化合物（２２）の水素原子により
シリコン半導体層（３）表面のシリコン・ダングリング
ボンドが飽和されるためシリコン半導体層（３）とゲー
ト絶縁膜の一部を構成する窒化シリコン化合物（２２）
間の『界面準位』の低減を図ることが可能となる一方、
そのバルク中に『トラップ準位』が多い窒化シリコン化
合物（２２）は薄膜に形成されており、かつ、この窒化
シリコン化合物（２２）に隣接して積層された酸化シリ
コン化合物（２１）には『トラップ準位』が少ないため
、これ等薄膜の窒化シリコン化合物（２２）と酸化シリ
コン化合物（２１）との積層体で構成されたゲート絶縁
膜における『トラップ準位』の低減を図ることが可能と
なる。
【００４６】従って、この実施例に係る『スタガー型』
ＭＯＳトランジスタにおいてもそのしきい値電圧ＶＴＨ
の低減が図れ、かつ、そのしきい値電圧ＶＴＨが経時的
に変化し難くなる利点を有している。
ＭＯＳトランジスタにおいてもそのしきい値電圧ＶＴＨ
の低減が図れ、かつ、そのしきい値電圧ＶＴＨが経時的
に変化し難くなる利点を有している。
【００４７】
【発明の効果】本発明によれば、シリコン半導体層に窒
化シリコン化合物が隣接し酸化シリコン化合物が直接隣
接してないことから『しきい値電圧ＶＴＨ』が低くなり
、かつ、シリコン半導体層に隣接する窒化シリコン化合
物の水素原子によりこのシリコン半導体層表面のシリコ
ン・ダングリングボンドがターミネート（飽和）される
ためシリコン半導体層とゲート絶縁膜の一部を構成する
窒化シリコン化合物間の『界面準位』の低減を図ること
が可能となる一方、そのバルク中に『トラップ準位』が
多い窒化シリコン化合物は薄膜に形成されており、かつ
、この窒化シリコン化合物に隣接して積層された酸化シ
リコン化合物には『トラップ準位』が少ないため、これ
等薄膜の窒化シリコン化合物と酸化シリコン化合物との
積層体で構成されたゲート絶縁膜における『トラップ準
位』の低減を図ることが可能となる。従って、薄膜半導
体装置におけるしきい値電圧を低減でき、かつ、そのし
きい値電圧が経時的に変化し難くなる効果を有している
。
化シリコン化合物が隣接し酸化シリコン化合物が直接隣
接してないことから『しきい値電圧ＶＴＨ』が低くなり
、かつ、シリコン半導体層に隣接する窒化シリコン化合
物の水素原子によりこのシリコン半導体層表面のシリコ
ン・ダングリングボンドがターミネート（飽和）される
ためシリコン半導体層とゲート絶縁膜の一部を構成する
窒化シリコン化合物間の『界面準位』の低減を図ること
が可能となる一方、そのバルク中に『トラップ準位』が
多い窒化シリコン化合物は薄膜に形成されており、かつ
、この窒化シリコン化合物に隣接して積層された酸化シ
リコン化合物には『トラップ準位』が少ないため、これ
等薄膜の窒化シリコン化合物と酸化シリコン化合物との
積層体で構成されたゲート絶縁膜における『トラップ準
位』の低減を図ることが可能となる。従って、薄膜半導
体装置におけるしきい値電圧を低減でき、かつ、そのし
きい値電圧が経時的に変化し難くなる効果を有している
。
【図１】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの概略斜視図である。
ンジスタの概略斜視図である。
【図２】図１のＩＩ−ＩＩ面断面図である。
【図３】このＭＯＳトランジスタのゲート電圧ＶＧとド
レイン電流ＩＤの対数との関係を示したグラフ図である
。
レイン電流ＩＤの対数との関係を示したグラフ図である
。
【図４】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第１段目を示す工程説明図である
。
ンジスタの製造工程の第１段目を示す工程説明図である
。
【図５】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第２段目を示す工程説明図である
。
ンジスタの製造工程の第２段目を示す工程説明図である
。
【図６】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第３段目を示す工程説明図である
。
ンジスタの製造工程の第３段目を示す工程説明図である
。
【図７】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第４段目を示す工程説明図である
。
ンジスタの製造工程の第４段目を示す工程説明図である
。
【図８】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第５段目を示す工程説明図である
。
ンジスタの製造工程の第５段目を示す工程説明図である
。
【図９】第一実施例に係る『逆スタガー型』ＭＯＳトラ
ンジスタの製造工程の第６段目を示す工程説明図である
。
ンジスタの製造工程の第６段目を示す工程説明図である
。
【図１０】第一実施例に係る『逆スタガー型』ＭＯＳト
ランジスタの製造工程の第７段目を示す工程説明図であ
る。
ランジスタの製造工程の第７段目を示す工程説明図であ
る。
【図１１】第一実施例に係る『逆スタガー型』ＭＯＳト
ランジスタの製造工程の第８段目を示す工程説明図であ
る。
ランジスタの製造工程の第８段目を示す工程説明図であ
る。
【図１２】第一実施例に係る『逆スタガー型』ＭＯＳト
ランジスタの製造工程の第９段目を示す工程説明図であ
る。
ランジスタの製造工程の第９段目を示す工程説明図であ
る。
【図１３】第一実施例に係る『逆スタガー型』ＭＯＳト
ランジスタの製造工程の第１０段目を示す工程説明図で
ある。
ランジスタの製造工程の第１０段目を示す工程説明図で
ある。
【図１４】第一実施例に係るＭＯＳトランジスタの製造
工程の第１１段目を示す工程説明図である。
工程の第１１段目を示す工程説明図である。
【図１５】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１６】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第１段目を示す工程説明図である
。
ンジスタの製造工程の第１段目を示す工程説明図である
。
【図１７】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第２段目を示す工程説明図である
。
ンジスタの製造工程の第２段目を示す工程説明図である
。
【図１８】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第３段目を示す工程説明図である
。
ンジスタの製造工程の第３段目を示す工程説明図である
。
【図１９】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第４段目を示す工程説明図である
。
ンジスタの製造工程の第４段目を示す工程説明図である
。
【図２０】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第５段目を示す工程説明図である
。
ンジスタの製造工程の第５段目を示す工程説明図である
。
【図２１】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第６段目を示す工程説明図である
。
ンジスタの製造工程の第６段目を示す工程説明図である
。
【図２２】第二実施例に係る『プレーナ型』ＭＯＳトラ
ンジスタの製造工程の第７段目を示す工程説明図である
。
ンジスタの製造工程の第７段目を示す工程説明図である
。
【図２３】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第１段目を示す工程説明図である
。
ンジスタの製造工程の第１段目を示す工程説明図である
。
【図２４】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第２段目を示す工程説明図である
。
ンジスタの製造工程の第２段目を示す工程説明図である
。
【図２５】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第３段目を示す工程説明図である
。
ンジスタの製造工程の第３段目を示す工程説明図である
。
【図２６】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第４段目を示す工程説明図である
。
ンジスタの製造工程の第４段目を示す工程説明図である
。
【図２７】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第５段目を示す工程説明図である
。
ンジスタの製造工程の第５段目を示す工程説明図である
。
【図２８】第三実施例に係る『スタガー型』ＭＯＳトラ
ンジスタの製造工程の第６段目を示す工程説明図である
。
ンジスタの製造工程の第６段目を示す工程説明図である
。
【図２９】『逆スタガー型』と称するＭＯＳ型の薄膜ト
ランジスタの概略斜視図である。
ランジスタの概略斜視図である。
【図３０】図２９のＩＸ−ＩＸ面断面図である。
【図３１】従来の『スタガー型』と称するＭＯＳ型の薄
膜トランジスタの概略斜視図である。
膜トランジスタの概略斜視図である。
【図３２】図３１のＸＩ−ＸＩ面断面図である。
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
１ ガラス基板
３ ポリシリコン半導体層
２１ 酸化シリコン化合物
２２ 窒化シリコン化合物
Claims (1)
- 【請求項１】 絶縁性基板と、この基板に設けられ活
性層を構成する薄膜のシリコン半導体層と、このシリコ
ン半導体層に接続されたソース・ドレイン電極と、ゲー
ト絶縁膜を介し上記シリコン半導体層に対向して配設さ
れたゲート電極とを備える薄膜半導体装置において、上
記ゲート絶縁膜が、シリコン半導体層に隣接して積層さ
れた薄膜の窒化シリコン化合物と、この窒化シリコン化
合物に隣接して積層された酸化シリコン化合物との積層
体により構成されていることを特徴とする薄膜半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41275890A JPH04221854A (ja) | 1990-12-21 | 1990-12-21 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41275890A JPH04221854A (ja) | 1990-12-21 | 1990-12-21 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221854A true JPH04221854A (ja) | 1992-08-12 |
Family
ID=18521531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41275890A Pending JPH04221854A (ja) | 1990-12-21 | 1990-12-21 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221854A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500380A (en) * | 1993-04-16 | 1996-03-19 | Goldstar Co., Ltd. | Method for fabricating thin film transistor |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| JP2009267425A (ja) * | 2009-06-08 | 2009-11-12 | Lg Display Co Ltd | 半導体装置の製造方法 |
| JP2012089854A (ja) * | 2000-07-10 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| CN112802760A (zh) * | 2021-01-07 | 2021-05-14 | 山东傲天环保科技有限公司 | 一种多芯片半导体封装及其形成方法 |
-
1990
- 1990-12-21 JP JP41275890A patent/JPH04221854A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| US5500380A (en) * | 1993-04-16 | 1996-03-19 | Goldstar Co., Ltd. | Method for fabricating thin film transistor |
| JP2012089854A (ja) * | 2000-07-10 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2009267425A (ja) * | 2009-06-08 | 2009-11-12 | Lg Display Co Ltd | 半導体装置の製造方法 |
| CN112802760A (zh) * | 2021-01-07 | 2021-05-14 | 山东傲天环保科技有限公司 | 一种多芯片半导体封装及其形成方法 |
| CN112802760B (zh) * | 2021-01-07 | 2022-05-06 | 湖南中科存储科技有限公司 | 一种多芯片半导体封装及其形成方法 |
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