KR101201316B1 - 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 폴리실리콘층의 결정화 특성 및 박막 트랜지스터의 소자 특성을 향상시키기에 알맞은 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의 제조방법을 제공하는데 그 목적이 있다. 이와 같은 목적을 달성하기 위한 버퍼절연막을 구비한 본 발명에 따른 반도체 소자는 반도체 기판 상에 40.0Å/sec 이하의 증착비(Deposition Rate)로 형성되며, 알엠에스(RMS : Root Mean Square)가 4.559nm 미만인 버퍼 절연막과; 상기 버퍼 절연막상에 고상 결정법으로 형성된 폴리실리콘층으로 구성된 액티브층을 구비한 박막 트랜지스터로 구성되는 것을 특징으로 한다.
버퍼 절연막, RMS, 증착비, SPC
Description
도 1a와 도 1b는 종래의 버퍼 절연막 및 반도체소자를 확대한 구조 단면도
도 2a와 도 2b는 종래의 버퍼 절연막을 보인 AFM과 SEM 모폴로지(morphology) 사진
도 3a와 도 3b는 본 발명에 따른 버퍼 절연막과 반도체소자의 구조 단면도
도 4a와 도 4b는 본 발명에 따라 형성된 버퍼 절연막의 AFM과 SEM 모폴로지(morphology) 사진
도 5는 본 발명에 따라 형성된 버퍼 절연막의 AMFC 결과도
도 6a 내지 도 6d는 본 발명에 따른 버퍼 절연막을 구비한 반도체소자의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
70 : 반도체 기판 71 : 버퍼 절연막
72 : 액티브층 73 : 게이트 절연막
74 : 게이트 전극 75a, 75b : 소오스, 드레인영역
76 : 층간절연막 77a, 77b : 소오스, 드레인전극
본 발명은 반도체 소자에 대한 것으로, 특히 고상 결정화(SPC:Solid Phase Crystallization) 공정에서 아몰퍼스 실리콘(amorphous Si)의 결정화 특성을 향상시키고, 아울러 폴리실리콘 박막트랜지스터의 소자 특성을 향상시키기에 알맞은 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의 제조방법에 관한 것이다.
통상, 박막트랜지스터는 집적화 및 제조가 용이하여 반도체 메모리 및 액정표시장치 등에 주로 사용되고 있다. 이 박막트랜지스터는 사용될 회로장치에 따라 고온 또는 저온에서 제조된다. 예를 들어, 반도체 메모리에 사용될 경우 박막트랜지스터는 고온에서 제조되고 액정표시장치에 사용될 경우에는 저온에서 제조된다. 액정표시장치에 사용되는 박막트랜지스터가 저온에서 제조되는 이유는 유리기판이 주위온도에 의해 쉽게 변형되기 때문이다. 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 화상을 표시하는 액정표시장치는 액정셀들을 스위칭하는 소자로 박막트랜지스터를 이용하고 있다.
박막트랜지스터는 반도체층으로서 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스 실리콘형과 폴리실리콘형으로 구분된다. 아몰퍼스 실리콘형 박막트랜지스터는 아몰퍼스 실리콘막이 비교적 균일성이 좋고 특성이 안정된 장점을 가지고 있으나 전하이동도가 비교적 작아 화소밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스 실리콘형 박막트랜지스터 를 사용하는 경우 주변 구동회로를 별도로 제작하여 액정패널에 실장시켜야 하므로 LCD의 제조비용이 높다는 단점이 있다. 반면에, 폴리실리콘형 박막트랜지스터는 전하이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로를 액정패널 상에 일체화하여 실장하게 되므로 제조단가를 낮출 수 있는 장점을 가지고 있다.
폴리실리콘형 박막트랜지스터로는 폴리실리콘으로 이루어진 활성층의 상부에 게이트전극이 형성된 코플래너(Coplana) 구조가 대표적이다.
이하, 첨부 도면을 참조하여 종래의 버퍼 절연막과 이를 구비한 반도체소자에 대하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래의 버퍼 절연막 및 반도체소자를 확대한 구조 단면도이고, 도 2a와 도 2b는 종래의 버퍼 절연막을 보인 AFM과 SEM 모폴로지(morphology) 사진이다.
종래 기술에 따른 버퍼 절연막은 도 1a에 도시한 바와 같이, 반도체 기판(10)상에 증착되어 있는데, 이때 버퍼 절연막(11)은 액티브층을 증착하기 전 단계로써, 확대하여 나타내면 표면이 굴곡을 갖고 거칠게 형성되어 있다.
그리고, 상기와 같은 버퍼 절연막(11)을 구비한 반도체 소자는, 도 1b에 도시한 바와 같이, 코플래너 구조의 박막트랜지스터로써, 반도체 기판(10)상에 형성된 버퍼 절연막(11)과, 상기 버퍼 절연막(11)의 일영역에 폴리실리콘으로 구성된 액티브층(12)과, 상기 액티브층(12)의 일영역에 적층 형성된 게이트절연막(13)과 게이트전극(14)과, 상기 게이트전극(14) 양측의 액티브층(12)에 N형 또는 P형으로 도핑된 소오스, 드레인영역(15a, 15b)과, 상기 소오스,드레인영역(15a, 15b)의 일영역에 제 1, 제 2 콘택홀을 갖고 상기 반도체 기판(10) 전면에 형성된 층간절연막(16)과, 상기 제 1, 제 2 콘택홀을 통해서 상기 소오스, 드레인영역(15a, 15b)에 콘택되어 있는 소오스전극(17a) 및 드레인전극(17b)으로 구성되어 있다.
다음에, 상기 도 1a와 도 1b에 도시된 종래 기술에 따른 버퍼절연막(11)의 표면을 AFM과 SEM으로 찍으면, 도 2a와 도 2b에 도시한 바와 같이, 표면이 거칠게 구성되어 있고, 이때의 RMS(Root mean square)는 대략 4.559nm이다.
그리고 상기 버퍼 절연막(11) 상에 폴리실리콘으로 구성된 액티브층(12)을 구성할 때, 상기 액티브층(12)은 아몰퍼스 실리콘층을 결정화하여 형성하는 것인데, 상기 결정화 방법에는 레이저를 이용한 엑시머 레이저 어닐링(ELA : Eximer laser annealing) 방법과 고상 결정(SPC : solid Phase Crystallization)법을 이용할 수 있다.
그리고 상기 고상 결정법에는 AMFC(Alternating Magnetic Field Crystallization)와 MIC(Metal Induced Crystallization)와 같은 방법이 있다.
일반적으로, 모빌리티는 빠르고, 문턱전압은 낮으며, S-팩터는 작아야 박막 트랜지스터의 소자 특성이 좋은데, 상기 고상 결정(SPC)법중 AMFC로 액티브층을 형성할 경우, 종래의 버퍼 절연막을 구비한 반도체 소자는 버퍼 절연막(11)의 표면이 평탄하지 못하기 때문에, 그 상부에 형성되는 박막 트랜지스터의 모빌리티는 작으며 문턱전압은 높고 S-팩터는 비교적 크게 나타난다. 따라서 박막 트랜지스터의 소자 특성이 떨어지는 문제가 있다. 참고로 종래에는 버퍼 절연막을 대체적으로 40.0Å/sec 보다 큰 증착비로 형성하였다.
상기에 설명한 종래 기술에 따른 반도체 소자는 다음과 같은 문제가 있다.
첫째, RMS가 4.559nm 이상이며, 40.0Å/sec 보다 큰 증착비(Deposition rate)로 형성된 버퍼 절연막의 상부에 고상 결정법으로 폴리실리콘을 형성할 경우, 폴리실리콘의 결정화 특성이 떨어지는 문제가 있다.
둘째, 표면이 거친 버퍼 절연막 상부에 폴리실리콘을 형성하고, 이 폴리실리콘을 액티브층으로 사용하여 박막 트랜지스터를 형성할 경우 박막 트랜지스터의 소자 특성이 떨어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 폴리실리콘층의 결정화 특성 및 박막 트랜지스터의 소자 특성을 향상시키기에 알맞은 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 버퍼절연막을 구비한 본 발명에 따른 반도체 소자는 반도체 기판 상에 알엠에스(RMS : Root Mean Square)가 4.559nm 미만인 버퍼 절연막과; 상기 버퍼 절연막상에 고상 결정법으로 형성된 폴리실리콘층으로 구성된 액티브층을 구비한 박막 트랜지스터로 구성되는 것을 특징으로 한다.
상기 박막 트랜지스터는 상기 버퍼 절연막의 일영역에 형성된 액티브층과, 상기 액티브층의 일영역에 적층 형성된 게이트절연막과 게이트전극과, 상기 게이트 전극 양측의 상기 액티브층내에 도핑 형성된 소오스영역 및 드레인영역과, 상기 소오스영역과 드레인영역의 일영역에 제 1, 제 2 콘택홀을 갖고 상기 반도체 기판 전면에 형성된 층간절연막과, 상기 제 1, 제 2 콘택홀을 통해서 상기 소오스영역과 드레인영역에 콘택되어 있는 소오스전극 및 드레인전극으로 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명에 따른 반도체소자의 제조방법은, 반도체 기판 상에 알엠에스(RMS : Root Mean Square)가 4.559nm 미만인 버퍼 절연막을 형성하는 단계; 상기 버퍼 절연막상에 고상 결정법으로 결정화된 폴리실리콘층으로 구성된 액티브층을 형성하는 단계; 상기 액티브층의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 게이트전극 양측의 상기 액티브층내에 소오스영역 및 드레인영역을 형성하는 단계; 상기 소오스영역과 드레인영역의 일영역에 제 1, 제 2 콘택홀을 갖는 층간절연막을 형성하는 단계; 상기 제 1, 제 2 콘택홀을 통해서 상기 소오스영역과 드레인영역에 콘택되도록 소오스전극 및 드레인전극을 형성하는 단계를 포함함을 특징으로 한다.
상기 버퍼 절연막은 대략 40.0Å/sec 이하의 증착비(Deposition Rate)로 형성함을 특징으로 한다.
상기 액티브층은 상기 버퍼 절연막상에 아몰퍼스 실리콘층을 증착하는 단계, AMFC(Alternating Magnetic Field Crystallization) 또는 MIC(Metal Induced Crystallization)의 고상 결정법으로 상기 아몰퍼스 실리콘층을 결정화하여 폴리실리콘층을 형성하는 단계, 포토 마스크를 이용하여 상기 폴리실리콘층을 식각하는 단계를 포함하여 형성함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O와 희석 가스로 Ar을 각각 550sccm, 9600sccm과 1400sccm의 유량을 갖도록 사용하고, RF 파워는 2100W, 압력은 160Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되는 공정 조건으로 진행하는 것을 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 360sccm, 16000sccm의 유량을 갖도록 사용하며, RF 파워는 4400W, 압력은 175Pa, 전극과 반도체 기판간 거리(E/S)는 15mm가 되도록 하며, 증착비(Deposition rate)는 20.9Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 430℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되도록 하며, 증착비(Deposition rate)는 16.7Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 850sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 2700W, 압력은 126Pa, 전극과 반도체 기판간 거리(E/S)는 11.9mm가 되도록 하며, 증착비(Deposition rate)는 32.7Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 400sccm, 13500sccm의 유량을 갖도록 사용하며, RF 파워는 2100W, 압력은 100Pa, 전극과 반도체 기판간 거리(E/S)는 15.2mm가 되도록 하며, 증착비(Deposition rate)는 36.0Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
상기 버퍼 절연막 형성시, 상기 반도체 기판이 370×470mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O, 희석 가스로 Ar을 각각 100sccm, 1800sccm, 2700sccm의 유량을 갖도록 하며, RF 파워는 1500W, 압력은 150Pa, 전극과 반도체 기판간 거리(E/S)는 14mm, 증착비(Deposition rate)는 37.5Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 3a와 도 3b는 본 발명에 따른 버퍼 절연막과 반도체소자의 구조 단면도이고, 도 4a와 도 4b는 본 발명에 따라 형성된 버퍼 절연막의 AFM과 SEM 모폴로지(morphology) 사진이고, 도 5는 본 발명에 따라 형성된 버퍼 절연막의 AMFC 결과도이며, 도 6a 내지 도 6d는 본 발명에 따른 버퍼 절연막을 구비한 반도체소자의 제조방법을 나타낸 공정 단면도이다.
본 발명에 따른 버퍼 절연막은 도 3a에 도시한 바와 같이, 반도체 기판(70)상에 증착되어 있는데, 이때 버퍼 절연막(71)을 확대하여 나타내면 표면이 비교적 평탄하게 형성되어 있다.(도 4a, 도 4b 참조)
상기에서 버퍼 절연막(71)은 대략 RMS(Root Mean Square)가 4.559nm 미만이며, 바람직하게는 1.0nm 이하이다.
그리고, 상기와 같은 버퍼 절연막(71)을 구비한 반도체 소자는, 고상 결정(SPC)법으로 액티브층을 형성할 때 적용하기 위한 것이며, 코플래너 구조의 박막트랜지스터로써, 도 3b에 도시한 바와 같이, 반도체 기판(70)상에 RMS가 대략 4.559nm 미만으로 평탄하게 형성된 버퍼 절연막(71)과, 상기 버퍼 절연막(71)의 일영역에 폴리실리콘으로 구성된 액티브층(72)과, 상기 액티브층(72)의 일영역에 적층 형성된 게이트절연막(73)과 게이트전극(74)과, 상기 게이트전극(74) 양측의 액 티브층(72)에 N형 또는 P형으로 도핑된 소오스, 드레인영역(75a, 75b)과, 상기 소오스,드레인영역(75a, 75b)의 일영역에 제 1, 제 2 콘택홀을 갖고 상기 반도체 기판(70) 전면에 형성된 층간절연막(76)과, 상기 제 1, 제 2 콘택홀을 통해서 상기 소오스, 드레인영역(75a, 75b)에 콘택되어 있는 소오스전극(77a) 및 드레인전극(77b)으로 구성되어 있다.
상기에서도 버퍼 절연막(71)은 대략 RMS(Root Mean Square)가 4.559nm 미만이며, 바람직하게는 1.0nm 이하이다.
다음에, 상기 구성을 갖는 본 발명에 따른 반도체소자의 제조방법을 설명하면, 도 6a에 도시한 바와 같이, 반도체 기판(70)상에 평탄하도록 버퍼 절연막(71)을 형성한다. 상기 버퍼 절연막(71)은 대략 RMS(Root Mean Square)가 4.559nm 미만, 바람직하게는 RMS가 1.0nm 이하가 되도록 형성한다.
그리고 상기 버퍼 절연막(71)은 실리콘 산화막(SiO2)으로 형성할 수 있는데, 대략 40.0Å/sec이하의 증착비(Deposition Rate)로 형성한다.
이후에, 도 6b에 도시한 바와 같이, 상기 버퍼 절연막(71)상에 아몰퍼스 실리콘층(미도시)을 증착하고, AMFC(Alternating Magnetic Field Crystallization) 또는 MIC(Metal Induced Crystallization)와 같은 고상 결정(SPC : solid Phase Crystallization)법을 이용하여 아몰퍼스 실리콘층을 결정화하여 폴리실리콘층을 형성한다. 다음에, 포토 마스크를 이용하여 폴리실리콘층을 식각하여 일영역에 액티브층(72)을 형성한다.
이후에, 도 6c에 도시한 바와 같이, 상기 액티브층(72)을 포함한 전면에 산 화막과 금속층을 증착하고, 게이트 형성 마스크를 이용한 사진 식각 공정으로 액티브층(72)의 일영역에 게이트절연막(73)과 게이트전극(74)을 적층 형성한다.
다음에, 도 6d에 도시한 바와 같이, 상기 게이트전극(74) 양측의 액티브층(72)에 N형 또는 P형 이온을 주입하여, 게이트전극(74) 양측의 액티브층(72)에 소오스, 드레인영역(75a, 75b)을 형성한다.
이후에, 게이트전극(74)을 포함한 전면에 층간절연막(76)을 증착하고, 포토 마스크를 이용하여 상기 소오스,드레인영역(75a, 75b)의 일영역이 드러나도록 층간절연막(76)을 식각하여, 제 1, 제 2 콘택홀(미도시)을 형성한다.
이어서, 층간절연막(76) 상에 금속층을 증착한 후, 포토 마스크를 이용하여 선택적으로 식각하여, 상기 제 1, 제 2 콘택홀을 통해서 상기 소오스, 드레인영역(75a, 75b)에 각각 콘택되도록 소오스전극(77a) 및 드레인전극(77b)을 형성한다.
다음에, 상기와 같이 형성된 본 발명에 따른 버퍼절연막(71)의 표면을 AFM과 SEM으로 찍으면, 도 4a와 도 4b에 도시한 바와 같이, 표면이 비교적 평탄하게 구성되며, 이때의 RMS(Root mean square)는 대략 0.404nm이다.
그리고, 상기에서 액티브층(72)을 고상 결정(SPC)법중 AMFC를 사용하여 형성할 경우, 박막 트랜지스터의 결정화 특성(게이트 전압(VG)에 따른 드레인전류(ID)를 측정한 데이터에 따른 특성)을 실험하면, 도 5에 도시한 바와 같이, 모빌리티(mobility)는 12.4㎠/vs이고, 문턱전압(Vth)은 -5.4V이며, S팩터(s-factor)는 0.7이다. 이때 실험시 아래 부분의 곡선 데이터는 드레인 전압이 0.1V일 때이고, 위 부분의 곡선 데이타는 드레인 전압이 10V일 때이다.
일반적으로 박막 트랜지스터는 모빌리티(mobility)는 빠르고, 문턱전압은 낮으며, S-팩터는 작아야 소자 특성이 좋은데, 본 발명에 따른 버퍼 절연막은 종래보다 평탄하게 구성되어 있기 때문에 그 상부에 액티브층을 형성한 박막 트랜지스터는 종래보다 모빌리티는 빠르고 문턱전압은 낮고 S-팩터는 작게 나타난다. 따라서 박막 트랜지스터의 소자 특성이 종래 보다 개선된다.
이와 같이 버퍼 절연막의 표면 거칠기(roughness)에 의해, 그 상부에 증착된 아몰퍼스 실리콘의 결정화 특성이 달라진다.
즉, 실험 결과에 따르면 버퍼 절연막의 표면이 평탄할 수록 아몰퍼스 실리콘의 결정화 특성이 좋으며, 반도체 소자의 특성이 향상되는 것을 알 수 있다.
다음에, 표1을 참고하여 본 발명에 적용하기에 알맞은 표면이 평탄한 버퍼 절연막을 형성하기에 알맞은 공정 조건들에 대하여 설명하면 다음과 같다.
| 기판 사이즈 |
장비 | 공정 조건 | |||||||
| 온도 | Si소오스가스 (sccm) |
산소 소오스 (sccm) |
희석가스 (sccm) |
RF파워 (W) |
압력 (Pa) |
E/S (mm) |
증착비 (Å/sec) |
||
| 730 ×920mm |
제 1 CVD 장비 |
350 | SiH4 (550) |
N2O (9600) |
Ar (14000) |
2100 | 160 | 17 | ? |
| 350 | TEOS (360) |
O2 (16000) |
? | 4400 | 175 | 17 | 20.9 | ||
| 350 | SiH4 (200) |
N2O (10000) |
? | 3300 | 120 | 17 | ? | ||
| 430 | SiH4 (200) |
N2O (10000) |
? | 3300 | 120 | 17 | 16.7 | ||
| 제 2 CVD 장비 |
400 | TEOS (850) |
O2 (10000) |
? | 2700 | 126 | 11.9 | 32.7 | |
| 400 | SiH4 (400) |
N2O (135000) |
? | 2100 | 100 | 15.2 | 36.0 | ||
| 370 ×470mm |
제 1 CVD 장비 |
350 | SiH4 (100) |
N2O (1800) |
Ar (2700) |
1500 | 150 | 14 | 37.5 |
[표1]에는 반도체 기판이 730×920mm의 사이즈를 갖을 때와, 370×470mm의 사이즈를 갖을 때의 공정 조건을 나누어 나타내었다. 이하, 730×920mm의 사이즈를 갖는 기판을 제 1 반도체 기판, 370×470mm의 사이즈를 갖는 기판을 제 2 반도체 기판이라고 정의하여 설명한다.
먼저, [표1]에 나타낸 바와 같이, 제 1 반도체 기판에 제 1 CVD 장비를 이용하여 형성할 경우의 제 1 공정 조건은, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O와 희석 가스로 Ar을 각각 550sccm, 9600sccm과 1400sccm의 유량을 갖도록 사용하며, RF 파워는 2100W, 압력은 160Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되도록 한다.
그리고 제 1 반도체 기판에 제 1 CVD 장비를 이용하여 형성할 경우의 제 2 공정 조건은, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 360sccm, 16000sccm의 유량을 갖도록 사용하며, RF 파워는 4400W, 압력은 175Pa, 전극과 반도체 기판간 거리(E/S)는 15mm가 되도록 하며, 증착비(Deposition rate)는 20.9Å/sec이 되도록 한다.
그리고 제 1 반도체 기판에 제 1 CVD 장비를 이용하여 형성할 경우의 제 3 공정 조건은, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되도록 한다.
그리고 제 1 반도체 기판에 제 1 CVD 장비를 이용하여 형성할 경우의 제 4 공정 조건은, 증착 온도는 430℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되도록 하며, 증착비(Deposition rate)는 16.7Å/sec이 되도록 한다.
그리고, 제 1 반도체 기판에 제 2 CVD 장비를 이용하여 형성할 경우의 제 5 공정 조건은, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 850sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 2700W, 압력은 126Pa, 전극과 반도체 기판간 거리(E/S)는 11.9mm가 되도록 하며, 증착비(Deposition rate)는 32.7Å/sec이 되도록 한다.
그리고, 제 1 반도체 기판에 제 2 CVD 장비를 이용하여 형성할 경우의 제 6 공정 조건은, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 400sccm, 13500sccm의 유량을 갖도록 사용하며, RF 파워는 2100W, 압력은 100Pa, 전극과 반도체 기판간 거리(E/S)는 15.2mm가 되도록 하며, 증착비(Deposition rate)는 36.0Å/sec이 되도록 한다.
그리고, 제 2 반도체 기판에 제 1 CVD 장비를 이용하여 형성할 경우의 제 7 공정 조건은, 증착 온도는 350℃, 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O, 희석 가스로 Ar을 각각 100sccm, 1800sccm, 2700sccm의 유량을 갖도록 하며, RF 파워는 1500W, 압력은 150Pa, 전극과 반도체 기판간 거리(E/S)는 14mm, 증착비(Deposition rate)는 37.5Å/sec이 되도록 한다.
상술한 공정 조건들은 본 발명에 적용하기에 알맞은 평탄한 표면을 가진 버퍼 절연막을 형성할 경우를 나타낸 것이다.
상기에 나타낸 바와 같이, 표면이 거친 종래에 따른 막과 평탄하여 본 발명에 적용할 수 있는 막을 형성하기 위한 공정 조건은 대체적으로 증착비로 결정되는데, 본 발명에 적용하기 위한 막 형성시의 증착비는 대략 40.0Å/sec 이하이다. 증착비가 40.0Å/sec 이상일 경우에는 막의 표면이 종래와 같이 거칠게 형성된다.
상기와 같은 증착비 외에도, 370×470mm의 사이즈를 갖는 제 2 반도체 기판에 종래와 본 발명에 따른 버퍼 절연막을 형성할 때의 공정 조건을 비교하면, 막의 형성 조건 중 크게 차이가 나는 것은 RF 파워와 전체 가스 유량인데, 전체 가스 유량이 적고 파워가 클수록 표면 평탄성이 좋고 밀도도 커지는 경향이 있다.
또한, 압력이 작고 N2O에 대한 SiH4의 유량이 작을수록 표면이 평탄하고 밀도가 커지는 경향이 있다.
상기와 같이 표면이 평탄하고 밀도가 높은 버퍼 절연막 상부에 고상 결정(SPC)법으로 아몰퍼스 실리콘을 결정화하여 폴리실리콘을 형성하고, 이와 같은 폴리실리콘을 박막 트랜지스터에 적용하면, 소자 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, RMS가 4.559nm 미만이고 40.0Å/sec이하의 증착비(Deposition rate)로 형성된 버퍼 절연막의 상부에 고상 결정법을 이용하여 폴리실리콘을 형성할 경우, 폴리실리콘의 결정화 특성을 향상시킬 수 있다.
둘째, 상기 버퍼 절연막 상부에 폴리실리콘을 형성하고, 이 폴리실리콘을 액티브층으로 사용하여 박막 트랜지스터에 적용할 경우 박막 트랜지스터의 소자 특성을 향상시킬 수 있고, 특히 큰 사이즈의 기판에 적용할 경우 결정화 균일성 확보에 유리하다.
셋째, 고상 결정법 이외에 레이저 어닐링을 이용하여 폴리실리콘을 형성할 경우, 상술한 조건을 갖는 버퍼 절연막 상에 형성하면 소자의 균일성 향상을 기대할 수 있다.
Claims (12)
- 반도체 기판 상에 40.0Å/sec 이하의 증착비(Deposition Rate)로 형성되며, 알엠에스(RMS : Root Mean Square)가 4.559nm 미만인 버퍼 절연막과;상기 버퍼 절연막상에 고상 결정법으로 형성된 폴리실리콘층으로 구성된 액티브층을 구비한 박막 트랜지스터로 구성되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 박막 트랜지스터는 상기 버퍼 절연막의 일영역에 형성된 액티브층과,상기 액티브층의 일영역에 적층 형성된 게이트절연막과 게이트전극과,상기 게이트전극 양측의 상기 액티브층내에 도핑 형성된 소오스영역 및 드레인영역과,상기 소오스영역과 드레인영역의 일영역에 제 1, 제 2 콘택홀을 갖고 상기 반도체 기판 전면에 형성된 층간절연막과,상기 제 1, 제 2 콘택홀을 통해서 상기 소오스영역과 드레인영역에 콘택되어 있는 소오스전극 및 드레인전극으로 구성됨을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 알엠에스(RMS : Root Mean Square)가 4.559nm 미만인 버퍼 절연막을 40.0Å/sec 이하의 증착비(Deposition Rate)로 형성하는 단계;상기 버퍼 절연막상에 고상 결정법으로 결정화된 폴리실리콘층으로 구성된 액티브층을 형성하는 단계;상기 액티브층의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계;상기 게이트전극 양측의 상기 액티브층내에 소오스영역 및 드레인영역을 형성하는 단계;상기 소오스영역과 드레인영역의 일영역에 제 1, 제 2 콘택홀을 갖는 층간절연막을 형성하는 단계;상기 제 1, 제 2 콘택홀을 통해서 상기 소오스영역과 드레인영역에 콘택되도록 소오스전극 및 드레인전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 3 항에 있어서,상기 액티브층은 상기 버퍼 절연막상에 아몰퍼스 실리콘층을 증착하는 단계,AMFC(Alternating Magnetic Field Crystallization) 또는 MIC(Metal Induced Crystallization)의 고상 결정법으로 상기 아몰퍼스 실리콘층을 결정화하여 폴리실리콘층을 형성하는 단계,포토 마스크를 이용하여 상기 폴리실리콘층을 식각하는 단계를 포함하여 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O와 희석 가스로 Ar을 각각 550sccm, 9600sccm과 1400sccm의 유량을 갖도록 사용하고, RF 파워는 2100W, 압력은 160Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되는 공정 조건으로 진행하는 것을 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 360sccm, 16000sccm의 유량을 갖도록 사용하며, RF 파워는 4400W, 압력은 175Pa, 전극과 반도체 기판간 거리(E/S)는 15mm가 되도록 하며, 증착비(Deposition rate)는 20.9Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 430℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 200sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 3300W, 압력은 120Pa, 전극과 반도체 기판간 거리(E/S)는 17mm가 되도록 하며, 증착비(Deposition rate)는 16.7Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 TEOS, 산소 소오스 가스로 O2를 각각 850sccm, 10000sccm의 유량을 갖도록 사용하며, RF 파워는 2700W, 압력은 126Pa, 전극과 반도체 기판간 거리(E/S)는 11.9mm가 되도록 하며, 증착비(Deposition rate)는 32.7Å/sec이 되는 공정 조건으로 진행하는 것을 더 포 함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 730×920mm의 사이즈를 갖을 경우, 증착 온도는 400℃, 사용 가스는 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O를 각각 400sccm, 13500sccm의 유량을 갖도록 사용하며, RF 파워는 2100W, 압력은 100Pa, 전극과 반도체 기판간 거리(E/S)는 15.2mm가 되도록 하며, 증착비(Deposition rate)는 36.0Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 절연막 형성시, 상기 반도체 기판이 370×470mm의 사이즈를 갖을 경우, 증착 온도는 350℃, 실리콘 소오스 가스로 SiH4, 산소 소오스 가스로 N2O, 희석 가스로 Ar을 각각 100sccm, 1800sccm, 2700sccm의 유량을 갖도록 하며, RF 파워는 1500W, 압력은 150Pa, 전극과 반도체 기판간 거리(E/S)는 14mm, 증착비(Deposition rate)는 37.5Å/sec이 되는 공정 조건으로 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
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| US8987728B2 (en) * | 2011-03-25 | 2015-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318919A (en) | 1990-07-31 | 1994-06-07 | Sanyo Electric Co., Ltd. | Manufacturing method of thin film transistor |
| US5340758A (en) | 1990-10-05 | 1994-08-23 | General Electric Company | Device self-alignment by propagation of a reference structure's topography |
| JPH1054999A (ja) | 1996-06-04 | 1998-02-24 | Canon Inc | 表示装置とその製造法 |
| JP2000031488A (ja) * | 1997-08-26 | 2000-01-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2005
- 2005-11-29 KR KR1020050114752A patent/KR101201316B1/ko active IP Right Grant
Patent Citations (4)
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| US5318919A (en) | 1990-07-31 | 1994-06-07 | Sanyo Electric Co., Ltd. | Manufacturing method of thin film transistor |
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| KR20070056285A (ko) | 2007-06-04 |
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