KR101827329B1 - 박막 트랜지스의 제작 방법 - Google Patents

박막 트랜지스의 제작 방법 Download PDF

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Abstract

본 발명은 전기 특성이 양호한 박막 트랜지스터를 생산성 높게 제작하는 방법을 제공한다.
제 1 게이트 전극과, 채널 영역을 사이에 두고 제 1 게이트 전극과 대향하는 제 2 게이트 전극을 갖는 이중 게이트형 박막 트랜지스터의 채널 영역의 형성 방법에 있어서, 결정립 사이에 비정질 반도체가 충전되는 미결정 반도체막을 형성하는 제 1 조건으로 제 1 미결정 반도체막을 형성한 후, 결정 성장을 촉진시키는 제 2 조건으로 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성한다.

Description

박막 트랜지스터 및 그 제작 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 및 그 제작 방법, 및 상기 박막 트랜지스터를 사용한 표시 장치에 관한 것이다.
전계 효과 트랜지스터의 일 종류로서, 절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 채널 영역이 형성되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터의 채널 영역에 사용되는 반도체막으로서 비정질 실리콘, 미결정 실리콘 및 다결정 실리콘을 사용하는 기술이 개시되어 있다(특허 문헌 1 내지 특허 문헌 5 참조). 박막 트랜지스터의 대표적인 응용예는 액정 텔레비전 장치이며, 표시 화면을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
특개 2001-053283호 공보 특개평 5-129608호 공보 특개 2005-049832호 공보 특개평 7-131030호 공보 특개 2005-191546호 공보
비정질 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 전계 효과 이동도 및 온 전류가 낮다는 문제가 있다. 한편, 미결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 비정질 실리콘막으로 채널 영역이 형성되는 박막 트랜지스터와 비교하여 전계 효과 이동도는 향상되지만, 오프 전류가 높아져서 충분한 스위칭 특성을 얻을 수 없다는 문제가 있다.
다결정 실리콘막이 채널 영역이 되는 박막 트랜지스터는, 상기 2종류의 박막 트랜지스터보다 전계 효과 이동도가 매우 높고, 높은 온 전류를 얻을 수 있다는 특성이 있다. 상술한 특성에 의하여 이 박막 트랜지스터는 화소에 형성되는 스위칭용 트랜지스터로서 사용할 수 있음과 함께, 고속 동작이 요구되는 드라이버 회로도 구성할 수 있다.
그러나, 다결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터의 제작 공정은, 비정질 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터를 제작하는 경우와 비교하여, 반도체막의 결정화 공정이 필요하고 제작 비용이 증대되는 것이 문제가 된다. 예를 들어, 다결정 실리콘막을 제작하는 데 필요한 레이저 어닐링 기술에 있어서는, 레이저 빔의 조사 면적이 작아서, 대화면 액정 패널을 효율 좋게 생산할 수 없다는 문제가 있다.
그런데, 표시 패널의 제작에 사용되는 유리 기판은, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm, 또는 620mm×750mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm)로 해마다 대형화가 진행되고, 앞으로는 제 9 세대(2400mm×2800mm, 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm)로 계속하여 대형화가 진행될 것으로 예측된다. 유리 기판의 대형화는, 코스트 미니멈(cost minimum) 설계의 사상에 의거한다.
이것에 대하여, 제 10 세대(2950mm×3400mm)와 같은 대면적 마더 유리 기판에, 고속 동작이 가능한 박막 트랜지스터를 생산성 높게 제작할 수 있는 기술은 여전히 확립되어 있지 않으며, 그것이 바로 산업계의 문제가 되고 있다.
따라서, 본 발명의 일 형태는 전기 특성이 양호한 박막 트랜지스터를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는 전기 특성이 양호한 박막 트랜지스터를 생산성 높게 제작하는 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는 제 1 게이트 전극과, 채널 영역을 사이에 두고 제 1 게이트 전극과 대향하는 제 2 게이트 전극을 갖는 이중 게이트(duel gate)형 박막 트랜지스터의 채널 영역의 형성 방법이다. 상기 형성 방법은 결정립 사이에 비정질 반도체가 충전되는 미결정 반도체막을 형성하는 제 1 조건으로 제 1 미결정 반도체막을 형성한 후, 결정 성장을 촉진시키는 제 2 조건으로 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성하는 것을 요지로 한다.
또한, 본 발명의 일 형태는 기판 위에 제 1 게이트 전극을 형성하고, 기판 및 제 1 게이트 전극 위에 제 1 게이트 절연막을 형성하고, 제 1 게이트 절연막 위에 제 1 조건으로 제 1 미결정 반도체막을 형성하고, 제 1 미결정 반도체막 위에 제 2 조건으로 제 2 미결정 반도체막을 형성하고, 제 2 미결정 반도체막 위에 미결정 반도체 영역 및 비정질 반도체 영역을 갖는 반도체막을 형성하고, 반도체막 위에 제 1 불순물 반도체막을 형성하고, 제 1 불순물 반도체막의 일부분을 에칭하여 섬 형상의 제 2 불순물 반도체막을 형성하고, 제 1 미결정 반도체막, 제 2 미결정 반도체막, 및 반도체막의 일부분을 에칭하여 섬 형상의 제 1 반도체 적층체를 형성하고, 섬 형상의 제 2 불순물 반도체막 위에 소스 전극 및 드레인 전극으로서 기능하는 배선을 형성하고, 섬 형상의 제 2 불순물 반도체막을 에칭하여 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막을 형성하고, 제 1 반도체 적층체의 일부분을 에칭하여 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역이 적층되는 제 2 반도체 적층체를 형성하고, 배선, 한 쌍의 불순물 반도체막, 제 2 반도체 적층체, 및 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 박막 트랜지스터의 제작 방법이며, 제 1 조건은 결정립 사이에 비정질 반도체가 충전되는 미결정 반도체막을 형성하는 조건이고, 제 2 조건은 결정 성장을 촉진시키는 조건인 것을 특징으로 한다.
또한, 본 발명의 일 형태는 상기 박막 트랜지스터의 제작 방법에 있어서, 제 1 조건은 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 125배 이상 180배 이하이고, 제 2 조건은 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 210배 이상 1500배 이하인 것을 특징으로 한다.
또한, 본 발명의 일 형태는 기판 위에 형성되는 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성되는 제 1 게이트 절연막과, 제 1 게이트 절연막 위에 형성되는 미결정 반도체막과, 미결정 반도체막 위에 형성되는 한 쌍의 비정질 반도체 영역과, 한 쌍의 비정질 반도체 영역 위에 형성되는 불순물 반도체막과, 불순물 반도체막 위에 형성되는 배선과, 배선, 불순물 반도체막, 한 쌍의 비정질 반도체 영역, 미결정 반도체막, 및 제 1 게이트 절연막 위에 형성되는 제 2 게이트 절연막과, 제 2 게이트 절연막 위에 형성되는 제 2 게이트 전극을 갖고, 미결정 반도체막에 있어서, 제 1 게이트 절연막에 접하는 측은 결정립 및 상기 결정립 사이를 충전하는 비정질 반도체로 형성되고, 미결정 반도체막에 있어서, 한 쌍의 비정질 반도체 영역에 접하는 측은 결정성이 높은 미결정 반도체로 형성되는 박막 트랜지스터이다.
제 2 미결정 반도체막 위에 형성되는 반도체막은 미결정 반도체 영역 및 비정질 반도체 영역을 갖는다. 또한, 상기 미결정 반도체 영역 및 비정질 반도체 영역에는 질소가 함유된다. 이 때, 질소 농도 프로파일의 피크 농도는 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다. 또한, 비정질 반도체 영역에 입경이 1nm 이상 10nm 이하인 반도체 결정립이 분산되어도 좋다. 또한, 여기서 측정 방법이 특별하게 기재되지 않는 경우에는, 농도는 SIMS(Secondary Ion Mass Spectrometry)로 측정된 값이다.
또한, 상기 미결정 반도체 영역 및 비정질 반도체 영역은 질소, NH기, 또는NH2기를 가져도 좋다. 인접한 미결정 반도체 영역의 계면(즉, 입계), 및 미결정 반도체 영역과 비정질 반도체 영역의 계면에서의 반도체 원자의 댕글링 본드가 NH기로 가교(架橋)되어 결함 준위가 저감됨으로써, 캐리어의 이동 통로가 형성된다. 또는, 댕글링 본드가 NH2기로 종단(終端)되어 결함 준위가 저감된다.
본 발명의 일 형태에 따른 박막 트랜지스터에 있어서, 결정립 사이에 비정질 반도체가 충전된 미결정 반도체막을 형성하는 제 1 조건으로 제 1 미결정 반도체막을 형성한 후, 결정 성장을 촉진시키는 제 2 조건으로 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성함으로써, 결정립 사이의 간극이 매우 적고, 또 백 채널 측에서 결정성이 높은 제 2 미결정 반도체막을 형성할 수 있기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 제 2 미결정 반도체막 위에 형성되는 반도체막에 포함되는 비정질 반도체 영역은 결함이 적고, 가전자 대역의 밴드 에지(band edge)에서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체이기 때문에, 밴드 갭이 넓어져서 터널 전류가 흐르기 어려워진다. 따라서, 비정질 반도체 영역을 미결정 반도체 영역 및 불순물 반도체막 사이에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, "백 채널"이란 상기 제 2 반도체 적층체에서 소스 영역 및 드레인 영역과 겹치지 않는 영역이고, 또 제 2 게이트 절연막 측의 영역이다. 구체적으로는, 상기 제 2 반도체 적층체에서, 제 2 게이트 절연막에 접하는 영역 근방을 말한다.
또한, 온 전류란 박막 트랜지스터가 온 상태일 때 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다. 예를 들어, n형 박막 트랜지스터의 경우에는, 게이트 전압이 트랜지스터의 임계값 전압보다 높을 때 소스 전극과 드레인 전극 사이를 흐르는 전류이다.
또한, 오프 전류란 박막 트랜지스터가 오프 상태일 때 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다. 예를 들어, n형 박막 트랜지스터의 경우에는, 게이트 전압이 박막 트랜지스터의 임계값 전압보다 낮을 때 소스 전극과 드레인 전극 사이를 흐르는 전류이다.
오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 2a 및 도 2b는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 3은 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 도면.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 6a 내지 도 6d는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 상면도.
도 7a 내지 도 7c는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 8a 내지 도 8d는 본 발명의 일 실시형태에 따른 트랜지스터의 제작 방법을 설명하는 단면도.
도 9는 전자 서적의 일례를 도시하는 외관도.
도 10a 및 도 10b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 11은 휴대형 컴퓨터의 일례를 도시하는 사시도.
도 12a 및 도 12b는 미결정 실리콘막의 평면 TEM상.
도 13a 및 도 13b는 미결정 실리콘막의 평면 TEM상.
도 14a 및 도 14b는 미결정 실리콘막의 평면 TEM상.
도 15a 및 도 15b는 박막 트랜지스터의 전기 특성을 설명하는 도면.
도 16a 및 도 16b는 박막 트랜지스터의 전기 특성을 설명하는 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것이 아니다. 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 제시하는 실시형태 및 실시예의 기재 내용에만 한정되어 해석되는 것이 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 상이한 도면간이라도 공통적으로 사용한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 트랜지스터의 제작 방법에 대하여 도 1a 내지 도 6d를 참조하여 설명한다. 또한, 박막 트랜지스터는 p형보다 n형이 캐리어의 이동도가 높다. 또한, 동일 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 통일하면, 공정수를 늘리지 않고 제작할 수 있기 때문에 바람직하다. 따라서, 본 실시형태에서는 n형 박막 트랜지스터의 제작 방법에 대하여 설명한다.
도 1a에 도시하는 바와 같이, 기판(101) 위에 게이트 전극(103)(제 1 게이트 전극이라고도 함)을 형성한다. 다음에, 게이트 전극(103)을 덮는 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 위에 제 1 미결정 반도체막(107)을 형성한다.
기판(101)으로서는 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있을 만큼의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판이 투광성을 가질 필요가 없는 경우에는, 스테인리스 합금 등의 금속 기판 표면에 절연막을 형성한 기판을 사용하여도 좋다. 유리 기판으로서는 예를 들어, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 또는 알루미노 실리케이트 유리 등의 무(無)알칼리 유리 기판을 사용하면 좋다. 또한, 기판(101)의 크기에는 한정은 없으며, 예를 들어, 플랫 패널 디스플레이의 분야에서 자주 쓰이는 상술한 제 3 세대 내지 제 10 세대의 유리 기판을 사용할 수 있다.
게이트 전극(103)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 니켈 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 또는 적층 구조로 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, AgPdCu 합금, Al-Nd 합금, Al-Ni 합금 등을 사용하여도 좋다.
예를 들어, 게이트 전극(103)의 2층 적층 구조로서는, 알루미늄막 위에 몰리브덴막을 적층한 2층 적층 구조, 또는 구리막 위에 몰리브덴막을 적층한 2층 구조, 또는 구리막 위에 질화 티타늄막 또는 질화 탄탈막을 적층한 2층 구조, 질화 티타늄막과 몰리브덴막을 적층한 2층 구조, 구리-마그네슘-산소 합금막과 구리막을 적층한 2층 구조, 구리-망간-산소 합금막과 구리막을 적층한 2층 구조, 구리-망간 합금막과 구리막을 적층한 2층 구조 등으로 하는 것이 바람직하다. 3층 적층 구조로서는 텅스텐막 또는 질화 텅스텐막과, 알루미늄과 실리콘의 합금막 또는 알루미늄과 티타늄의 합금막과, 질화 티타늄막 또는 티타늄막을 적층한 3층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 막 위에 배리어막으로서 기능하는 금속막이 적층됨으로써, 전기적 저항을 낮게 할 수 있고, 또 금속막으로부터 반도체막으로 금속 원소가 확산되는 것을 막을 수 있다.
게이트 전극(103)은 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하여 상술한 재료로 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법 또는 잉크젯법 등으로 마스크를 형성하고, 상기 마스크를 사용하여 도전막을 에칭함으로써 형성할 수 있다. 또한, 은, 금, 또는 구리 등의 도전성 나노 페이스트를 잉크젯법으로 기판 위에 토출하고 소성함으로써 형성할 수도 있다. 또한, 게이트 전극(103)과 기판(101)의 밀착성을 향상시키기 위하여, 상기 금속 재료의 질화물막을 기판(101)과 게이트 전극(103) 사이에 형성하여도 좋다. 여기서는, 기판(101) 위에 도전막을 형성하고, 포토리소그래피 공정으로 형성한 레지스트로 형성되는 마스크를 사용하여 상기 도전막을 에칭한다.
또한, 게이트 전극(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 이것은 나중의 공정으로 게이트 전극(103) 위에 형성되는 절연막, 반도체막 및 배선이 게이트 전극(103)의 단차 부분에서 절단되지 않도록 하기 위해서다. 게이트 전극(103)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스터로 형성되는 마스크를 후퇴시키면서 에칭하면 좋다.
또한, 게이트 전극(103)을 형성하는 공정으로 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 말하고, 용량 배선이란 화소의 유지 용량의 한쪽의 전극에 접속된 배선을 말한다. 다만, 이것에 한정되지 않고, 게이트 배선 및 용량 배선 중 한쪽 또는 양쪽과 게이트 전극(103)을 따로 형성하여도 좋다.
게이트 절연막(105)은 CVD법 또는 스퍼터링법 등을 사용하여 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막 또는 질화산화 실리콘막을 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 절연막(105)을 산화 실리콘 또는 산화질화 실리콘으로 형성함으로써, 박막 트랜지스터의 임계값 전압의 변동을 저감할 수 있다.
또한, 여기서는 산화질화 실리콘이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 바람직하게는 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 말한다. 또한, 질화산화 실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, 바람직하게는 RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 말한다. 다만, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
게이트 절연막(105)은 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. CVD법에 의한 게이트 절연막(105)의 형성 공정에서, 글로우 방전 플라즈마의 생성은 3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF 대역의 고주파 전력, 대표적으로는 60MHz를 인가함으로써 행해진다. 또한, 1GHz 이상의 마이크로파의 고주파 전력을 인가함으로써 행해진다. VHF 대역이나 마이크로파의 고주파 전력을 사용함으로써 성막 속도를 빠르게 할 수 있다. 또한, 고주파 전력이 펄스 형상으로 인가되는 펄스 발진이나 연속적으로 인가되는 연속 발진으로 할 수 있다. 또한, HF 대역의 고주파 전력과 VHF 대역의 고주파 전력을 중첩시킴으로써, 대면적 기판에서도 플라즈마의 얼룩을 저감하고 균일성을 높일 수 있는 것과 함께 퇴적 속도를 빠르게 할 수 있다. 또한, 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막(105)을 형성하면, 게이트 전극과 드레인 전극 및 소스 전극 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 게이트 절연막(105)으로서 유기 실란 가스를 사용한 CVD법으로 산화 실리콘막을 형성함으로써, 나중에 형성하는 반도체막의 결정성을 높일 수 있기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실란 가스로서는 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
제 1 미결정 반도체막(107)으로서는 미결정 반도체막, 대표적으로는 미결정 실리콘막, 미결정 실리콘 게르마늄막, 미결정 게르마늄막 등을 사용하여 형성한다. 제 1 미결정 반도체막(107)은 결정립과 상기 결정립 사이에 충전되는 비정질 반도체를 갖는 것을 특징으로 한다. 또한, 제 1 미결정 반도체막(107)의 두께는 1nm 이상 4nm 이하인 것이 바람직하다.
제 1 미결정 반도체막(107)은 플라즈마 CVD 장치의 반응실 내에서 제 1 조건을 사용하여 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와 수소를 혼합하고, 글로우 방전 플라즈마로 형성한다. 또는, 제 1 조건을 사용하여 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와 수소와 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 혼합하고, 글로우 방전 플라즈마로 형성한다. 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량을 125배 이상 180배 이하, 바람직하게는 150배 이상 170배 이하로 하여 퇴적성 기체를 희석하는 제 1 조건으로 미결정 실리콘, 미결정 실리콘 게르마늄, 미결정 게르마늄 등을 형성한다. 이 때 퇴적 온도는 실온 내지 300℃로 하는 것이 바람직하고, 더 바람직하게는 200℃ 내지 280℃로 한다.
실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 대표적인 예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
또한, 게이트 절연막(105)을 질화 실리콘막으로 형성하면, 제 1 미결정 반도체막(107)의 퇴적 초기에서 비정질 반도체가 형성되기 쉬우므로, 제 1 미결정 반도체막(107)의 결정성이 저감되어 박막 트랜지스터의 전기 특성이 좋지 않다. 따라서, 미결정 반도체막(107)의 퇴적 온도를 200℃ 내지 250℃로 하는 저온 조건이 바람직하다. 저온 조건에 의하여 초기 핵 발생 밀도가 높아져서, 게이트 절연막(105) 위에 형성되는 비정질 반도체가 저감되고 제 1 미결정 반도체막(107)의 결정성이 향상된다. 또한, 질화 실리콘막으로 형성한 게이트 절연막(105)의 표면을 산화 처리함으로써, 제 1 미결정 반도체막(107)의 밀착성이 향상된다. 산화 처리로서는 산화 가스의 노출이나 산화 가스 분위기에서의 플라즈마 처리 등이 있다. 산화 가스로서는 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다.
제 1 미결정 반도체막(107)의 원료 가스로서 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 사용함으로써, 제 1 미결정 반도체막(107)의 성막 속도가 빨라진다. 또한, 성막 속도가 빨라짐으로써 제 1 미결정 반도체막(107)에 혼입되는 불순물의 양이 저감되기 때문에, 제 1 미결정 반도체막(107)의 결정성을 높일 수 있다. 따라서, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아짐과 함께 스루풋(throughput)을 높일 수 있다.
제 1 미결정 반도체막(107)을 형성할 때의 글로우 방전 플라즈마 생성은 게이트 절연막(105)의 조건을 적절히 사용할 수 있다.
또한, 제 1 미결정 반도체막(107)을 형성하기 전에 CVD 장치의 처리실 내의 기체를 배기하면서, 처리실 내에 실리콘 또는 게르마늄을 함유하는 퇴적성 기체를 도입하여 처리실 내의 불순물 원소를 제거함으로써, 제 1 미결정 반도체막(107)에 혼입되는 불순물의 양을 저감할 수 있고, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 제 1 미결정 반도체막(107)을 형성하기 전에 불소, 불화 질소, 불화 실란 등의 불소를 함유하는 분위기에서 플라즈마를 발생시키고, 불소 플라즈마를 게이트 절연막(105)에 노출시킴으로써, 치밀한 제 1 미결정 반도체막(107)을 형성할 수 있다.
다음에, 도 1b에 도시하는 바와 같이, 제 1 미결정 반도체막(107) 위에 제 2 미결정 반도체막(109)을 형성한다. 제 2 미결정 반도체막(109)은 결정 성장을 촉진시키는 조건으로 형성하는 것을 특징으로 한다. 또한, 제 2 미결정 반도체막(109)의 두께는 30nm 이상 100nm 이하인 것이 바람직하다.
제 2 미결정 반도체막(109)은 플라즈마 CVD 장치의 반응실 내에서 제 2 조건에 의하여, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와 수소를 혼합하고, 글로우 방전 플라즈마로 형성한다. 또는, 제 2 조건에 의하여 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와 수소와 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 혼합하고, 글로우 방전 플라즈마로 형성한다. 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량을 210배 이상 1500배 이하, 바람직하게는 210배 이상 300배 이하로 하여 퇴적성 기체를 희석하는 제 2 조건으로 미결정 실리콘, 미결정 실리콘 게르마늄, 미결정 게르마늄 등을 형성한다. 이 때 퇴적 온도는 실온 내지 300℃로 하는 것이 바람직하고, 더 바람직하게는 200℃ 내지 280℃로 한다.
제 2 미결정 반도체막(109)의 원료 가스로서 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 사용함으로써, 제 1 미결정 반도체막(107)과 마찬가지로 제 2 미결정 반도체막(109)의 결정성을 높일 수 있다. 따라서, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아짐과 함께 스루풋을 높일 수 있다.
제 2 미결정 반도체막(109)을 형성할 때의 글로우 방전 플라즈마의 생성은 제 1 미결정 반도체막(107)의 조건을 적절히 사용할 수 있다. 또한, 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)의 글로우 방전 플라즈마의 생성이 같은 조건이면 슬루풋을 향상시킬 수 있지만, 상이한 조건이라도 좋다.
여기서, 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)의 성막 모양에 대하여 도 2a 및 도 2b를 사용하여 설명한다.
도 2a는 제 1 미결정 반도체막(107)의 확대도이다. 게이트 절연막(105) 위에 형성되는 제 1 미결정 반도체막(107)은 결정립 사이에 비정질 반도체가 충전되는 제 1 조건으로 형성되기 때문에, 결정립(107a)과 상기 결정립(107a) 사이를 충전하는 비정질 반도체(107b)로 구성된다. 따라서, 제 1 미결정 반도체막(107)에는 간극이 매우 적다. 또한, 상기 결정립은 비정질 반도체 영역과, 단결정이라고 간주되는 미소 결정인 결정자를 복수 개 갖는다.
도 2b는 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)의 확대도이다. 제 2 미결정 반도체막(109)은 결정 성장을 촉진시키는 제 2 조건으로 형성된다. 결과적으로, 제 1 미결정 반도체막(107)에 포함되는 비정질 반도체 영역을 에칭하면서, 결정립(107a)의 결정자를 종결정으로 하여 결정 성장이 촉진되어 결정립(109a) 및 그 사이를 충전하는 비정질 반도체(109b)가 형성되기 때문에, 비정질 반도체에 대한 결정 영역의 비율이 증가되고 결정성이 높아진다.
또한, 제 1 미결정 반도체막(107)의 두께는 1nm 이상 4nm 이하가 바람직하다. 보텀 게이트형 박막 트랜지스터에서, 게이트 절연막(105) 측의 채널 영역은 반도체막에서의 게이트 절연막(105) 측의 근방에서 형성된다. 따라서, 채널 영역이 되는 영역에는 결정성이 높은 미결정 반도체막을 형성함으로써, 박막 트랜지스터의 전계 효과 이동도를 높일 수 있다. 제 2 미결정 반도체막(109)은 제 1 미결정 반도체막(107)보다 결정성이 높기 때문에, 게이트 절연막(105) 측의 채널 영역에 더 많은 제 2 미결정 반도체막(109)을 형성하기 위해서는, 제 1 미결정 반도체막(107)의 두께를 4nm 이하로 하는 것이 바람직하다. 한편, 제 1 미결정 반도체막(107)은 결정립이 형성되고, 또 상기 결정립 사이의 간극이 비정질 반도체로 충전되어 있을 필요가 있기 때문에, 제 1 미결정 반도체막(107)의 두께는 1nm 이상인 것이 바람직하다.
또한, 제 2 미결정 반도체막(109)의 두께는 30nm 이상 100nm 이하가 바람직하다. 제 2 미결정 반도체막(109)의 두께를 30nm 이상으로 함으로써, 박막 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 제 2 미결정 반도체막(109)의 두께를 100nm 이하로 함으로써 스루풋을 향상시킬 수 있다.
여기서, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량의 유량 비율과 박막 트랜지스터의 전계 효과 이동도의 관계에 대하여 도 3을 사용하여 설명한다.
도 3은 미결정 반도체막의 원료 가스인 실란의 유량에 대한 수소의 유량의 유량 비율과, 상기 미결정 반도체막을 사용하여 형성한 박막 트랜지스터의 전계 효과 이동도의 관계를 도시한 도면이다. 도 3에 있어서, 실란의 유량에 대한 수소의 유량의 유량 비율이 높아질수록 박막 트랜지스터의 전계 효과 이동도가 저하된다. 이것은 실란의 유량에 대한 수소의 유량의 유량 비율이 높아질수록 수소 라디칼의 발생 확률이 높아지고 비정질 반도체의 에칭 작용이 높아지고, 결정립 사이의 비정질 반도체가 에칭되고 미결정 반도체막의 결정성이 높아짐과 함께 결정립 사이에 간극이 형성되기 쉬워진다. 상기 간극이 캐리어의 이동의 장벽이 되어 박막 트랜지스터의 전계 효과 이동도가 저하된다.
한편, 실란의 유량에 대한 수소의 유량의 유량 비율이 저감되면, 박막 트랜지스터의 전계 효과 이동도가 높아진다. 이것은 실란에 대한 수소의 유량이 저감되어 수소 라디칼의 발생 확률이 낮아지고 에칭 작용이 저감되고, 미결정 반도체막의 결정성이 저감되고, 결정립 사이에 비정질 반도체 영역이 충전된다. 따라서, 캐리어의 이동 경로가 연속되기 때문에, 박막 트랜지스터의 전계 효과 이동도가 높아진다. 다만, 실란에 대한 수소의 유량 비율을 더 낮추면, 결정립에 함유되는 결정자의 비율이 감소되고 결정성이 저감되고, 비정질 반도체막이 형성되기 때문에, 제 1 조건으로서는 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량은 125배 이상 180배 이하가 바람직하고, 150배 이상 170배 이하가 더 바람직하다. 또한, 제 1 조건으로 형성한 미결정 반도체막에 함유되는 결정립의 결정자를 종결정으로 하여 결정 성장을 촉진시킬 수 있도록, 제 2 조건으로서는 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량은 210배 이상 1500배 이하가 바람직하고, 210배 이상 300배 이하가 더 바람직하다.
본 실시형태에 있어서, 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)을 적층함으로써, 결정립 사이의 간극이 매우 적고, 결정성이 높은 미결정 반도체막을 형성할 수 있다.
제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)은 미결정 반도체로 형성된다. 미결정 반도체란 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체이다. 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이며, 단거리 질서와 격자 왜곡을 갖는 결정질인 반도체이며, 결정 입경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 더 바람직하게는 20nm 이상 50nm 이하의 주상 또는 침 형상의 결정립이 기판 표면에 대하여 법선 방향으로 성장한다. 따라서, 주상 또는 침 형상의 결정립의 계면에는 결정립계가 형성되는 경우도 있다. 또한, 여기서 말하는 결정 입경이란 기판 표면에 대하여 평행한 면에서의 결정립의 최대 직경을 가리킨다. 또한, 결정립은 비정질 반도체 영역과 단결정이라고 간주되는 미소 결정인 결정자를 갖는다. 또한, 결정립은 쌍정(twin crystal)을 갖는 경우도 있다.
미결정 반도체의 대표적인 예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520㎝-1과 비정질 실리콘을 나타내는 480㎝-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1at.%, 또는 그 이상 함유한다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희가스 원소를 포함시켜, 격자 왜곡을 더 촉진시킴으로써, 안정성이 증가되어 양호한 미결정 반도체가 얻어진다. 이러한 미결정 반도체에 관한 기술은 예를 들어, 미국 특허 4,409,134호에서 개시되어 있다.
미결정 반도체는 복수의 결정립을 갖지만, 상기 결정립은 비정질 반도체 영역과, 단결정이라고 간주되는 미소 결정인 결정자를 복수 개 갖는다. 본 실시형태의 제시하는 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)의 형성 방법에 의하여 결정립에서의 결정자의 크기를 크게 할 수 있기 때문에, 미결정 반도체의 결정성을 높일 수 있다.
다음에, 도 1c에 도시하는 바와 같이, 제 2 미결정 반도체막(109) 위에 반도체막(111)을 형성한다. 반도체막(111)은 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)으로 구성된다. 다음에, 반도체막(111) 위에 제 1 불순물 반도체막(불순물 반도체막(113)으로 함)을 형성한다. 다음에, 불순물 반도체막(113) 위에 레지스트로 형성되는 마스크(115)를 형성한다.
반도체막(111)은 제 2 미결정 반도체막(109)을 종결정으로 하여 부분적으로 결정 성장시키는 조건(결정 성장을 저감시키는 조건)으로 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 상태로 형성할 수 있다.
반도체막(111)은 플라즈마 CVD 장치의 처리실 내에서 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와, 수소와, 질소를 함유하는 기체를 혼합하고, 글로우 방전 플라즈마로 형성한다. 질소를 함유하는 기체로서는 암모니아, 질소, 불화 질소, 염화 질소, 클로로아민, 플루오르아민 등이 있다. 글로우 방전 플라즈마의 생성은 제 1 미결정 반도체막(107)과 마찬가지로 할 수 있다.
이 때, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체와 수소의 유량 비율은, 제 1 미결정 반도체막(107) 또는 제 2 미결정 반도체막(109)과 같은 미결정 반도체막을 형성하는 유량 비율을 사용하고, 또한 원료 가스에 질소를 함유하는 기체를 사용하는 조건으로 함으로써, 제 1 미결정 반도체막(107) 및 제 2 미결정 반도체막(109)의 퇴적 조건보다 결정 성장을 저감할 수 있다. 구체적으로는, 반도체막(111)의 퇴적 초기에서는 원료 가스에 질소를 함유하는 기체가 포함되기 때문에, 부분적으로 결정 성장이 억제되고, 뿔 형상의 미결정 반도체 영역이 성장함과 함께 비정질 반도체 영역이 형성된다. 또한, 퇴적 중기 또는 후기에서는 뿔 형상의 미결정 반도체 영역의 결정 성장이 정지되고, 비정질 반도체 영역만 퇴적된다. 결과적으로 반도체막(111)에 있어서, 미결정 반도체 영역(111a), 및 결함이 적고 가전자 대역의 밴드 에지에서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체막으로 형성되는 비정질 반도체 영역(111b)을 형성할 수 있다.
여기서, 반도체막(111)을 형성하는 조건의 대표적인 예는, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 10배 내지 2000배, 바람직하게는 10배 내지 200배이다. 또한, 일반적인 비정질 반도체막을 형성하는 조건의 대표적인 예는, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 0배 내지 5배이다.
또한, 반도체막(111)의 원료 가스에 헬륨, 네온, 아르곤, 크세논, 또는 크립톤 등의 희가스를 도입함으로써 성막 속도를 빠르게 할 수 있다.
반도체막(111)의 두께는 두께 50nm 내지 350nm로 하는 것이 바람직하고, 더 바람직하게는 120nm 내지 250nm로 한다.
여기서, 도 1c에 도시하는 게이트 절연막(105)과 불순물 반도체막(113) 사이의 확대도를 도 4a 및 도 4b에 도시한다.
도 4a에 도시하는 바와 같이, 반도체막(111)의 미결정 반도체 영역(111a)은 요철 형상이며, 볼록부는 게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 선단이 좁아지는(볼록부의 선단이 예각인) 볼록 형상(뿔 형상)이다. 또한, 미결정 반도체 영역(111a)의 형상은 게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 폭이 넓어지는 볼록 형상(역(逆) 뿔 형상)이라도 좋다.
미결정 반도체 영역(111a)의 두께, 즉, 제 2 반도체막(109)과의 계면으로부터 미결정 반도체 영역(111a)의 돌기(볼록부)의 선단까지의 거리를 5nm 이상 310nm 이하로 함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 반도체막(111)에 함유되는 산소 및 질소의 2차 이온 질량 분석법으로 계측되는 농도를 1×1018atoms/cm3 미만으로 함으로써, 미결정 반도체 영역(111a)의 결정성을 높일 수 있기 때문에 바람직하다.
비정질 반도체 영역(111b)은 질소를 갖는 비정질 반도체로 형성된다. 질소를 갖는 비정질 반도체에 함유되는 질소는 예를 들어, NH기 또는 NH2기로서 존재하여도 좋다. 비정질 반도체로서는 비정질 실리콘을 사용하여 형성한다.
질소를 함유하는 비정질 반도체는 종래의 비정질 반도체와 비교하여, CPM(Constant Photocurrent Method)이나 포토루미네선스 분광 측정으로 측정되는 Urbach edge의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체이다. 즉, 질소를 함유하는 비정질 반도체는 종래의 비정질 반도체와 비교하여, 결함이 적고, 가전자 대역의 밴드 에지에서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체이다. 또한, 질소를 함유하는 비정질 반도체는 가전자 대역의 밴드 에지에서의 준위의 테일(아래쪽 부분)의 기울기가 급준하기 때문에, 밴드 갭이 넓어져서 터널 전류가 흐르기 어렵다. 이로써, 질소를 함유하는 비정질 반도체를 미결정 반도체 영역(111a) 및 불순물 반도체막(113) 사이에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 질소를 함유하는 비정질 반도체를 형성함으로써, 온 전류와 전계 효과 이동도를 높일 수 있다.
또한, 질소를 함유하는 비정질 반도체는 저온 포토루미네선스 분광에 의한 스펙트럼의 피크 영역이 1.31eV 이상 1.39eV 이하이다. 또한, 미결정 반도체, 대표적으로는 미결정 실리콘막을 저온 포토루미네선스 분광으로 측정한 스펙트럼의 피크 영역은 0.98eV 이상 1.02eV 이하이며 질소를 함유하는 비정질 반도체는 미결정 반도체와 상이하다.
또한, 비정질 반도체 영역(111b) 외에, 미결정 반도체 영역(111a)도 NH기 또는 NH2기를 가져도 좋다.
또한, 도 4b에 도시하는 바와 같이, 비정질 반도체 영역(111b)에 입경이 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하인 반도체 결정립(111c)을 함유시킴으로써, 온 전류와 전계 효과 이동도를 더 높일 수 있다.
게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 선단이 좁아지는 볼록 형상(뿔 형상)의 미결정 반도체 또는 폭이 넓어지는 볼록 형상의 미결정 반도체는, 미결정 반도체가 퇴적되는 조건으로 제 2 미결정 반도체막을 형성한 후, 결정 성장을 저감하는 조건으로 결정 성장시킴과 함께 비정질 반도체를 퇴적함으로써 이러한 구조가 된다.
반도체막(111)의 미결정 반도체 영역(111a)은 뿔 형상 또는 역 뿔 형상이기 때문에, 온 상태에서 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 종 방향(막 두께 방향)에서의 저항, 즉 반도체막(111)의 저항을 낮출 수 있다. 또한, 미결정 반도체 영역(111a)과 불순물 반도체막(113) 사이에 결함이 적고, 가전자 대역의 밴드 에지에서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은, 질소를 함유하는 비정질 반도체를 갖기 때문에, 터널 전류가 흐르기 어려워진다. 상술한 바와 같이 하여, 본 실시형태에 제시하는 박막 트랜지스터는 온 전류 및 전계 효과 이동도를 높임과 함께 오프 전류를 저감할 수 있다.
여기서는 반도체막(111)의 원료 가스에 질소를 함유하는 기체를 포함시켜, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성하였지만, 반도체막(111)의 다른 형성 방법으로서 제 2 미결정 반도체막(109)의 표면에 질소를 함유하는 기체를 노출시켜, 제 2 미결정 반도체막(109)의 표면에 질소를 흡착시킨 후, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체 및 수소를 원료 가스로서 반도체막(111)을 형성함으로써, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성할 수 있다.
불순물 반도체막(113)은 인이 첨가된 비정질 실리콘, 인이 첨가된 미결정 실리콘 등으로 형성한다. 또한, 인이 첨가된 비정질 실리콘 및 인이 첨가된 미결정 실리콘의 적층 구조로 할 수도 있다. 또한, 박막 트랜지스터로서 p채널형 박막 트랜지스터를 형성하는 경우에는, 불순물 반도체막(113)은 붕소가 첨가된 미결정 실리콘, 붕소가 첨가된 비정질 실리콘 등으로 형성한다. 또한, 반도체막(111)과 나중에 형성하는 배선(129a, 129b)이 오믹 접촉을 하는 경우에는 불순물 반도체막(113)을 형성하지 않아도 좋다.
불순물 반도체막(113)은 플라즈마 CVD 장치의 반응실 내에서, 실리콘을 함유하는 퇴적성 기체와 수소와 포스핀(수소 희석 또는 실란 희석)을 혼합하고, 글로우 방전 플라즈마로 형성한다. 실리콘을 함유하는 퇴적성 기체를 수소로 희석하여 인이 첨가된 비정질 실리콘 또는 인이 첨가된 미결정 실리콘을 형성한다. 또한, p형 박막 트랜지스터를 제작하는 경우에는, 불순물 반도체막(113)으로서 포스핀 대신에 디보란을 사용하여 글로우 방전 플라즈마로 형성하면 좋다.
또한, 불순물 반도체막(113)을 인이 첨가된 미결정 실리콘, 또는 붕소가 첨가된 미결정 실리콘으로 형성하는 경우에는, 반도체막(111)과 불순물 반도체막(113) 사이에 미결정 반도체막, 대표적으로는 미결정 실리콘막을 형성함으로써 계면의 특성을 향상시킬 수 있다. 이로써, 불순물 반도체막(113)과 반도체막(111)의 계면에 생기는 저항을 저감할 수 있다. 결과적으로, 박막 트랜지스터의 소스 영역, 반도체막, 및 드레인 영역을 흐르는 전류량을 증가시키고, 온 전류 및 전계 효과 이동도를 증가시킬 수 있다.
레지스트로 형성되는 마스크(115)는 포토리소그래피 공정으로 형성할 수 있다.
다음에, 레지스트로 형성되는 마스크(115)를 사용하여 제 1 미결정 반도체막(107), 제 2 미결정 반도체막(109), 반도체막(111), 및 불순물 반도체막(113)을 에칭한다. 이 공정으로 제 1 미결정 반도체막(107), 제 2 미결정 반도체막(109), 반도체막(111), 및 불순물 반도체막(113)을 각 소자로 분리하고, 섬 형상의 제 1 반도체 적층체(반도체 적층체(117)로 함) 및 섬 형상의 제 2 불순물 반도체막(불순물 반도체막(121)으로 함)을 형성한다. 또한, 반도체 적층체(117)는 제 1 미결정 반도체막(107), 제 2 미결정 반도체막(109), 및 반도체막(111) 각각의 일부분이며, 제 1 미결정 반도체막(107), 제 2 미결정 반도체막(109), 및 반도체막(111)의 미결정 반도체 영역 각각의 일부분을 포함하는 미결정 반도체 영역(117a)과, 반도체막(111)의 비정질 반도체 영역의 일부분을 포함하는 비정질 반도체 영역(117b)을 갖는다. 이 후, 레지스트로 형성되는 마스크(115)를 제거한다(도 1d 참조).
다음에, 불순물 반도체막(121) 위에 도전막(127)을 형성한다(도 5a 참조). 도전막(127)은 알루미늄, 구리, 티타늄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈 또는 텅스텐 등을 사용하여 단층 또는 적층 구조로 형성할 수 있다. 또는, 힐록(hillock) 방지 원소가 첨가된 알루미늄 합금(게이트 전극(103)에 사용할 수 있는 Al-Nd 합금 등)으로 형성하여도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 그리고, 도너가 되는 불순물 원소를 첨가한 결정성 실리콘과 접하는 측의 막을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 도전막(127)은 은, 금 또는 구리 등의 도전성 나노 페이스트를 사용하여, 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고 소성함으로써 형성하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 레지스트로 형성되는 마스크를 형성하고, 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 형성한다(도 5b 참조). 도전막(127)의 에칭은 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 또한, 배선(129a) 및 배선(129b)의 한쪽은 소스 전극 또는 드레인 전극뿐만 아니라 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극을 따로 형성하여도 좋다.
다음에, 불순물 반도체막(121) 및 반도체 적층체(117)의 일부분을 에칭한다. 이로써, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성한다. 또한, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성한다. 이 때, 미결정 반도체 영역(133a)이 노출되도록 반도체 적층체(117)를 에칭함으로써, 배선(129a, 129b)으로 덮인 영역에서는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)이 적층되고, 배선(129a, 129b)으로 덮이지 않고, 또 게이트 전극과 겹치는 영역에서는 미결정 반도체 영역(133a)이 노출되는 반도체 적층체(133)가 된다.
에칭으로서 드라이 에칭을 사용함으로써 배선(129a, 129b)의 단부와 불순물 반도체막(131a, 131b)의 단부가 일치되지만, 도전막(127)을 웨트 에칭하고 불순물 반도체막(121)을 드라이 에칭하면, 배선(129a, 129b)의 단부와 불순물 반도체막(131a, 131b)의 단부가 일치되지 않고, 기판 표면에 대한 단면에서 배선(129a, 129b)의 단부가 불순물 반도체막(131a, 131b)의 단부보다 안쪽에 위치한다.
상기 에칭 공정에 추가하여 또다시 드라이 에칭을 행하여도 좋다. 드라이 에칭의 조건은 노출되는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 손상을 주지 않고, 또 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대한 에칭 레이트가 낮은 조건을 사용한다. 즉, 노출되는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 표면에 거의 손상을 주지 않고, 또 노출되는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)의 두께가 거의 감소되지 않는 조건을 사용한다. 에칭 가스로서는 대표적으로는 Cl2, CF4, 또는 N2 등을 사용한다. 또한, 에칭 방법에 대해서는 특별하게 한정은 없고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다.
다음에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 표면에 플라즈마 처리, 대표적으로는 물 플라즈마 처리, 산소 플라즈마 처리, 암모니아 플라즈마 처리, 질소 플라즈마 처리 등을 행한다.
물 플라즈마 처리는, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 반응 공간에 도입하여 플라즈마를 생성함으로써 행할 수 있다. 이 후, 레지스트로 형성되는 마스크를 제거한다. 또한, 상기 레지스트로 형성되는 마스크의 제거는 불순물 반도체막(121) 및 제 1 반도체 적층체(117)를 드라이 에칭하기 전에 행하여도 좋다.
상술한 바와 같이, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)을 형성한 후에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 손상을 주지 않는 조건으로 드라이 에칭을 더 행함으로써, 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 위에 존재하는 잔류물 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어서 물 플라즈마 처리를 행함으로써, 레지스트로 형성되는 마스크의 잔류물을 제거함과 함께 미결정 반도체 영역(133a)의 결함을 저감할 수 있다. 또한, 상기 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있고, 완성되는 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 편차를 저감할 수 있다.
상술한 공정에 의하여, 채널 영역이 미결정 반도체막으로 형성되는 단일 게이트형 박막 트랜지스터를 제작할 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높은 단일 게이트형 박막 트랜지스터를 생산성 높게 제작할 수 있다.
다음에, 절연막(137)(제 2 게이트 절연막이라고도 함)을 형성한다. 절연막(137)은 게이트 절연막(105)과 마찬가지로 형성할 수 있다.
다음에, 포토리소그래피 공정으로 형성한 레지스트로 형성되는 마스크를 사용하여 절연막(137)에 개구부(도시하지 않음)를 형성한다. 다음에, 백 게이트 전극(139)(제 2 게이트 전극이라고도 함)을 형성한다(도 5c 참조).
백 게이트 전극(139)은 배선(129a, 129b)과 마찬가지로 형성할 수 있다. 또한, 백 게이트 전극(139)은 산화 텅스텐을 함유하는 인듐산화물, 산화 텅스텐을 함유하는 인듐아연산화물, 산화 티타늄을 함유하는 인듐산화물, 산화 티타늄을 함유하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 또는 산화 실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
또한, 백 게이트 전극(139)은 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 함)를 함유하는 도전성 조성물을 사용하여 형성할 수 있다. 백 게이트 전극(139)은 시트 저항이 10000Ω/□ 이하이며, 또 파장 550nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 함유되는 도전성 고분자의 저항률이 0.1Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 폴리아닐린, 폴리피롤 및 폴리티오펜 중에서 선택되는 2종류 이상의 공중합체 또는 그 유도체 등이 있다.
백 게이트 전극(139)은 스퍼터링법으로 상기 재료의 어느 것을 사용한 박막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트로 형성되는 마스크를 사용하여 상기 박막을 에칭함으로써 형성할 수 있다. 또한, 투광성을 갖는 도전성 고분자를 함유하는 도전성 조성물을 도포 또는 인쇄한 후, 소성하여 형성할 수 있다.
다음에, 박막 트랜지스터의 평면도인 도 6a 내지 도 6d를 사용하여, 백 게이트 전극의 형상을 설명한다.
도 6a에 도시하는 바와 같이, 백 게이트 전극(139)은 상면 형상에서 게이트 전극(103)과 평행으로 형성할 수 있다. 이 경우에는 백 게이트 전극(139)에 인가하는 전위와 게이트 전극(103)에 인가하는 전위 각각을 임의로 제어할 수 있다. 이로써, 박막 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, 캐리어가 흐르는 영역, 즉 채널 영역이 미결정 반도체 영역의 게이트 절연막(105) 측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6b에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)에 접속시킬 수 있다. 즉, 게이트 절연막(105) 및 절연막(137)에 형성한 개구부(150)에서, 게이트 전극(103) 및 백 게이트 전극(139)이 접속되는 구조로 할 수 있다. 이 경우에는, 백 게이트 전극(139)에 인가하는 전위와 게이트 전극(103)에 인가하는 전위는 동일하다. 결과적으로, 반도체막에서 캐리어가 흐르는 영역, 즉 채널 영역이 미결정 반도체 영역의 게이트 절연막(105) 측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6c에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 접속되지 않고 플로팅(floating) 상태라도 좋다. 백 게이트 전극(139)에 전위를 인가하지 않고서도 채널 영역이 미결정 반도체 영역의 게이트 절연막(105)측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6d에 도시하는 바와 같이, 백 게이트 전극(139)은 절연막(137)을 사이에 두고 배선(129a, 129b)과 중첩하여도 좋다. 여기서는 도 6a에 도시하는 구조의 백 게이트 전극(139)을 사용하여 도시하였지만, 도 6b 및 도 6c에 도시하는 백 게이트 전극(139)도 마찬가지로 배선(129a, 129b)과 중첩하여도 좋다.
본 실시형태에 제시하는 이중 게이트형 박막 트랜지스터에서는, 캐리어가 흐르는 채널 영역이 미결정 반도체 영역(133a)의 게이트 절연막(105) 측의 계면 근방과 절연막(137) 측의 계면 근방 2개소에 형성된다. 또한, 미결정 반도체막에서 게이트 절연막(105) 측은 결정립과 상기 결정립 사이를 충전하는 비정질 반도체가 형성되고, 절연막(137) 측은 결정성이 높은 미결정 반도체로 형성된다. 또한, 미결정 반도체막에서의 결정립 사이의 간극을 저감하고, 또 결정성을 높일 수 있기 때문에, 캐리어의 이동량이 증가되고, 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 미결정 반도체 영역(133a)과 불순물 반도체막(131a, 131b) 사이에 비정질 반도체 영역(133b)을 갖는다. 이로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 상술한 바와 같이 하여, 박막 트랜지스터의 면적을 작게 할 수 있어서, 반도체 장치의 고집적화가 가능하다. 또한, 표시 장치의 구동 회로에 본 실시형태에 제시하는 박막 트랜지스터를 사용함으로써, 구동 회로의 면적을 저감할 수 있기 때문에, 표시 장치의 프레임을 좁게 할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 비교하여 오프 전류를 더 저감할 수 있는 박막 트랜지스터의 제작 방법에 대하여 도 1a 내지 도 1d 및 도 7a 내지 도 7c를 사용하여 설명한다.
실시형태 1과 마찬가지로 도 1a 내지 도 1c의 공정을 거쳐 도 7a에 도시하는 바와 같이 반도체 적층체(117)를 형성한다.
다음에, 레지스트로 형성되는 마스크(115)를 잔존시킨 채, 반도체 적층체(117) 측면을 플라즈마(123)에 노출시키는 플라즈마 처리를 행한다. 여기서는, 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시켜, 반도체 적층체(117)를 플라즈마(123)에 노출한다. 산화 가스로서는 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다. 또한, 질화 가스로서는 질소, 암모니아, 불화 질소, 염화질소, 클로로아민, 플루오르아민 등이 있다. 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시킴으로써, 산소 라디칼 또는 질소 라디칼이 발생한다. 상기 라디칼은 반도체 적층체(117)와 반응하여, 반도체 적층체(117) 측면에 장벽 영역인 절연 영역을 형성할 수 있다. 또한, 플라즈마를 조사하는 대신에, 자외선을 조사하여 산소 라디칼 또는 질소 라디칼을 발생시켜도 좋다.
또한, 산화 가스로서 산소, 오존, 수증기, 산소 및 수소의 혼합 기체를 사용하면, 도 7b에 도시하는 바와 같이, 플라즈마 조사로 레지스트가 후퇴되고, 상면의 면적이 축소된 마스크(115a)가 형성된다. 따라서, 상기 플라즈마 처리에 의하여, 반도체 적층체(117)의 측벽과 함께 노출된 불순물 반도체막(121)이 산화되고, 반도체 적층체(117)의 측벽과 불순물 반도체막(121)의 측벽 및 상면의 일부분에도 장벽 영역인 절연 영역(125a)이 형성된다.
다음에, 실시형태 1에 도시하는 바와 같이, 도 5a 및 도 5b와 같은 공정을 거쳐, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b), 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b), 및 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성한다.
다음에, 실시형태 1에 도시하는 도 5c와 같은 공정을 거쳐 절연막(137) 및 백 게이트 전극(139)을 형성한다(도 7c 참조).
상술한 공정에 의하여, 이중 게이트형 박막 트랜지스터를 제작할 수 있다. 본 실시형태에 제시하는 이중 게이트형 박막 트랜지스터에서는, 캐리어가 흐르는 채널 영역이 미결정 반도체 영역(133a)의 게이트 절연막(105) 측의 계면 근방과 절연막(137) 측의 계면 근방의 2개소에 형성되기 때문에, 캐리어의 이동량이 증가되고, 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 반도체 적층체(133) 및 배선(129a, 129b) 사이에 장벽 영역인 절연 영역을 형성함으로써, 배선(129a, 129b)으로부터 반도체 적층체(133)에 홀이 주입되는 것을 억제할 수 있고, 오프 전류가 낮고, 전계 효과 이동도 및 온 전류가 높은 박막 트랜지스터가 된다. 이로써, 박막 트랜지스터의 면적을 작게 할 수 있어서, 반도체 장치의 고집적화가 가능하다. 또한, 표시 장치의 구동 회로에 본 실시형태에 제시하는 박막 트랜지스터를 사용함으로써, 구동 회로의 면적을 축소할 수 있기 때문에, 표시 장치의 프레임을 더 좁게 할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1과 비교하여 오프 전류를 저감할 수 있는 박막 트랜지스터에 대하여, 도 8a 내지 도 8d를 사용하여 설명한다.
실시형태 1과 마찬가지로 도 1a 내지 도 1d 및 도 5a의 공정을 거쳐, 게이트 절연막(105) 및 반도체 적층체(117) 위에 도전막(127)을 형성한다. 다음에, 도 8a에 도시하는 바와 같이, 도전막(127) 위에 포토리소그래피 공정에 의하여 레지스트로 형성되는 마스크(141)를 형성한다.
다음에, 도 8b에 도시하는 바와 같이, 레지스트로 형성되는 마스크(141)를 사용하여 도전막(127) 및 불순물 반도체막(121) 각각을 에칭하여 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b), 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성한다. 또한, 비정질 반도체 영역(117b)의 노출부를 일부 에칭하여 비정질 반도체 영역(133c)을 형성한다.
다음에, 도 8c에 도시하는 바와 같이, 레지스트로 형성되는 마스크(141)를 박리액을 사용하여 제거한다.
다음에, 도 8d에 도시하는 바와 같이, 배선(129a, 129b)을 마스크로 하여 비정질 반도체 영역(133c) 및 미결정 반도체 영역(117a)의 일부분을 에칭함으로써, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성한다.
본 실시형태의 공정에 의하여, 레지스트로 형성되는 마스크(141)를 제거하는 공정에서 미결정 반도체 영역(133a)이 비정질 반도체 영역(133c)으로 덮이기 때문에, 미결정 반도체 영역(133a)이 박리액 및 레지스트의 잔류물에 닿지 않는다. 또한, 레지스트로 형성되는 마스크(141)를 제거한 후, 배선(129a, 129b)을 사용하여 비정질 반도체 영역(133c)을 에칭함으로써 미결정 반도체 영역(133a)을 노출시킨다. 따라서, 박리액 및 레지스트의 잔류물에 닿은 비정질 반도체 영역은 백 채널에 잔존하지 않는다. 결과적으로, 백 채널에 잔존한 박리액 및 레지스트의 잔류물로 인한 누설 전류가 발생되지 않기 때문에, 박막 트랜지스터의 오프 전류를 더 저감할 수 있다.
또한, 본 실시형태에서는 실시형태 1을 사용하여 설명하였지만, 실시형태 2를 적절히 사용할 수 있다.
(실시형태 4)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에도 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압으로 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용으로 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 제어기(controller)를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에서, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시 소자의 화소 전극만 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며, 에칭으로 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식으로 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
(실시형태 5)
본 명세서에서 개시하는 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 9에 도시한다.
도 9는 전자 서적의 일례로서 전자 서적(2700)을 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축부(2711)로 일체형이 되고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성으로 함으로써, 종이 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 양쪽 모두에 같은 한 화면을 표시하는 구성으로 하여도 좋고, 각각 표시부에 상이한 화면을 표시하는 구성으로 하여도 좋다. 각각 표시부에 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽 표시부(도 9에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 9에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 9에서는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에는 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)로 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드받는 구성으로 할 수도 있다.
(실시형태 6)
본 명세서에서 개시하는 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 10a는 텔레비전 장치의 일례로서 텔레비전 장치(9600)를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)로 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)로 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체로 구비되는 리모트 컨트롤러(9610)로 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)로 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기로 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간 등)의 정보 통신을 행할 수도 있다.
도 10b는 디지털 포토 프레임의 일례로서 디지털 포토 프레임(9700)을 도시한다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임(9700)의 기록 매체 삽입부에, 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하고 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여, 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 11은 휴대형 컴퓨터의 일례를 도시하는 사시도이다.
도 11의 휴대형 컴퓨터는 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키보드(9304)를 갖는 하부 케이스(9302)를 겹친 상태로 할 수 있어서 운반하기에 편리함과 함께, 사용자가 키보드를 사용하여 입력하는 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(9303)를 보면서 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부분에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 더 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307)의 화면의 방향을 사용자가 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부분에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등을 사용한 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 11의 휴대형 컴퓨터는 수신기 등을 구비한 구성으로 하여, 텔레비전 방송을 수신해서 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 한 채, 표시부(9307)를 슬라이드시켜 화면 전체면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않으면서, 텔레비전 방송을 표시하기 위한 회로만을 기동하기 때문에, 소비 전력을 최소한으로 억제할 수 있어, 배터리 용량이 한정된 휴대형 컴퓨터에 유용하다.
(실시예 1)
본 실시예에서는 기판 위에 미결정 실리콘막을 형성하였을 때의 평면 형상에 대하여, 도 12a 내지 도 14b를 사용하여 설명한다. 여기서는 실시형태 1에 제시하는 제 1 조건으로 형성한 미결정 실리콘막을 시료 A로 하고, 실시형태 1에 제시하는 제 2 조건으로 형성한 미결정 실리콘막을 시료 B로 하고, 실시형태 1에 제시하는 제 1 조건 및 제 2 조건으로 적층 구조로 형성한 미결정 실리콘막을 시료 C로 한다.
우선, 시료 A 내지 시료 C의 제작 방법을 이하에서 설명한다.
기판 위에 하지막으로서 두께 100nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막의 퇴적 조건으로서는 실란의 유량을 5sccm, 아산화질소의 유량을 600sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 25Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
다음에, 산화질화 실리콘막 위에 두께 30nm의 미결정 실리콘막을 형성하였다.
시료 A 내지 시료 C의 미결정 실리콘막의 퇴적 조건으로서는, 재료 가스인 실란, 수소, 및 아르곤을 처리실 내에 도입하고 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다. 또한, 시료 A의 실란의 유량을 10sccm, 수소의 유량을 1500sccm, 아르곤의 유량을 1500sccm로 하였다. 또한, 시료 B의 실란의 유량을 7sccm, 수소의 유량을 1500sccm, 아르곤의 유량을 1500sccm로 하였다. 또한, 시료 C는 시료 A의 조건으로 두께 3nm의 미결정 실리콘막을 형성한 후, 시료 B의 조건으로 두께 27nm의 미결정 실리콘막을 형성하였다.
시료 A의 평면을 촬영한 TEM 사진을 도 12a 및 도 12b에 도시한다. 또한, TEM 사진은 가속 전압을 300kV로 하여 고분해능 투과 전자 현미경(Hitachi, Ltd. 제조 "H9000-NAR" : TEM)으로 관찰한 고배율 사진이다. 도 12a는 50만배의 TEM상이고, 도 12b는 200만배의 TEM상이다.
도 12b에 있어서, 격자 모양의 무늬가 관찰되는 영역은 단결정이라고 간주되는 미소 결정인 결정자이며, 그 영역의 주변에는 비정질 영역이 형성된다. 또한, 백색으로 관찰되는 영역은 인접한 결정립 사이의 간극이다.
시료 B의 평면을 촬영한 TEM 사진을 도 13a 및 도 13b에 도시한다. 도 13a는 50만배의 TEM상이고, 도 13b는 200만배의 TEM상이다.
도 13b에 있어서는 도 12b보다 결정립의 입경이 크지만, 결정립 사이에 백색으로 관찰되는 영역을 다수 볼 수 있다. 또한, 도 12b와 비교하여 격자 모양의 무늬가 관찰되는 영역은 결정 영역이 많고, 또 콘트라스트가 높다. 따라서, 제 2 조건으로 미결정 실리콘막을 형성하면, 결정성이 높아지지만 결정립 사이에는 간극이 형성되는 것을 알 수 있다.
시료 C의 평면을 촬영한 TEM 사진을 도 14a 및 도 14b에 도시한다. 도 14a는 50만배의 TEM상이고, 도 14b는 200만배의 TEM상이다.
도 14b에 있어서 도 12b 및 도 13b와 비교하여, 격자 모양의 무늬가 관찰되는 결정자가 많다. 또한, 도 13b와 비교하여 결정립 사이에 백색으로 관찰되는 영역이 적다. 따라서, 제 1 조건 및 제 2 조건으로 미결정 실리콘막을 형성함으로써, 결정성이 높고 또 결정립 사이의 간극이 저감된 미결정 반도체막을 형성할 수 있다.
(실시예 2)
본 실시예에서는 제 2 조건으로 미결정 실리콘막을 형성한 박막 트랜지스터(시료 D)의 전기 특성과, 제 1 조건으로 미결정 실리콘막을 형성한 후, 제 2 조건으로 미결정 실리콘막을 적층 구조로 형성한 박막 트랜지스터(시료 E)의 전기 특성에 대하여 설명한다.
우선, 박막 트랜지스터의 제작 공정을 도 1a 내지 도 2b를 사용하여 설명한다.
기판(101) 위에 하지 절연막(여기서는 도시하지 않음)을 형성하고, 하지 절연막 위에 게이트 전극(103)을 형성하였다.
여기서는, 기판(101)으로서 유리 기판(EAGLE XG(Corning Incorporated 제조))을 사용하였다.
티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄막을 하지 절연막 위에 형성하고, 그 위에 알루미늄 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 100nm의 알루미늄막을 형성하고, 그 위에 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄막을 형성하였다. 다음에, 티타늄막 위에 레지스트를 도포한 후, 제 1 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트로 형성되는 마스크를 형성하였다.
다음에, 상기 레지스트로 형성되는 마스크를 사용하여 에칭 처리함으로써 게이트 전극(103)을 형성하였다. 여기서는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 장치를 사용하여 ICP 파워 600W, 바이어스 파워 250W, 압력 1.2Pa, 에칭 가스에 유량 60sccm의 염화붕소, 유량 20sccm의 염소를 사용하여 제 1 에칭을 행한 후, ICP 파워 500W, 바이어스 파워 50W, 압력 2.0Pa, 에칭 가스에 유량 80sccm의 불화 탄소를 사용하여 제 2 에칭을 행하였다.
그 후, 레지스트로 형성되는 마스크를 제거하였다.
다음에, 게이트 전극(103) 및 하지 절연막 위에 게이트 절연막(105)을 형성하였다. 그 다음에, 처리실 내에서 기판을 반출하고, 처리실 내를 클리닝하고, 비정질 실리콘막을 보호막으로서 처리실 내에 퇴적한 후, 처리실 내에 기판을 반입하였다. 그 다음에, 미결정 반도체막을 형성하였다.
시료 D에 있어서는, 게이트 절연막(105)으로서 두께 110nm의 질화 실리콘막 및 두께 110nm의 산화질화 실리콘막을 형성하였다. 또한, 시료 E에 있어서는, 게이트 절연막(105)으로서 두께 250nm의 질화 실리콘막 및 두께 30nm의 산화질화 실리콘막을 형성하였다.
질화 실리콘막의 퇴적 조건으로서는 실란의 유량을 40sccm, 수소의 유량을 500sccm, 질소의 유량을 550sccm, 암모니아의 유량을 140sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 100Pa, 기판의 온도를 280℃로 하고 RF 전원 주파수를 13.56MHz, RF 전원의 전력을 370W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
산화질화 실리콘막의 퇴적 조건으로서는 실란의 유량을 5sccm, 아산화질소의 유량을 600sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 25Pa, 기판의 온도를 280℃로 하고 RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
시료 D에 있어서는, 게이트 절연막(105) 위에 제 2 조건을 사용하여 미결정 반도체막으로서 두께 70nm의 미결정 실리콘막을 형성하였다. 시료 E에 있어서는, 도 1a에 도시하는 바와 같이, 게이트 절연막(105) 위에 제 1 미결정 반도체막(107)으로서 제 1 조건을 사용하여 두께 3nm의 미결정 실리콘막을 형성한 후, 도 1b에 도시하는 바와 같이, 제 2 미결정 반도체막(109)으로서 제 2 조건을 사용하여 두께 67nm의 미결정 실리콘막을 형성하였다.
미결정 반도체막의 제 1 조건으로서는, 실란의 유량을 10sccm, 수소의 유량을 1500sccm(실란의 유량에 대한 수소의 유량은 150배), 아르곤의 유량을 1500sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
미결정 반도체막의 제 2 조건으로서는 실란의 유량을 7sccm, 수소의 유량을 1500sccm(실란의 유량에 대한 수소의 유량은 214배), 아르곤의 유량을 1500sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
다음에, 미결정 반도체막 위에 반도체막(111)을 형성하고, 반도체막(111) 위에 불순물 반도체막(113)을 형성하였다.
반도체막(111)의 퇴적 조건으로서는 실란의 유량을 40sccm, 1000ppm의 암모니아(수소 희석)의 유량을 125sccm, 수소의 유량을 1375sccm, 아르곤의 유량을 2000sccm로 해서 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 100W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하여 두께 80nm의 실리콘막을 형성하였다.
불순물 반도체막(113)으로서 인이 첨가된 비정질 실리콘막을 두께 50nm 형성하였다. 이 때의 퇴적 조건은 퇴적 온도를 280℃, 실란의 유량을 100sccm, 0.5% 포스핀(수소 희석)의 유량을 170sccm, 압력 170Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 60W로 하여 플라즈마 방전을 실시하는, 플라즈마 CVD법을 사용하였다.
다음에, 불순물 반도체막(113) 위에 레지스트를 도포한 후, 제 2 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성되는 마스크(115)를 형성하였다. 여기까지의 공정을 도 1c에 도시한다.
상기 레지스트로 형성되는 마스크를 사용하여, 미결정 반도체막, 반도체막(111), 불순물 반도체막(113)을 에칭하여, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체 적층체(117), 불순물 반도체막(121)을 형성하였다.
여기서는 ICP 장치를 사용하여 소스 파워 1000W, 바이어스 파워 80W, 압력 1.51Pa, 에칭 가스에 유량 100sccm의 염소를 사용한 에칭을 행하였다. 그 후, 레지스트로 형성되는 마스크를 제거하였다(도 1d 참조).
다음에, 도 5a에 도시하는 바와 같이 게이트 절연막(105), 반도체 적층체(117), 불순물 반도체막(121)을 덮는 도전막(127)을 형성하였다. 여기서는 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄막을 형성하고, 그 위에 알루미늄 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 200nm의 알루미늄막을 형성하고, 그 위에 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄막을 형성하였다.
다음에, 도전막(127) 위에 레지스트를 도포한 후, 제 3 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성되는 마스크를 형성하였다. 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 드라이 에칭해서 배선(129a, 129b)을 형성하였다. 그 다음에, 불순물 반도체막(121)을 드라이 에칭하여 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성하고, 또한, 반도체 적층체(117)의 일부분을 에칭하여 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성하였다.
여기서는 ICP 파워 450W, 바이어스 파워 100W, 압력 1.9Pa, 에칭 가스에 유량 60sccm의 염화붕소 및 유량 20sccm의 염소를 사용한 에칭을 행하였다.
또한, 반도체 적층체(117)의 표면으로부터 100nm 내지 120nm를 에칭하여 반도체 적층체(133)의 배선(129a, 129b)으로 덮이지 않는 영역의 두께를 30nm 내지 50nm로 하였다. 또한, 본 실시예에서는 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)의 평면 형상은 직선형이다.
다음에, 반도체 적층체(133) 표면에 불화 탄소 플라즈마를 조사하여 반도체 적층체(133) 표면에 잔류하는 불순물을 제거하였다. 여기서는 소스 파워 1000W, 바이어스 파워 0W, 압력 0.67Pa, 에칭 가스에 유량 100sccm의 불화 탄소를 사용한 에칭 조건을 사용하였다.
다음에, 반도체 적층체(133) 표면에 물 플라즈마를 조사하여 반도체 적층체(133) 표면의 결함을 저감함과 함께, 소스 영역 및 드레인 영역의 절연성을 높였다. 여기서는, 소스 파워 1800W, 압력 66.5Pa, 유량 300sccm의 수증기를 도입함으로써 발생한 플라즈마를 반도체 적층체(133)에 조사하였다.
그 후, 레지스트로 형성되는 마스크를 제거하였다. 여기까지의 공정을 도 5b에 도시한다.
다음에, 절연막(137)으로서 질화 실리콘막을 형성하였다. 이 때의 퇴적 조건은 실란의 유량을 20sccm, 암모니아의 유량을 220sccm, 질소의 유량을 450sccm, 수소의 유량을 450sccm로 해서 재료 가스를 도입하고, 처리실 내의 압력을 160Pa, 기판의 온도를 250℃로 하고, 200W의 출력으로 플라즈마 방전을 행하여 두께 300nm의 질화 실리콘막을 형성하였다.
다음에, 절연막(137) 위에 레지스트를 도포한 후, 제 4 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성되는 마스크를 형성하였다. 상기 레지스트로 형성되는 마스크를 사용하여 절연막의 일부분을 드라이 에칭하여 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 노출하였다. 또한, 절연막(137) 및 게이트 절연막(105)의 일부분을 드라이 에칭하여 게이트 전극(103)을 노출하였다. 그 후, 레지스트로 형성되는 마스크를 제거하였다.
다음에, 절연막(137) 위에 도전막을 형성한 후, 도전막 위에 레지스트를 도포하고, 제 5 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성되는 마스크를 형성하였다. 상기 레지스트로 형성되는 마스크를 사용하여 도전막의 일부분을 웨트 에칭하여 백 게이트 전극(139)을 형성하였다.
여기서는 도전막으로서 스퍼터링법으로 두께 50nm의 산화 실리콘을 함유하는 인듐주석 산화물을 형성한 후, 웨트 에칭 처리로 백 게이트 전극(139)을 형성하였다. 또한, 도시하지 않지만, 백 게이트 전극(139)은 게이트 전극(103)과 접속된다.
그 후, 레지스트로 형성되는 마스크를 제거하였다. 상술한 공정으로 이중 게이트형 박막 트랜지스터를 제작하였다(도 5c 참조).
다음에, 시료 D의 박막 트랜지스터의 전류 전압 특성을 측정한 결과를 도 15a 및 도 15b에 도시하고, 시료 E의 박막 트랜지스터의 전류 전압 특성을 측정한 결과를 도 16a 및 도 16b에 도시한다. 또한, 도 15a 및 도 16a는 게이트 전극(103)에만 상기 게이트 전압을 인가하였을 때의 전기 특성을 도시하고, 도 15b 및 도 16b는 게이트 전극(103) 및 백 게이트 전극(139)에 상기 게이트 전압을 인가하였을 때의 전기 특성을 도시한다.
또한, 시료 D 및 시료 E의 박막 트랜지스터에 있어서, 드레인 전압이 10V이고 게이트 전압이 15V인 경우의 온 전류(Ion으로 나타냄), 최소 오프 전류(Ioff(min)로 나타냄), 최소 오프 전류의 게이트 전압이 10V인 경우의 오프 전류(Ioff로 나타냄), 임계값 전압(Vth로 나타냄), S값(S-value로 나타냄), 최소 오프 전류에 대한 온 전류의 비율(Ion/Ioff_min으로 나타냄), 드레인 전압이 10V인 경우의 전계 효과 이동도(μFE_sat로 나타냄)를 표 1에 나타낸다. 또한, 시료 D 및 시료 E에 있어서, 게이트 전극(103)에만 상기 게이트 전압을 인가하였을 때의 각각의 값을 bottom gate의 칸에 나타내고, 게이트 전극(103) 및 백 게이트 전극(139)에 상기 게이트 전압을 인가하였을 때의 각각의 값을 dual gate의 칸에 나타낸다.
[표 1]
Figure 112011011397816-pat00001
시료 D에 있어서, bottom gate형 박막 트랜지스터의 전계 효과 이동도에 대한 dual gate형 박막 트랜지스터의 전계 효과 이동도는 1.79배이다. 한편, 시료 E에 있어서, 같은 전계 효과 이동도는 1.89배이다. 제 1 조건으로 제 1 미결정 반도체막을 형성한 후, 제 2 조건으로 제 2 미결정 반도체막을 형성함으로써, 미결정 반도체막에서의 결정립 사이의 간극을 저감하고, 또 게이트 전극측과 함께 백 게이트 전극 측의 결정성을 높일 수 있으며, 박막 트랜지스터의 전계 효과 이동도를 높일 수 있다. 따라서, 표시 장치에서 상기 박막 트랜지스터를 화소의 스위칭에 사용함으로써, 콘트라스트가 높고 화질이 양호한 표시 장치가 된다. 또한, 상기 박막 트랜지스터의 면적을 축소할 수 있기 때문에, 상기 박막 트랜지스터를 사용하여 구동 회로를 제작함으로써, 표시 장치의 프레임을 좁게 할 수 있다.
105: 게이트 절연막 107: 미결정 반도체막
107a: 결정립 107b: 비정질 반도체
109: 미결정 반도체막 109a: 결정립
109b: 비정질 반도체

Claims (17)

  1. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 제 1 미결정 반도체막을 형성하는 단계와;
    상기 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성하는 단계와;
    상기 제 2 미결정 반도체막 위에 미결정 반도체 영역과 상기 미결정 반도체 영역 위에 비정질 반도체 영역을 포함하는 반도체막을 형성하는 단계와;
    상기 반도체막 위에 제 1 불순물 반도체막을 형성하는 단계와;
    상기 제 1 불순물 반도체막의 일부분을 에칭하여 섬 형상의 제 2 불순물 반도체막을 형성하는 단계와;
    상기 제 1 미결정 반도체막의 일부분, 상기 제 2 미결정 반도체막의 일부분, 및 상기 반도체막의 일부분을 에칭하여 섬 형상의 반도체 적층체를 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막 위에 한 쌍의 배선들을 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막을 에칭하여 한 쌍의 불순물 반도체막들을 형성하는 단계와;
    상기 섬 형상의 반도체 적층체의 일부분을 에칭하여 한 쌍의 미결정 반도체 영역들과 한 쌍의 비정질 반도체 영역들을 형성하는 단계와;
    상기 섬 형상의 반도체 적층체의 일부분을 에칭한 후 상기 한 쌍의 배선들 위에 절연막을 형성하는 단계를 포함하고,
    상기 한 쌍의 비정질 반도체 영역들은 서로 이격되고,
    상기 절연막은 상기 한 쌍의 비정질 반도체 영역들 사이의 영역에서 상기 미결정 반도체 영역과 접하는, 박막 트랜지스터의 제작 방법.
  2. 삭제
  3. 삭제
  4. 기판 위에 제 1 게이트 전극을 형성하는 단계와;
    상기 기판과 상기 제 1 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계와;
    상기 제 1 게이트 절연막 위에 제 1 미결정 반도체막을 형성하는 단계와;
    상기 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성하는 단계와;
    상기 제 2 미결정 반도체막 위에 미결정 반도체 영역과 상기 미결정 반도체 영역 위에 비정질 반도체 영역을 포함하는 반도체막을 형성하는 단계와;
    상기 반도체막 위에 제 1 불순물 반도체막을 형성하는 단계와;
    상기 제 1 불순물 반도체막의 일부분을 에칭하여 섬 형상의 제 2 불순물 반도체막을 형성하는 단계와;
    상기 제 1 미결정 반도체막의 일부분, 상기 제 2 미결정 반도체막의 일부분, 및 상기 반도체막의 일부분을 에칭하여 섬 형상의 반도체 적층체를 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막 위에 한 쌍의 배선들을 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막을 에칭하여 한 쌍의 불순물 반도체막들을 형성하는 단계와;
    상기 섬 형상의 반도체 적층체의 일부분을 에칭하여 한 쌍의 미결정 반도체 영역들과 한 쌍의 비정질 반도체 영역들을 형성하는 단계와;
    상기 한 쌍의 배선들 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하고,
    상기 한 쌍의 비정질 반도체 영역들은 서로 이격되고,
    상기 제 2 게이트 절연막은 상기 한 쌍의 비정질 반도체 영역들 사이의 영역에서 상기 미결정 반도체 영역과 접하고,
    상기 한 쌍의 배선들은 상기 한 쌍의 비정질 반도체 영역들의 측면들과 각각 접하는, 박막 트랜지스터의 제작 방법.
  5. 삭제
  6. 삭제
  7. 기판 위에 제 1 게이트 전극을 형성하는 단계와;
    상기 기판과 상기 제 1 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계와;
    제 1 조건하에서 플라즈마 CVD법으로 상기 제 1 게이트 절연막 위에 제 1 미결정 반도체막을 형성하는 단계와;
    제 2 조건하에서 플라즈마 CVD법으로 상기 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성하는 단계와;
    상기 제 2 미결정 반도체막 위에 미결정 반도체 영역과 상기 미결정 반도체 영역 위에 비정질 반도체 영역을 포함하는 반도체막을 형성하는 단계와;
    상기 반도체막 위에 제 1 불순물 반도체막을 형성하는 단계와;
    상기 제 1 불순물 반도체막의 일부분을 에칭하여 섬 형상의 제 2 불순물 반도체막을 형성하는 단계와;
    상기 제 1 미결정 반도체막의 일부분, 상기 제 2 미결정 반도체막의 일부분, 및 상기 반도체막의 일부분을 에칭하여 섬 형상의 반도체 적층체를 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막 위에 한 쌍의 배선들을 형성하는 단계와;
    상기 섬 형상의 제 2 불순물 반도체막을 에칭하여 한 쌍의 불순물 반도체막들을 형성하는 단계와;
    상기 섬 형상의 반도체 적층체의 일부분을 에칭하여 한 쌍의 미결정 반도체 영역들과 한 쌍의 비정질 반도체 영역들을 형성하는 단계와;
    상기 한 쌍의 배선들 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하고,
    상기 한 쌍의 비정질 반도체 영역들은 서로 이격되고,
    상기 제 2 게이트 절연막은 상기 한 쌍의 비정질 반도체 영역들 사이의 영역에서 상기 미결정 반도체 영역과 접하고,
    상기 제 1 조건에서 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 125배 이상 180배 이하이고,
    상기 제 2 조건에서 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 210배 이상 1500배 이하이고,
    상기 한 쌍의 배선들은 상기 한 쌍의 비정질 반도체 영역들의 측면들과 각각 접하는, 박막 트랜지스터의 제작 방법.
  8. 제 1 항, 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 섬 형상의 반도체 적층체 위에 상기 한 쌍의 배선들이 형성되기 전에 상기 섬 형상의 반도체 적층체의 측벽이 플라즈마에 노출됨으로써, 상기 섬 형상의 반도체 적층체의 상기 측벽 상에 장벽 영역이 형성되는, 박막 트랜지스터의 제작 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 7 항에 있어서,
    상기 제 1 조건 및 제 2 조건은 200℃ 내지 280℃에서 수행되는, 박막 트랜지스터의 제작 방법.
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