JP5775322B2 - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法 Download PDF

Info

Publication number
JP5775322B2
JP5775322B2 JP2011034587A JP2011034587A JP5775322B2 JP 5775322 B2 JP5775322 B2 JP 5775322B2 JP 2011034587 A JP2011034587 A JP 2011034587A JP 2011034587 A JP2011034587 A JP 2011034587A JP 5775322 B2 JP5775322 B2 JP 5775322B2
Authority
JP
Japan
Prior art keywords
film
semiconductor
region
semiconductor film
microcrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011034587A
Other languages
English (en)
Other versions
JP2011192984A (ja
JP2011192984A5 (ja
Inventor
敏行 伊佐
敏行 伊佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011034587A priority Critical patent/JP5775322B2/ja
Publication of JP2011192984A publication Critical patent/JP2011192984A/ja
Publication of JP2011192984A5 publication Critical patent/JP2011192984A5/ja
Application granted granted Critical
Publication of JP5775322B2 publication Critical patent/JP5775322B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを用いた表示装置に関する。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報
非晶質シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、非晶質シリコン膜でチャネル領域が形成される薄膜トランジスタと比較して、電界効果移動度は向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
多結晶シリコン膜がチャネル領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、上記した特性により、画素に設けられるスイッチング用のトランジスタとして使用できることに加えて、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタの作製工程は、非晶質シリコン膜を用いてチャネル領域が形成される薄膜トランジスタを作製する場合に比べ、半導体膜の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン膜の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく、大画面の液晶パネルを効率良く生産することができないといった問題がある。
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
そこで、本発明の一態様は、電気特性が良好な薄膜トランジスタを提供することを課題とする。また、本発明の一態様は、電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供することを課題とする。
本発明の一態様は、第１のゲート電極と、第１のゲート電極とチャネル領域を挟んで対向する第２のゲート電極とを有するデュアルゲート型の薄膜トランジスタのチャネル領域の形成方法である。該形成方法は、結晶粒の間に非晶質半導体が充填される微結晶半導体膜を形成する第１の条件で第１の微結晶半導体膜を形成した後、結晶成長を促進させる第２の条件で、第１の微結晶半導体膜上に第２の微結晶半導体膜を形成することを要旨とする。
また、本発明の一態様は、基板上に、第１のゲート電極を形成し、基板及び第１のゲート電極上に第１のゲート絶縁膜を形成し、第１のゲート絶縁膜上に、第１の条件により第１の微結晶半導体膜を形成し、第１の微結晶半導体膜上に、第２の条件により第２の微結晶半導体膜を形成し、第２の微結晶半導体膜上に、微結晶半導体領域及び非晶質半導体領域を有する半導体膜を形成し、半導体膜上に第１の不純物半導体膜を形成し、第１の不純物半導体膜の一部をエッチングして、島状の第２の不純物半導体膜を形成し、第１の微結晶半導体膜、第２の微結晶半導体膜、及び半導体膜の一部をエッチングして、島状の第１の半導体積層体を形成し、島状の第２の不純物半導体膜上に、ソース電極及びドレイン電極として機能する配線を形成し、島状の第２の不純物半導体膜をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜を形成し、第１の半導体積層体の一部をエッチングして、微結晶半導体領域及び一対の非晶質半導体領域が積層される第２の半導体積層体を形成し、配線、一対の不純物半導体膜、第２の半導体積層体、及び第１のゲート絶縁膜上に第２のゲート絶縁膜を形成し、第２のゲート絶縁膜上に、第２のゲート電極を形成する薄膜トランジスタの作製方法であって、第１の条件は、結晶粒の間に非晶質半導体が充填される微結晶半導体膜を形成する条件であり、第２の条件は、結晶成長を促進させる条件であることを特徴とする。
また、本発明の一態様は、上記薄膜トランジスタの作製方法において、第１の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１２５倍以上１８０倍以下であり、第２の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、２１０倍以上１５００倍以下であることを特徴とする。
また、本発明の一態様は、基板上に形成される第１のゲート電極と、第１のゲート電極上に形成される第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成される微結晶半導体膜と、微結晶半導体膜上に形成される一対の非晶質半導体領域と、一対の非晶質半導体領域上に形成される不純物半導体膜と、不純物半導体膜上に形成される配線と、配線、不純物半導体膜、一対の非晶質半導体領域、微結晶半導体膜、及び第１のゲート絶縁膜上に形成される第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成される第２のゲート電極とを有し、微結晶半導体膜において、第１のゲート絶縁膜に接する側は、結晶粒及び当該結晶粒の間を充填する非晶質半導体で形成され、微結晶半導体膜において、一対の非晶質半導体領域に接する側は結晶性の高い微結晶半導体で形成される薄膜トランジスタである。
第２の微結晶半導体膜上に形成する半導体膜は、微結晶半導体領域及び非晶質半導体領域を有する。また、当該微結晶半導体領域及び非晶質半導体領域には窒素が含まれる。このときの窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、非晶質半導体領域に、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒が分散されていてもよい。なお、ここでは、特に測定方法が記載されていない場合は、濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定された値である。
さらに、上記微結晶半導体領域及び非晶質半導体領域は、窒素、ＮＨ基、またはＮＨ２基を有してもよい。隣接する微結晶半導体領域の界面（即ち、粒界）、及び微結晶半導体領域と非晶質半導体領域との界面における半導体原子のダングリングボンドがＮＨ基で架橋されて欠陥準位が低減され、キャリアの移動通路が形成される。または、ダングリングボンドがＮＨ２基で終端されて欠陥準位が低減される。
本発明の一態様に係る薄膜トランジスタにおいて、結晶粒の間に非晶質半導体が充填される微結晶半導体膜を形成する第１の条件で第１の微結晶半導体膜を形成した後、結晶成長を促進させる第２の条件で第１の微結晶半導体膜上に第２の微結晶半導体膜を形成することで、結晶粒の間の隙間が極めて少なく、且つバックチャネル側において結晶性の高い第２の微結晶半導体膜を形成できるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。また、第２の微結晶半導体膜上に形成される半導体膜に含まれる非晶質半導体領域は、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、非晶質半導体領域を微結晶半導体領域及び不純物半導体膜の間に設けることで、薄膜トランジスタのオフ電流を低減することができる。
なお、「バックチャネル」とは、上記第２の半導体積層体においてソース領域及びドレイン領域と重なっていない領域であり、且つ第２のゲート絶縁膜側の領域である。具体的には、上記第２の半導体積層体において、第２のゲート絶縁膜に接する領域近傍をいう。
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する上面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 電子書籍の一例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 携帯型のコンピュータの一例を示す斜視図である。 微結晶シリコン膜の平面ＴＥＭ像である。 微結晶シリコン膜の平面ＴＥＭ像である。 微結晶シリコン膜の平面ＴＥＭ像である。 薄膜トランジスタの電気特性を説明する図である。 薄膜トランジスタの電気特性を説明する図である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明の一形態であるトランジスタの作製方法について、図１乃至図６を参照して説明する。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
図１（Ａ）に示すように、基板１０１上にゲート電極１０３（第１のゲート電極ともいう。）を形成する。次に、ゲート電極１０３を覆うゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に第１の微結晶半導体膜１０７を形成する。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えば上述のフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ＡｇＰｄＣｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、銅−マグネシウム−酸素合金膜と銅膜とを積層した二層構造、銅−マンガン−酸素合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、半導体膜及び配線が、ゲート電極１０３の段差箇所において切断しないためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３を形成する工程により、ゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜を単層でまたは積層して形成することができる。また、ゲート絶縁膜１０５を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜１０５のＣＶＤ法による形成工程において、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。また、周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁膜１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
第１の微結晶半導体膜１０７としては、微結晶半導体膜、代表的には、微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を用いて形成する。第１の微結晶半導体膜１０７は、結晶粒と当該結晶粒の間に充填される非晶質半導体とを有することを特徴とする。なお、第１の微結晶半導体膜１０７の厚さは、１ｎｍ以上４ｎｍ以下が好ましい。
第１の微結晶半導体膜１０７は、プラズマＣＶＤ装置の反応室内において、第１の条件を用いて、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第１の条件を用いて、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１２５倍以上１８０倍以下、好ましくは１５０倍以上１７０倍以下にして堆積性気体を希釈する第１の条件により、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは２００〜２８０℃とする。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ゲート絶縁膜１０５を窒化シリコン膜で形成すると、第１の微結晶半導体膜１０７の堆積初期において非晶質半導体が形成されやすく、第１の微結晶半導体膜１０７の結晶性が低減し、薄膜トランジスタの電気特性が悪い。このため、第１の微結晶半導体膜１０７の堆積温度を２００〜２５０℃とする低温条件が好ましい。低温条件により、初期核発生密度が高まり、ゲート絶縁膜１０５上に形成される非晶質半導体が低減し、第１の微結晶半導体膜１０７の結晶性が向上する。また、窒化シリコン膜で形成したゲート絶縁膜１０５の表面を酸化処理することで、第１の微結晶半導体膜１０７の密着性が向上する。酸化処理としては、酸化ガスの暴露、酸化ガス雰囲気でのプラズマ処理等がある。酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。
第１の微結晶半導体膜１０７の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の微結晶半導体膜１０７の成膜速度が高まる。また、成膜速度が高まることで、第１の微結晶半導体膜１０７に混入される不純物量が低減するため、第１の微結晶半導体膜１０７の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
第１の微結晶半導体膜１０７を形成する際のグロー放電プラズマの生成は、ゲート絶縁膜１０５の条件を適宜用いることができる。
なお、第１の微結晶半導体膜１０７を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、処理室内にシリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、第１の微結晶半導体膜１０７における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。また、第１の微結晶半導体膜１０７を形成する前に、フッ素、フッ化窒素、フッ化シラン等のフッ素を含む雰囲気でプラズマを発生させて、フッ素プラズマをゲート絶縁膜１０５に曝すことで、緻密な第１の微結晶半導体膜１０７を形成することができる。
次に、図１（Ｂ）に示すように、第１の微結晶半導体膜１０７上に第２の微結晶半導体膜１０９を形成する。第２の微結晶半導体膜１０９は、結晶成長を促進させる条件で形成することを特徴とする。なお、第２の微結晶半導体膜１０９の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。
第２の微結晶半導体膜１０９は、プラズマＣＶＤ装置の反応室内において、第２の条件により、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第２の条件により、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を、２１０倍以上１５００倍以下、好ましくは２１０倍以上３００倍以下にして堆積性気体を希釈する第２の条件により、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは２００〜２８０℃とする。
第２の微結晶半導体膜１０９の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の微結晶半導体膜１０７と同様に、第２の微結晶半導体膜１０９の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
第２の微結晶半導体膜１０９を形成する際の、グロー放電プラズマの生成は、第１の微結晶半導体膜１０７の条件を適宜用いることができる。なお、第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
ここで、第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９の成膜の様子について、図２を用いて説明する。
図２（Ａ）は、第１の微結晶半導体膜１０７の拡大図である。ゲート絶縁膜１０５上に形成される第１の微結晶半導体膜１０７は、結晶粒の間に非晶質半導体が充填される第１の条件により形成されるため、結晶粒１０７ａと、当該結晶粒１０７ａの間を充填する非晶質半導体１０７ｂとで構成される。このため、第１の微結晶半導体膜１０７には、隙間が極めて少ない。なお、当該結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を複数有する。
図２（Ｂ）は、第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９の拡大図である。第２の微結晶半導体膜１０９は、結晶成長を促進させる第２の条件で形成される。この結果、第１の微結晶半導体膜１０７に含まれる非晶質半導体領域をエッチングしつつ、結晶粒１０７ａの結晶子を種結晶として、結晶成長が促進し、結晶粒１０９ａ及びその間を充填する非晶質半導体１０９ｂが形成されるため、非晶質半導体に対する結晶領域の割合が増加し、結晶性が高まる。
なお、第１の微結晶半導体膜１０７の厚さは１ｎｍ以上４ｎｍ以下が好ましい。ボトムゲート型の薄膜トランジスタにおいて、ゲート絶縁膜１０５側のチャネル領域は、半導体膜におけるゲート絶縁膜１０５側近傍で形成される。このため、チャネル領域となる領域には、結晶性の高い微結晶半導体膜を形成することで、薄膜トランジスタの電界効果移動度を上昇させることができる。第２の微結晶半導体膜１０９は、第１の微結晶半導体膜１０７より結晶性が高いため、ゲート絶縁膜１０５側のチャネル領域により多くの第２の微結晶半導体膜１０９を設けるためには、第１の微結晶半導体膜１０７の厚さを４ｎｍ以下とすることが好ましい。一方、第１の微結晶半導体膜１０７は、結晶粒が形成され、且つ当該結晶粒の隙間が非晶質半導体で充填されている必要があるため、第１の微結晶半導体膜１０７の厚さは１ｎｍ以上であることが好ましい。
また、第２の微結晶半導体膜１０９の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。第２の微結晶半導体膜１０９の厚さを３０ｎｍ以上とすることで、薄膜トランジスタの電気特性のばらつきを低減することができる。また、第２の微結晶半導体膜１０９の厚さを１００ｎｍ以下とすることで、スループットを向上させることができる。
ここで、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量の流量比と、薄膜トランジスタの電界効果移動度の関係について、図３を用いて説明する。
図３は、微結晶半導体膜の原料ガスであるシランの流量に対する水素の流量の流量比と、当該微結晶半導体膜を用いて形成した薄膜トランジスタの電界効果移動度の関係を示した図である。図３において、シランの流量に対する水素の流量の流量比が高くなるほど、薄膜トランジスタの電界効果移動度は低くなる。これは、シランの流量に対する水素の流量の流量比が高くなるほど、水素ラジカルの発生確率が高くなり、非晶質半導体のエッチング作用が高まり、結晶粒の間の非晶質半導体のエッチングが生じ、微結晶半導体膜の結晶性が高くなると共に、結晶粒の間に隙間が形成されやすくなる。当該隙間はキャリアの移動の障壁となり、薄膜トランジスタの電界効果移動度が低下する。
一方、シランの流量に対する水素の流量の流量比が低減すると、薄膜トランジスタの電界効果移動度は高くなる。これは、シランに対する水素の流量が低減し、水素ラジカルの発生確率が低くなり、エッチング作用が低減し、微結晶半導体膜の結晶性が低減し、結晶粒の間に非晶質半導体領域が充填される。このため、キャリアの移動経路が連続するため、薄膜トランジスタの電界効果移動度が上昇する。ただし、シランに対する水素の流量比を更に下げると、結晶粒に含まれる結晶子の割合が減少し、結晶性が低減してしまい、非晶質半導体膜が形成されてしまうため、第１の条件としては、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、１２５倍以上１８０倍以下、更には１５０倍以上１７０倍以下が好ましい。また、第１の条件で形成した微結晶半導体膜に含まれる結晶粒の結晶子を種結晶として、結晶成長を促進できるように、第２の条件としては、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、２１０倍以上１５００倍以下、更には２１０倍以上３００倍以下が好ましい。
本実施の形態において、第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９を積層することで、結晶粒の間に隙間が極めて少なく、結晶性の高い微結晶半導体膜を形成することができる。
第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９は、微結晶半導体で形成される。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している。このため、柱状または針状の結晶粒の界面には、結晶粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有する場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
微結晶半導体は複数の結晶粒を有するが、当該結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を複数有する。本実施の形態に示す第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９の形成方法により、結晶粒における結晶子の大きさを大きくすることが可能であるため、微結晶半導体の結晶性を高めることができる。
次に、図１（Ｃ）に示すように、第２の微結晶半導体膜１０９上に半導体膜１１１を形成する。半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体膜１１１上に、第１の不純物半導体膜（不純物半導体膜１１３とする。）を形成する。次に、不純物半導体膜１１３上にレジストで形成されるマスク１１５を形成する。
半導体膜１１１は、第２の微結晶半導体膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減さる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有して形成することができる。
半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、第１の微結晶半導体膜１０７と同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の微結晶半導体膜１０７または第２の微結晶半導体膜１０９と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、第１の微結晶半導体膜１０７及び第２の微結晶半導体膜１０９の堆積条件よりも、結晶成長を低減することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体膜１１１を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体膜を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、半導体膜１１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
ここで、図１（Ｃ）に示すゲート絶縁膜１０５と、不純物半導体膜１１３との間の拡大図を、図４に示す。
図４（Ａ）に示すように、半導体膜１１１の微結晶半導体領域１１１ａは凹凸状であり、凸部はゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶半導体領域１１１ａの形状は、ゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
微結晶半導体領域１１１ａの厚さ、即ち、第２の微結晶半導体膜１０９との界面から、微結晶半導体領域１１１ａの突起（凸部）の先端までの距離を、５ｎｍ以上３１０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減することができる。
また、半導体膜１１１に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体領域１１１ａの結晶性を高めることができるため好ましい。
非晶質半導体領域１１１ｂは、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。さらに、窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を、微結晶半導体領域１１１ａ及び不純物半導体膜１１３の間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体と異なるものである。
また、非晶質半導体領域１１１ｂの他に、微結晶半導体領域１１１ａにも、ＮＨ基またはＮＨ２基を有してもよい。
また、図４（Ｂ）に示すように、非晶質半導体領域１１１ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒１１１ｃを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
ゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体または幅が広がる凸状の微結晶半導体は、微結晶半導体が堆積する条件で第２の微結晶半導体膜を形成した後、結晶成長を低減する条件で結晶成長させると共に、非晶質半導体を堆積することで、このような構造となる。
半導体膜１１１の微結晶半導体領域１１１ａは、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体膜１１１の抵抗を下げることが可能である。また、微結晶半導体領域１１１ａと不純物半導体膜１１３との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体膜１１１の形成方法として、第２の微結晶半導体膜１０９の表面に窒素を含む気体を曝して、第２の微結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして半導体膜１１１を形成することで、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
不純物半導体膜１１３は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体膜１１３は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、半導体膜１１１と、のちに形成する配線１２９ａ、１２９ｂとがオーミックコンタクトをする場合は、不純物半導体膜１１３を形成しなくともよい。
不純物半導体膜１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
レジストで形成されるマスク１１５はフォトリソグラフィ工程により形成することができる。
次に、レジストで形成されるマスク１１５を用いて、第１の微結晶半導体膜１０７、第２の微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３をエッチングする。この工程により、第１の微結晶半導体膜１０７、第２の微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３を素子毎に分離し、島状の第１の半導体積層体（半導体積層体１１７とする。）及び島状の第２の不純物半導体膜（不純物半導体膜１２１とする。）を形成する。なお、半導体積層体１１７は、第１の微結晶半導体膜１０７、第２の微結晶半導体膜１０９、及び半導体膜１１１それぞれの一部であり、第１の微結晶半導体膜１０７、第２の微結晶半導体膜１０９、及び半導体膜１１１の微結晶半導体領域それぞれの一部を含む微結晶半導体領域１１７ａと、及び半導体膜１１１の非晶質半導体領域の一部を含む非晶質半導体領域１１７ｂとを有する。この後、レジストで形成されるマスク１１５を除去する（図１（Ｄ）参照。）。
次に、不純物半導体膜１２１上に導電膜１２７を形成する（図５（Ａ）参照。）。導電膜１２７は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。そして、ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電膜１２７は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する（図５（Ｂ）参照。）。導電膜１２７のエッチングはドライエッチングまたはウェットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、不純物半導体膜１２１及び半導体積層体１１７の一部をエッチングする。これにより、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成する。このとき、微結晶半導体領域１３３ａが露出されるように半導体積層体１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域においては、微結晶半導体領域１３３ａが露出する半導体積層体１３３となる。
エッチングにおいてドライエッチングを用いることで、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とが揃うが、導電膜１２７をウェットエッチングし、不純物半導体膜１２１をドライエッチングすると、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とがずれ、基板表面に対する断面において、配線１２９ａ、１２９ｂの端部が、不純物半導体膜１３１ａ、１３１ｂの端部より内側に位置する。
上記エッチング工程に加えてさらにドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージが入らず、且つ微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂに対するエッチングレートが低い条件を用いる。つまり、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ表面にほとんどダメージを与えず、且つ露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行う。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。この後、レジストで形成されるマスクを除去する。なお、当該レジストで形成されるマスクの除去は、不純物半導体膜１２１及び第１の半導体積層体１１７のドライエッチング前に行ってもよい。
上記したように、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂを形成した後に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストで形成されるマスクの残渣を除去すると共に、微結晶半導体領域１３３ａの欠陥を低減することができる。また、上記プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、チャネル領域が微結晶半導体膜で形成されるシングルゲート型の薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高いシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
次に、絶縁膜１３７（第２のゲート絶縁膜ともいう。）を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。
次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜１３７に開口部（図示しない。）を形成する。次に、バックゲート電極１３９（第２のゲート電極ともいう。）を形成する（図５（Ｃ）参照。）。
バックゲート電極１３９は、配線１２９ａ、１２９ｂと同様に形成することができる。また、バックゲート電極１３９は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を用いて形成することができる。
また、バックゲート電極１３９は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはポリアニリン、ポリピロールおよびポリチオフェンから選択される２種以上の共重合体またはその誘導体などがある。
バックゲート電極１３９は、スパッタリング法により、上記材料のいずれかを用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストで形成されるマスクを用いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。
次に、薄膜トランジスタの平面図である図６を用いて、バックゲート電極の形状を説明する。
図６（Ａ）に示すように、バックゲート電極１３９は、上面形状において、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
また、図６（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
また、図６（Ｃ）に示すように、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に電位を印加せずとも、チャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
さらには、図６（Ｄ）に示すように、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図６（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図６（Ｂ）及び図６（Ｃ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
本実施の形態に示すデュアルゲート型の薄膜トランジスタは、キャリアが流れるチャネル領域が微結晶半導体領域１３３ａのゲート絶縁膜１０５側の界面近傍と、絶縁膜１３７側の界面近傍との２箇所となる。また、微結晶半導体膜において、ゲート絶縁膜１０５側は結晶粒と当該結晶粒の間を充填する非晶質半導体が形成され、絶縁膜１３７側は結晶性の高い微結晶半導体で形成される。また、微結晶半導体膜における結晶粒の隙間を低減し、且つ、結晶性を高めることが可能であるため、キャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。また、微結晶半導体領域１３３ａと、不純物半導体膜１３１ａ、１３１ｂの間に、非晶質半導体領域１３３ｂを有する。このため、薄膜トランジスタのオフ電流を低減することができる。以上のことから、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能である。
（実施の形態２）
本実施の形態では、実施の形態１と比較して、さらに、オフ電流の低減が可能な薄膜トランジスタの作製方法について、図１及び図７を用いて説明する。
実施の形態１と同様に、図１（Ａ）乃至図１（Ｃ）の工程を経て、図７（Ａ）に示すように、半導体積層体１１７を形成する。
次に、レジストで形成されるマスク１１５を残存させたまま、半導体積層体１１７の側面をプラズマ１２３に曝すプラズマ処理を行う。ここでは、酸化ガスまたは窒化ガス雰囲気でプラズマを発生させて、半導体積層体１１７をプラズマ１２３に曝す。酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。また、窒化ガスとしては、窒素、アンモニア、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。酸化ガスまたは窒化ガス雰囲気でプラズマを発生させることで、酸素ラジカルまたは窒素ラジカルが発生する。当該ラジカルは半導体積層体１１７と反応し、半導体積層体１１７の側面に障壁領域である絶縁領域を形成することができる。なお、プラズマを照射する代わりに、紫外光を照射し、酸素ラジカルまたは窒素ラジカルを発生させてもよい。
また、酸化ガスとして、酸素、オゾン、水蒸気、酸素及び水素の混合気体を用いると、図７（Ｂ）に示すように、プラズマ照射によりレジストが後退し、上面の面積が縮小したマスク１１５ａが形成される。このため、当該プラズマ処理により、半導体積層体１１７の側壁と共に、露出された不純物半導体膜１２１が酸化し、半導体積層体１１７の側壁及び不純物半導体膜１２１の側壁及び上面の一部にも障壁領域である絶縁領域１２５ａが形成される。
次に、実施の形態１に示すように、図５（Ａ）及び図５（Ｂ）と同様の工程を経て、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂ、及び微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成する。
次に、実施の形態１に示す図５（Ｃ）と同様の工程を経て、絶縁膜１３７及びバックゲート電極１３９を形成する（図７（Ｃ）参照。）。
以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。本実施の形態に示すデュアルゲート型の薄膜トランジスタは、キャリアが流れるチャネル領域が微結晶半導体領域１３３ａのゲート絶縁膜１０５側の界面近傍と、絶縁膜１３７側の界面近傍との２箇所となるため、キャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。また、半導体積層体１３３及び配線１２９ａ、１２９ｂの間に障壁領域である絶縁領域を設けることにより、配線１２９ａ、１２９ｂから半導体積層体１３３へのホールの注入を抑制することが可能であり、オフ電流が低く、電界効果移動度及びオン電流の高い薄膜トランジスタとなる。このため、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を縮小できるため、表示装置の狭額縁化が可能である。
（実施の形態３）
本実施の形態では、実施の形態１と比較して、オフ電流を低減できる薄膜トランジスタについて、図８を用いて説明する。
実施の形態１と同様に、図１及び図５（Ａ）の工程を経て、ゲート絶縁膜１０５及び半導体積層体１１７上に導電膜１２７を形成する。次に、図８（Ａ）に示すように、導電膜１２７上にフォトリソグラフィ工程によりレジストで形成されるマスク１４１を形成する。
次に、図８（Ｂ）に示すように、レジストで形成されるマスク１４１を用いて導電膜１２７及び不純物半導体膜１２１をそれぞれエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成する。また、非晶質半導体領域１１７ｂの露出部を一部エッチングして、非晶質半導体領域１３３ｃを形成する。
次に、図８（Ｃ）に示すように、剥離液を用いてレジストで形成されるマスク１４１を除去する。
次に、図８（Ｄ）に示すように、配線１２９ａ、１２９ｂをマスクとして、非晶質半導体領域１３３ｃ及び微結晶半導体領域１１７ａの一部をエッチングして、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成する。
本実施の形態の工程により、レジストで形成されるマスク１４１を除去する工程において、微結晶半導体領域１３３ａが非晶質半導体領域１３３ｃに覆われているため、微結晶半導体領域１３３ａが剥離液、及びレジストの残渣物に触れることがない。また、レジストで形成されるマスク１４１を除去した後、配線１２９ａ、１２９ｂを用いて、非晶質半導体領域１３３ｃをエッチングして、微結晶半導体領域１３３ａを露出する。このため、剥離液、及びレジストの残渣物に触れた非晶質半導体領域は、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液、及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
なお、本実施の形態では、実施の形態１を用いて説明したが、適宜実施の形態２を用いることができる。
（実施の形態４）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングにより画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
（実施の形態５）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デンジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図９に示す。
図９は、電子書籍の一例として、電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図９では表示部２７０５）に文章を表示し、左側の表示部（図９では表示部２７０７）に画像を表示することができる。
また、図９では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１０（Ａ）は、テレビジョン装置の一例として、テレビジョン装置９６００を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１０（Ｂ）は、デジタルフォトフレームの一例として、デジタルフォトフレーム９７００を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１１は携帯型のコンピュータの一例を示す斜視図である。
図１１の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図１１の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを閉状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
本実施例では、基板上に微結晶シリコン膜を形成したときの平面形状について、図１２乃至図１４を用いて説明する。ここでは、実施の形態１に示す第１の条件で形成した微結晶シリコン膜を試料Ａとし、実施の形態１に示す第２の条件で形成した微結晶シリコン膜を試料Ｂとし、実施の形態１に示す第１の条件及び第２の条件で積層形成した微結晶シリコン膜を試料Ｃとする。
はじめに、試料Ａ乃至試料Ｃの作製方法を以下に説明する。
基板上に、下地膜として厚さ１００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の堆積条件としては、シランの流量を５ｓｃｃｍ、亜酸化窒素の流量を６００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を２５Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、酸化窒化シリコン膜上に厚さ３０ｎｍの微結晶シリコン膜を形成した。
試料Ａ乃至試料Ｃの微結晶シリコン膜の堆積条件としては、材料ガスのシラン、水素、及びアルゴンを処理室に導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。また、試料Ａのシランの流量を１０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとした。また、試料Ｂのシランの流量を７ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとした。また、試料Ｃは、試料Ａの条件で厚さ３ｎｍの微結晶シリコン膜を形成した後、試料Ｂの条件で厚さ２７ｎｍの微結晶シリコン膜を形成した。
試料Ａの平面を撮影したＴＥＭ写真を図１２に示す。なお、ＴＥＭ写真は、加速電圧を３００ｋＶとし、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で観察した高倍率写真である。図１２（Ａ）は５０万倍のＴＥＭ像であり、図１２（Ｂ）は、２００万倍のＴＥＭ像である。
図１２（Ｂ）において、格子縞が観察される領域は単結晶とみなせる微小結晶である結晶子であり、その領域の周辺には非晶質領域が形成される。なお、白色で観察される領域は、隣接する結晶粒の隙間である。
試料Ｂの平面を撮影したＴＥＭ写真を図１３に示す。図１３（Ａ）は５０万倍のＴＥＭ像であり、図１３（Ｂ）は、２００万倍のＴＥＭ像である。
図１３（Ｂ）において、結晶粒の粒径が大きくなるものの、結晶粒の間に白色で観察される領域が多数観察される。また、図１２（Ｂ）と比較して、格子縞が観察される領域は結晶領域が多いと共に、コントラストが強い。このことから、第２の条件で微結晶シリコン膜を形成すると、結晶性が高まるもの、結晶粒の間には隙間が形成されることがわかる。
試料Ｃの平面を撮影したＴＥＭ写真を図１４に示す。図１４（Ａ）は５０万倍のＴＥＭ像であり、図１４（Ｂ）は、２００万倍のＴＥＭ像である。
図１４（Ｂ）において、図１２（Ｂ）及び図１３（Ｂ）と比較して、格子縞が観察される結晶子が多い。また、図１３（Ｂ）と比較して、結晶粒の間に白色で観察される領域が少ない。このことから、第１の条件及び第２の条件で微結晶シリコン膜を形成することで、結晶性が高く、且つ結晶粒の隙間が低減された微結晶半導体膜を形成することができる。
本実施例では、第２の条件で微結晶シリコン膜を形成した薄膜トランジスタ（試料Ｄ）と、第１の条件で微結晶シリコン膜を形成した後、第２の条件で微結晶シリコン膜を積層形成した薄膜トランジスタ（試料Ｅ）との電気特性について説明する。
はじめに薄膜トランジスタの作製工程を、図１及び図２を用いて示す。
基板１０１上に下地絶縁膜（ここでは図示しない。）を形成し、下地絶縁膜上にゲート電極１０３を形成した。
ここでは、基板１０１として、ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）を用いた。
チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン膜を下地絶縁膜上に形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１００ｎｍのアルミニウム膜を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン膜を形成した。次に、チタン膜上にレジストを塗布した後、第１のフォトマスクを用いて露光した後、現像してレジストで形成されるマスクを形成した。
次に、当該レジストで形成されるマスクを用いてエッチング処理を行って、ゲート電極１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用い、ＩＣＰパワー６００Ｗ、バイアスパワー２５０Ｗ、圧力１．２Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ボロン、流量２０ｓｃｃｍの塩素を用いて第１のエッチングを行った後、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、圧力２．０Ｐａ、エッチングガスに流量８０ｓｃｃｍのフッ化炭素を用いて第２のエッチングを行った。
この後、レジストで形成されるマスクを除去した。
次に、ゲート電極１０３及び下地絶縁膜上に、ゲート絶縁膜１０５を形成した。次に、処理室内から基板を搬出し、処理室内をクリーニングし、アモルファスシリコン膜を保護膜として処理室内に堆積した後、処理室内に基板を搬入した。次に、微結晶半導体膜を形成した。
試料Ｄにおいては、ゲート絶縁膜１０５として、厚さ１１０ｎｍの窒化シリコン膜及び厚さ１１０ｎｍの酸化窒化シリコン膜を形成した。また、試料Ｅにおいては、ゲート絶縁膜１０５として、厚さ２５０ｎｍの窒化シリコン膜及び厚さ３０ｎｍの酸化窒化シリコン膜を形成した。
窒化シリコン膜の堆積条件としては、シランの流量を４０ｓｃｃｍ、水素の流量を５００ｓｃｃｍ、窒素の流量を５５０ｓｃｃｍ、アンモニアの流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
酸化窒化シリコン膜の堆積条件としては、シランの流量を５ｓｃｃｍ、亜酸化窒素の流量を６００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を２５Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
試料Ｄにおいては、ゲート絶縁膜１０５上に、第２の条件を用いて、微結晶半導体膜として、厚さ７０ｎｍの微結晶シリコン膜を形成した。試料Ｅにおいては、図１（Ａ）に示すように、ゲート絶縁膜１０５上に、第１の微結晶半導体膜１０７として、第１の条件を用いて厚さ３ｎｍの微結晶シリコン膜を形成した後、図１（Ｂ）に示すように、第２の微結晶半導体膜１０９として、第２の条件を用いて厚さ６７ｎｍの微結晶シリコン膜を形成した。
微結晶半導体膜の第１の条件としては、シランの流量を１０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ（シランの流量に対する水素の流量は１５０倍）、アルゴンの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
微結晶半導体膜の第２の条件としては、シランの流量を７ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ（シランの流量に対する水素の流量は２１４倍）、アルゴンの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、微結晶半導体膜上に半導体膜１１１を形成し、半導体膜１１１上に不純物半導体膜１１３を形成した。
半導体膜１１１の堆積条件としては、シランの流量を４０ｓｃｃｍ、１０００ｐｐｍアンモニア（水素希釈）の流量を１２５ｓｃｃｍ、水素の流量を１３７５ｓｃｃｍ、アルゴンの流量を２０００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用い、厚さ８０ｎｍのシリコン膜を形成した。
不純物半導体膜１１３として、リンが添加されたアモルファスシリコン膜を、厚さ５０ｎｍ形成した。このときの堆積条件は、堆積温度を２８０℃、シランの流量を１００ｓｃｃｍ、０．５％ホスフィン（水素希釈）の流量を１７０ｓｃｃｍ、圧力１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、不純物半導体膜１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストで形成されるマスク１１５を形成した。ここまでの工程を図１（Ｃ）に示す。
当該レジストで形成されるマスクを用いて、微結晶半導体膜、半導体膜１１１、不純物半導体膜１１３をエッチングして、微結晶半導体領域１１７ａ及び非晶質半導体領域１１７ｂを有する半導体積層体１１７、不純物半導体膜１２１を形成した。
ここでは、ＩＣＰ装置を用い、ソースパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いたエッチングを行った。この後、レジストで形成されるマスクを除去した（図１（Ｄ）参照。）。
次に、図５（Ａ）に示すように、ゲート絶縁膜１０５、半導体積層体１１７、不純物半導体膜１２１を覆う導電膜１２７を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン膜を形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム膜を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン膜を形成した。
次に、導電膜１２７上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストで形成されるマスクを形成した。当該レジストで形成されるマスクを用いて導電膜１２７をドライエッチングして、配線１２９ａ及び配線１２９ｂを形成した。次に、不純物半導体膜１２１をドライエッチングしてソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成し、更には、半導体積層体１１７を一部エッチングし、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成した。
ここでは、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素及び流量２０ｓｃｃｍの塩素を用いたエッチングを行った。
なお、半導体積層体１１７の表面から１００ｎｍ〜１２０ｎｍをエッチングし、半導体積層体１３３の配線１２９ａ、１２９ｂに覆われない領域の厚さを３０〜５０ｎｍとした。なお、本実施例では、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂの平面形状は、直線型である。
次に、半導体積層体１３３表面にフッ化炭素プラズマを照射し、半導体積層体１３３表面に残留する不純物を除去した。ここでは、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用いたエッチング条件を用いた。
次に、半導体積層体１３３表面に水プラズマを照射し、半導体積層体１３３表面の欠陥を低減すると共に、ソース領域及びドレイン領域の絶縁性を高めた。ここでは、ソースパワー１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気の導入により発生したプラズマを半導体積層体１３３に照射した。
この後、レジストで形成されるマスクを除去した。ここまでの工程を、図５（Ｂ）に示す。
次に、絶縁膜１３７として、窒化シリコン膜を形成した。このときの堆積条件は、シランの流量を２０ｓｃｃｍ、アンモニアの流量を２２０ｓｃｃｍ、窒素の流量を４５０ｓｃｃｍ、水素の流量を４５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１６０Ｐａ、基板の温度を２５０℃とし、２００Ｗの出力によりプラズマ放電を行って、厚さ３００ｎｍの窒化シリコン膜を形成した。
次に、絶縁膜１３７上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストで形成されるマスクを形成した。当該レジストで形成されるマスクを用いて絶縁膜の一部をドライエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを露出した。また、絶縁膜１３７及びゲート絶縁膜１０５の一部をドライエッチングして、ゲート電極１０３を露出した。この後、レジストで形成されるマスクを除去した。
次に、絶縁膜１３７上に導電膜を形成した後、導電膜上にレジストを塗布し、第５のフォトマスクを用いて露光し、現像してレジストで形成されるマスクを形成した。当該レジストで形成されるマスクを用いて導電膜の一部をウェットエッチングして、バックゲート電極１３９を形成した。
ここでは、導電膜として、スパッタリング法により厚さ５０ｎｍの酸化珪素を含むインジウム錫酸化物を形成した後、ウェットエッチング処理によりバックゲート電極１３９を形成した。なお、図示しないが、バックゲート電極１３９は、ゲート電極１０３と接続している。
この後、レジストで形成されるマスクを除去した。以上の工程により、デュアルゲート型薄膜トランジスタを作製した（図５（Ｃ）参照。）。
次に、試料Ｄの薄膜トランジスタの電流電圧特性を測定した結果を図１５に示し、試料Ｅの薄膜トランジスタの電流電圧特性を測定した結果を図１６に示す。また、図１５及び図１６において、（Ａ）は、ゲート電極１０３のみに上記ゲート電圧を印加した時の電気特性を示し、（Ｂ）は、ゲート電極１０３及びバックゲート電極１３９に上記ゲート電圧を印加したときの電気特性を示す。
また、試料Ｄ及び試料Ｅの薄膜トランジスタにおいて、ドレイン電圧が１０Ｖで、ゲート電圧が１５Ｖのときのオン電流（Ｉｏｎと示す。）、最小オフ電流（Ｉｏｆｆ（ｍｉｎ）と示す。）、最小オフ電流のゲート電圧−１０Ｖのときのオフ電流（Ｉｏｆｆと示す。）、しきい値電圧（Ｖｔｈと示す。）、Ｓ値（Ｓ−ｖａｌｕｅと示す。）、最小オフ電流に対するオン電流の比（Ｉｏｎ／Ｉｏｆｆ＿ｍｉｎと示す。）、ドレイン電圧が１０Ｖのときの電界効果移動度（μＦＥ＿ｓａｔと示す。）を表１に示す。また、試料Ｄ及び試料Ｅにおいて、ゲート電極１０３のみに上記ゲート電圧を印加したときのそれぞれの値をｂｏｔｔｏｍ ｇａｔｅの欄に示し、ゲート電極１０３及びバックゲート電極１３９に上記ゲート電圧を印加したときのそれぞれの値をｄｕａｌ ｇａｔｅの欄に示す。
試料Ｄにおいて、ｂｏｔｔｏｍ ｇａｔｅ型の薄膜トランジスタに対するｄｕａｌ ｇａｔｅ型の薄膜トランジスタの電界効果移動度は１．７９倍である。一方、試料Ｅにおいて、同様の電界効果移動度は１．８９倍である。第１の条件で第１の微結晶半導体膜を形成した後、第２の条件で第２の微結晶半導体膜を形成することで、微結晶半導体膜における結晶粒の隙間を低減し、且つ、ゲート電極側と共にバックゲート電極側の結晶性を高めることが可能であり、薄膜トランジスタの電界効果移動度を高めることができる。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、コントラストが高く、画質の良好な表示装置となる。さらに、当該薄膜トランジスタの面積を縮小することが可能であるため、当該薄膜トランジスタを用いて駆動回路を作製することで、表示装置の狭額縁化が可能である。
１０１ 基板
１０３ ゲート電極
１０５ ゲート絶縁膜
１０７ 微結晶半導体膜
１０９ 微結晶半導体膜
１０７ａ 結晶粒
１０７ｂ 非晶質半導体
１０９ａ 結晶粒
１０９ｂ 非晶質半導体
１１１ 半導体膜
１１１ａ 微結晶半導体領域
１１１ｂ 非晶質半導体領域
１１１ｃ 半導体結晶粒
１１３ 不純物半導体膜
１１５ マスク
１１５ａ マスク
１２９ａ 配線
１２９ｂ 配線
１１７ 半導体積層体
１２１ 不純物半導体膜
１１７ａ 微結晶半導体領域
１１７ｂ 非晶質半導体領域
１２７ 導電膜
１３１ａ 不純物半導体膜
１３１ｂ 不純物半導体膜
１３３ 半導体積層体
１３３ａ 微結晶半導体領域
１３３ｂ 非晶質半導体領域
１３７ 絶縁膜
１３９ バックゲート電極
１２３ プラズマ
１４１ マスク
１３３ｃ 非晶質半導体領域
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７１１ 軸部
２７０５ 表示部
２７０７ 表示部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６１０ リモコン操作機
９６０９ 操作キー
９６０７ 表示部
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０７ 表示部

Claims (3)

  1. 基板上方に設けられた第１のゲート電極と、
    前記第１のゲート電極上方に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上方に設けられた半導体膜と、
    前記半導体膜上方に設けられた第１の電極と、
    前記半導体膜上方に設けられた第２の電極と、
    前記第１の電極上方及び前記第２の電極上方に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上方に設けられた第２のゲート電極と、
    前記半導体膜と前記第１の電極との間に設けられた第１の不純物半導体膜と、
    前記半導体膜と前記第２の電極との間に設けられた第２の不純物半導体膜と、
    前記半導体膜と前記第１の不純物半導体膜との間に設けられた第１の非晶質半導体領域と、
    前記半導体膜と前記第２の不純物半導体膜との間に設けられた第２の非晶質半導体領域と、
    を有し
    前記半導体膜は、前記第１のゲート絶縁膜側において、結晶粒と、前記結晶粒の間を充填するように設けられた非晶質半導体を有する第１の領域を有し、
    前記半導体膜は、前記第２のゲート絶縁膜側において、前記第１の領域よりも結晶性の高い第２の領域を有し、
    前記第２の領域は、前記第２のゲート絶縁膜と接する領域を有することを特徴とする半導体装置。
  2. 基板上方に第１のゲート電極を形成し、
    前記基板及び前記第１のゲート電極上方に第１のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜上方に、第１の条件により第１の微結晶半導体領域を形成し、
    前記第１の微結晶半導体領域上方に、第２の条件により第２の微結晶半導体領域を形成し、
    前記第２の微結晶半導体領域上方に非晶質半導体領域を形成し、
    前記非晶質半導体領域上方に第１の不純物半導体膜を形成し、
    前記第１の不純物半導体膜の一部をエッチングして、島状の第２の不純物半導体膜を形成し、
    前記第１の微結晶半導体領域、前記第２の微結晶半導体領域、及び前記非晶質半導体領域の一部をエッチングして、島状の第１の半導体積層体を形成し、
    前記第２の不純物半導体膜上方に、ソース電極及びドレイン電極として機能する配線を形成し、
    前記第２の不純物半導体膜の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜を形成し、
    前記非晶質半導体領域の一部をエッチングして、一対の非晶質半導体領域を形成するとともに、前記第２の微結晶半導体領域の一部を露出させ、
    前記配線、前記一対の不純物半導体膜、前記一対の非晶質半導体領域及び前記第２の微結晶半導体領域上方に第２のゲート絶縁膜を形成し、
    前記第２のゲート絶縁膜上方に第２のゲート電極を形成し、
    前記第１の条件は、前記第２の条件よりもシリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が小さいことを特徴とする半導体装置の作製方法。
  3. 請求項２において、
    前記第１の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１２５倍以上１８０倍以下であり、
    前記第２の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が２１０倍以上１５００倍以下であることを特徴とする半導体装置の作製方法。
JP2011034587A 2010-02-22 2011-02-21 半導体装置及びその作製方法 Expired - Fee Related JP5775322B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011034587A JP5775322B2 (ja) 2010-02-22 2011-02-21 半導体装置及びその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010036699 2010-02-22
JP2010036699 2010-02-22
JP2011034587A JP5775322B2 (ja) 2010-02-22 2011-02-21 半導体装置及びその作製方法

Publications (3)

Publication Number Publication Date
JP2011192984A JP2011192984A (ja) 2011-09-29
JP2011192984A5 JP2011192984A5 (ja) 2014-04-03
JP5775322B2 true JP5775322B2 (ja) 2015-09-09

Family

ID=44464710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011034587A Expired - Fee Related JP5775322B2 (ja) 2010-02-22 2011-02-21 半導体装置及びその作製方法

Country Status (5)

Country Link
US (1) US8383434B2 (ja)
JP (1) JP5775322B2 (ja)
KR (1) KR101827329B1 (ja)
CN (1) CN102163553B (ja)
TW (1) TWI497724B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
JP5931573B2 (ja) 2011-05-13 2016-06-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN103137691A (zh) * 2011-11-29 2013-06-05 西安电子科技大学 场效应晶体管及其制作方法
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
CN103456744B (zh) * 2013-09-05 2016-08-17 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN109121438B (zh) * 2016-02-12 2022-02-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2022188011A1 (zh) * 2021-03-08 2022-09-15 京东方科技集团股份有限公司 一种显示基板的制作方法
US11862668B2 (en) * 2021-07-02 2024-01-02 Micron Technology, Inc. Single-crystal transistors for memory devices

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
EP0592227A3 (en) 1992-10-07 1995-01-11 Sharp Kk Manufacture of a thin film transistor and production of a liquid crystal display device.
JPH0794749A (ja) * 1993-09-22 1995-04-07 Toshiba Corp 薄膜トランジスタの製造方法
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100865542B1 (ko) 2000-12-06 2008-10-27 소니 가부시끼 가이샤 표시장치용 타이밍 발생회로 및 이것을 탑재한 표시장치
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
JP5028723B2 (ja) * 2001-08-16 2012-09-19 奇美電子股▲ふん▼有限公司 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7753751B2 (en) * 2004-09-29 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the display device
JP2008091599A (ja) * 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP5364293B2 (ja) 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
JP2009049384A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9054206B2 (en) 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5503857B2 (ja) 2007-09-14 2014-05-28 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5311957B2 (ja) * 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US8187956B2 (en) 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101523353B1 (ko) * 2007-12-03 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터 및 반도체 장치
US8378348B2 (en) * 2008-01-25 2013-02-19 Sharp Kabushiki Kaisha Semiconductor element and method for manufacturing the same
US7833885B2 (en) * 2008-02-11 2010-11-16 Applied Materials, Inc. Microcrystalline silicon thin film transistor
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
JP5498762B2 (ja) * 2008-11-17 2014-05-21 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7989325B2 (en) 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Also Published As

Publication number Publication date
CN102163553B (zh) 2016-01-20
US20110204364A1 (en) 2011-08-25
JP2011192984A (ja) 2011-09-29
KR20110096489A (ko) 2011-08-30
TW201133866A (en) 2011-10-01
KR101827329B1 (ko) 2018-02-09
US8383434B2 (en) 2013-02-26
CN102163553A (zh) 2011-08-24
TWI497724B (zh) 2015-08-21

Similar Documents

Publication Publication Date Title
JP5700637B2 (ja) トランジスタ
JP5808589B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5700785B2 (ja) トランジスタ
JP5700638B2 (ja) トランジスタ
JP5775322B2 (ja) 半導体装置及びその作製方法
JP5785770B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5774410B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
US8916425B2 (en) Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
JP5823821B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5709579B2 (ja) 微結晶半導体膜の作製方法
JP5897828B2 (ja) 半導体装置
JP5931573B2 (ja) 半導体装置の作製方法
JP5963414B2 (ja) トランジスタの作製方法
JP5752446B2 (ja) 半導体装置
JP5752447B2 (ja) 半導体装置
JP6006948B2 (ja) 微結晶半導体膜、及び半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150630

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150703

R150 Certificate of patent or registration of utility model

Ref document number: 5775322

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees