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Description

本発明は、薄膜トランジスタ及びその作製方法、及び該薄膜トランジスタを用いた表示装置に関する。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層に、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報
非晶質シリコン層を用いてチャネルが形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層にチャネルが形成される薄膜トランジスタは、非晶質シリコン層でチャネルが形成される薄膜トランジスタと比較して、電界効果移動度は向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタとして使用できることに加えて、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタの形成は、非晶質シリコン層がチャネル形成領域となる薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
そこで、本発明の一態様は、電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供することを課題とする。
本発明の一態様は、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線とを有し、半導体層は、（１）ゲート絶縁層側に形成され、かつ前記配線側に凹凸状の表面（上部表面）を有する微結晶半導体領域と、（２）当該微結晶半導体領域の一部に接し、かつ分離された非晶質半導体領域とを有し、微結晶半導体領域は、非晶質半導体領域に覆われていない第１の微結晶半導体領域と、分離された非晶質半導体領域と接する第２の微結晶半導体領域とで形成され、第１の微結晶半導体領域の厚さｄ１は第２の微結晶半導体領域の厚さｄ２より薄く、且つ第１の微結晶半導体領域の厚さｄ１が３０ｎｍ以上であることを要旨とする薄膜トランジスタである。
また、本発明の一態様は、ゲート電極を覆うゲート絶縁層と、絶縁層と、絶縁層に接するバックゲート電極と、ゲート絶縁層及び絶縁層の間に有する半導体層、不純物半導体層、及び配線とを有し、半導体層は、（１）ゲート絶縁層側に形成され、かつ前記配線側に凹凸状の表面を有する微結晶半導体領域と、（２）当該微結晶半導体領域の一部に接し、かつ分離された非晶質半導体領域とを有し、微結晶半導体領域は、非晶質半導体領域に覆われていない第１の微結晶半導体領域と、分離された非晶質半導体領域と接する第２の微結晶半導体領域とで形成され、第１の微結晶半導体領域の厚さｄ１は第２の微結晶半導体領域の厚さｄ２より薄く、且つ第１の微結晶半導体領域の厚さｄ１が３０ｎｍ以上であることを要旨とする薄膜トランジスタである。
半導体層を構成する微結晶半導体領域及び非晶質半導体領域には窒素が含まれる。このときの窒素濃度の最大値は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、非晶質半導体領域に、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒が分散されていてもよい。なお、ここでは、特に測定方法が記載されていない場合は、濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定された値である。
さらには、上記微結晶半導体領域及び非晶質半導体領域は、ＮＨ基やＮＨ２基などのＮＨｘ基（ｘは０、１、あるいは２）を有してもよい。隣接する微結晶半導体領域の界面（即ち、粒界）、及び微結晶半導体領域と非晶質半導体領域との界面における半導体原子のダングリングボンドがＮＨ基で架橋されて欠陥準位が低減され、キャリアの移動通路が形成される。または、ダングリングボンドがＮＨ２基で終端されて欠陥準位が低減される。
本発明の一態様に係る薄膜トランジスタにおいて、第１の微結晶半導体領域の厚さｄ１及び第２の微結晶半導体領域の厚さｄ２の関係をｄ１＜ｄ２とし、且つｄ１が３０ｎｍ以上とすることで、ソース電極またはドレイン電極に電圧が印加された場合におけるソース電極とドレイン電極との間の抵抗を低減することが可能であり、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。また、上記非晶質半導体領域は、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、非晶質半導体領域をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。
なお、「バックチャネル」とは、半導体層においてソース領域及びドレイン領域と重なっていない領域であり、且つ配線及び半導体層を覆う絶縁層側の領域である。具体的には、第１の微結晶半導体領域において、絶縁層に接する領域近傍と、非晶質半導体領域において絶縁層に接する領域近傍をいう。
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
以上のことから、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
本発明の一実施の形態に係るトランジスタを説明する断面図である。 本発明の一実施の形態に係るトランジスタを説明する断面図である。 本発明の一実施の形態に係るトランジスタを説明する上面図である。 本発明の一実施の形態に係るトランジスタを説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係るトランジスタの作製方法を説明する断面図である。 画素構造を説明する上面図である。 画素構造を説明する断面図である。 画素構造を説明する上面図である。 画素構造を説明する断面図である。 開口部の構造を説明する断面図である。 画素構造を説明する上面図及び断面図である。 配線構造を説明する上面図及び断面図である。 電子書籍の一例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 携帯型のコンピュータの一例を示す斜視図である。 薄膜トランジスタの電界効果移動度を説明する図である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明の一形態であるトランジスタについて、図１乃至図３を参照して説明する。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタについて説明する。
図１は、本実施の形態に示す薄膜トランジスタの断面図を示す。
図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、半導体層１３３と、ゲート電極１０３及び半導体層１３３の間に設けられるゲート絶縁層１０５と、半導体層１３３に接するソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂと、不純物半導体層１３１ａ、１３１ｂに接する配線１２９ａ、１２９ｂとを有する。また、薄膜トランジスタの半導体層１３３、不純物半導体層１３１ａ、１３１ｂ、配線１２９ａ、１２９ｂを覆う絶縁層１３７が形成される。
半導体層１３３は、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する。微結晶半導体領域１３３ａは、第１の面（下部表面）においてゲート絶縁層１０５に接する。また、微結晶半導体領域１３３ａは、第１の面と対向する第２の面（上部表面）において一対の非晶質半導体領域１３３ｂ及び絶縁層１３７に接する。非晶質半導体領域１３３ｂは、第１の面において微結晶半導体領域１３３ａに接する。また、非晶質半導体領域１３３ｂの第１の面と対向する第２の面において、一対の不純物半導体層１３１ａ、１３１ｂに接する。即ち、半導体層１３３のゲート電極１０３と重畳する領域において、微結晶半導体領域１３３ａは、ゲート絶縁層１０５及び絶縁層１３７に接する。
本実施の形態に示す薄膜トランジスタの半導体層１３３の拡大図を図１（Ｂ）に示す。微結晶半導体領域１３３ａにおいて不純物半導体層１３１ａ、１３１ｂと重ならず、表面が平坦であり、非晶質半導体領域１３３ｂに覆われていない微結晶半導体領域（破線１３３＿ａ１で囲まれた第１の微結晶半導体領域）の厚さをｄ１とする。また、不純物半導体層１３１ａ、１３１ｂと重なり、且つ非晶質半導体領域１３３ｂに覆われている微結晶半導体領域（破線１３３＿ａ２で囲まれた第２の微結晶半導体領域）の厚さをｄ２とする。不純物半導体層１３１ａ、１３１ｂと重なる第２の微結晶半導体領域は凹凸状であり、ここでは、ゲート絶縁層１０５の表面から凹凸状の凸部の先端までの距離をｄ２とする。なお、第１の微結晶半導体領域の平坦性は、第２の微結晶半導体領域と比較して高い。
本実施の形態に示す薄膜トランジスタは、ｄ１＜ｄ２であり、且つｄ１が３０ｎｍ以上であることを特徴とする。ｄ１＜ｄ２とすることで、薄膜トランジスタの電界効果移動度を高めることが可能である。また、ｄ１を３０ｎｍ以上とすることで、薄膜トランジスタのオン電流及び電界効果移動度のバラツキを低減することが可能であると共に、電界効果移動度を高めることができる。このため、薄膜トランジスタの電気特性を良好なものとすることができる。
また、半導体層１３３は、ゲート電極１０３より面積が狭く、且つ全ての領域がゲート電極１０３と重畳している。ゲート電極１０３が、基板１０１の裏面（ゲート電極１０３が形成される面と反対側の面）から半導体層１３３に照射する光の遮光部材として機能するため、半導体層１３３に照射される光量を低減する。このため、薄膜トランジスタの光リーク電流を低減することができる。
次に、薄膜トランジスタの各構成について、以下に説明する。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えば上述のフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ＡｇＰｄＣｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム層上にモリブデン層を積層した二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造、銅−マグネシウム合金層と銅層とを積層した二層構造、銅−マンガン合金層と銅層とを積層した二層構造、銅−マンガン合金層と銅層とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗を低くでき、且つ金属層から半導体層への金属元素の拡散を防止することができる。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層１０５を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて見積もった場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて見積もった場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
半導体層１３３は、微結晶半導体領域１３３ａと非晶質半導体領域１３３ｂが積層されることを特徴とする。また、本実施の形態では、微結晶半導体領域１３３ａの第２の面は凹凸状の領域と平坦状の領域を有することを特徴とする。
ここで、半導体層１３３の詳細な構造について説明する。ここでは、図１（Ａ）に示す薄膜トランジスタのゲート絶縁層１０５と、ソース領域またはドレイン領域として機能する不純物半導体層１３１ａとの間の拡大図を、図１（Ｃ）及び図１（Ｄ）に示す。
図１（Ｃ）に示すように、微結晶半導体領域１３３ａの破線１３３＿ａ２の領域は、凹凸状であり、凸部はゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって、幅が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、ゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
微結晶半導体領域１３３ａは、微結晶半導体で形成される。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、熱力学的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している。このため、柱状または針状の結晶粒の界面には、結晶粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。さらに、結晶粒は、双晶を有する場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませても良い。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
微結晶半導体領域１３３ａの厚さｄ２、即ち、ゲート絶縁層１０５との界面から、微結晶半導体領域１３３ａの突起（凸部）の先端までの距離を、３０ｎｍ以上４１０ｎｍ以下、好ましくは３０ｎｍ以上１００ｎｍ以下とすることで、薄膜トランジスタのオン電流及び電界効果移動度のバラツキを低減することが可能であると共に、電界効果移動度を高めることができる。
また、微結晶半導体領域１３３ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体領域１３３ａの結晶性を高めることができるため好ましい。
非晶質半導体領域１３３ｂは、窒素を有する非晶質半導体で形成される。非晶質半導体に含まれる窒素は、ＮＨｘ基（ｘは０、１、あるいは２）として、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、例えばアモルファスシリコンを用いて形成する。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、格子欠陥に起因する吸収スペクトルの寄与が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンススペクトルのピークが、１．３１ｅＶ以上１．３９ｅＶ以下の領域に観察される。なお、代表的な微結晶半導体である微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピークは、０．９８ｅＶ以上１．０２ｅＶ以下の領域に存在し、窒素を含む非晶質半導体は、このことからも微結晶半導体とは異なるものであると言える。
また、非晶質半導体領域１３３ｂの他に、微結晶半導体領域１３３ａにも、ＮＨ基またはＮＨ２基を有してもよい。
また、図１（Ｄ）に示すように、非晶質半導体領域１３３ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒１３３ｃを含ませることで、オン電流と電界効果移動度を高めることが可能である。
ゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体または幅が広がる凸状の微結晶半導体は、微結晶半導体が堆積する条件で微結晶半導体層を形成した後、結晶成長を抑制する条件で非晶質半導体を堆積することで、このような構造となる。
本実施の形態に示す薄膜トランジスタの半導体層１３３は、錐形状または逆錐形状の領域を有するため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体層１３３の抵抗を下げることが可能である。また、微結晶半導体領域と不純物半導体層との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
不純物半導体層１３１ａ、１３１ｂは、リンなどの不純物が添加されたアモルファスシリコン、リンなどの不純物が添加された微結晶シリコン等で形成する。また、不純物が添加されたアモルファスシリコン及び不純物が添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１３１ａ、１３１ｂは、ボロンなどの不純物が添加された微結晶シリコン、ボロンなどの不純物が添加されたアモルファスシリコン等で形成する。なお、半導体層１３３と、配線１２９ａ、１２９ｂとがオーミックコンタクトをする場合は、不純物半導体層１３１ａ、１３１ｂを形成しなくともよい。
また、不純物半導体層１３１ａ、１３１ｂを、リンやボロンなどの不純物が添加された微結晶シリコンで形成する場合は、半導体層１３３と、不純物半導体層１３１ａ、１３１ｂとの間に、さらに微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層１３１ａ、１３１ｂと、半導体層１３３との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
配線１２９ａ、１２９ｂは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
また、図２に示すように、デュアルゲート型の薄膜トランジスタとすることができる。即ち、図１（Ａ）に示す薄膜トランジスタを覆う絶縁層１３７と、絶縁層１３７上において、半導体層１３３と重畳する電極とを有する薄膜トランジスタとすることができる。なお、ここでは、絶縁層１３７を介して半導体層１３３と対向する電極をバックゲート電極１３９と示す。
デュアルゲート型の薄膜トランジスタは、ゲート電極１０３と、バックゲート電極１３９との各々に印加する電位を変えることができる。このため、薄膜トランジスタのしきい値電圧を制御することができる。または、ゲート電極１０３及びバックゲート電極１３９に同じ電位を印加することができる。このため、微結晶半導体領域１３３ａの第１の面及び第２の面近傍にチャネルが形成される。
本実施の形態に示すデュアルゲート型の薄膜トランジスタは、キャリアが流れるチャネルが微結晶半導体領域１３３ａのゲート絶縁層１０５側の第１の面近傍と、絶縁層１３７側の第２の面近傍の２箇所となるため、キャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。このため、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能である。
絶縁層１３７は、ゲート絶縁層１０５と同様に形成することができる。また、絶縁層１３７は、有機樹脂層を用いて形成することができる。有機樹脂層としては、例えばアクリル樹脂、エポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン系樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。
バックゲート電極１３９は、配線１２９ａ、１２９ｂと同様に形成することができる。また、バックゲート電極１３９は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
また、バックゲート電極１３９は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体等が挙げられる。
次に、薄膜トランジスタの平面図である図３を用いて、バックゲート電極の形状を説明する。
図３（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。
また、図３（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁層１０５及び絶縁層１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体層において、キャリアが流れる領域、即ちチャネルが、微結晶半導体領域のゲート絶縁層１０５側、及び絶縁層１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
さらには、図３（Ｃ）に示すように、バックゲート電極１３９は、絶縁層１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図３（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図３（Ｂ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
本実施の形態に示す薄膜トランジスタは、ゲート絶縁層に接する微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体領域とで構成される半導体層を有する。このため、オン電流及び電界効果移動度が高く、オフ電流が低い。また、表面が平坦であり、非晶質半導体領域に覆われていない微結晶半導体領域の厚さをｄ１とし、非晶質半導体領域に覆われている微結晶半導体領域の厚さをｄ２とし、ｄ１＜ｄ２、且つｄ１は３０ｎｍ以上とすることで、薄膜トランジスタのオン電流及び電界効果移動度を上昇させると共に、複数の素子間の電気特性のばらつきを低減することができる。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、コントラストが高く、画質の良好な表示装置となる。また、当該薄膜トランジスタの面積を縮小することが可能であるため、当該薄膜トランジスタを用いて駆動回路を作製することで、表示装置の狭額縁化が可能である。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造の薄膜トランジスタについて、図４を用いて説明する。本実施の形態では、半導体層の形状が実施の形態１と異なる。
図４に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、半導体層１４３と、ゲート電極１０３及び半導体層１４３の間に設けられるゲート絶縁層１０５と、半導体層１４３に接するソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂと、不純物半導体層１３１ａ、１３１ｂに接する配線１２９ａ、１２９ｂとを有する。また、薄膜トランジスタの半導体層１４３、不純物半導体層１３１ａ、１３１ｂ、配線１２９ａ、１２９ｂを覆う絶縁層１３７が形成される。
半導体層１４３は、微結晶半導体領域１４３ａ及び一対の非晶質半導体領域１４３ｂを有する。微結晶半導体領域１４３ａは、第１の面においてゲート絶縁層１０５に接し、第１の面と対向する第２の面において、一対の非晶質半導体領域１４３ｂ及び絶縁層１３７に接する。非晶質半導体領域１４３ｂは、第１の面において微結晶半導体領域１４３ａに接し、第１の面と対向する第２の面において、一対の不純物半導体層１３１ａ、１３１ｂに接する。即ち、半導体層１４３において、ゲート電極１０３と重畳する領域において、微結晶半導体領域１４３ａの一部はゲート絶縁層１０５及び絶縁層１３７に接する。
また、半導体層１４３は、ゲート電極１０３より面積が広く、半導体層１４３の端部においてゲート電極１０３と重畳していない。半導体層１４３の微結晶半導体領域１４３ａ及び配線１２９ａ、１２９ｂが接する領域においては、ショットキー接合が形成されるが、ゲート電極１０３に負の電圧を印加しても、負の電圧の印加による電界が半導体層１４３及び配線１２９ａ、１２９ｂが接する領域まで影響しない。このため、薄膜トランジスタのオフ電流を低減することができる。
（実施の形態３）
ここでは、図１及び図２に示す薄膜トランジスタの作製方法について、図５及び図６を用いて示す。
本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
図５（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３を覆うゲート絶縁層１０５、微結晶半導体層１０７を形成する。
基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。
ゲート電極１０３は、実施の形態１に示すゲート電極１０３に示す材料を適宜用いて形成する。ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物層を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクを用いてエッチングする。
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。後の工程で、ゲート電極１０３上には、絶縁層、半導体層及び配線層を形成するので、これらに段差箇所において切れを生じさせないためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、実施の形態１で示した材料を用いて形成することができる。ゲート絶縁層１０５のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁層１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する半導体層の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
微結晶半導体層１０７は、代表的には、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層等を用いて形成する。微結晶半導体層１０７の厚さは、３０〜１００ｎｍとすることが好ましく、より好ましくは３０〜５０ｎｍとする。これは、微結晶半導体層１０７の厚さが薄すぎると、薄膜トランジスタのオン電流が低減し、また、微結晶半導体層１０７の厚さが厚すぎると、薄膜トランジスタが高温で動作する際に、オフ電流が上昇してしまうためである。微結晶半導体層１０７の厚さを厚さ３０〜１００ｎｍ、好ましくは３０〜５０ｎｍとすることで、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
微結晶半導体層１０７は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍にして堆積性気体を希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは２００〜２８０℃とする。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ゲート絶縁層１０５を窒化シリコン層で形成すると、微結晶半導体層１０７の堆積初期において非晶質半導体領域が形成されやすく、微結晶半導体層１０７の結晶性が低くなり、薄膜トランジスタの電気特性が悪い。このため、ゲート絶縁層１０５を窒化シリコン層で形成する場合は、微結晶半導体層１０７を、シリコンまたはゲルマニウムを含む堆積性気体の希釈率の高い条件、または低温条件で堆積することが好ましい。代表的には、シリコンまたはゲルマニウムを含む堆積気体の流量に対して、水素の流量を２００〜２０００倍、好ましくは２５０〜４００倍とする高希釈率条件が好ましい。また、微結晶半導体層１０７の堆積温度を２００〜２５０℃とする低温条件が好ましい。高希釈率条件または低温条件により、初期に発生する核の密度が高まり、ゲート絶縁層１０５上に形成される非晶質成分が低減し、微結晶半導体層１０７の結晶性が向上する。また、窒化シリコン層で形成したゲート絶縁層１０５の表面を酸化処理することで、微結晶半導体層１０７との密着性が向上する。酸化処理としては、酸化気体の暴露、酸化ガス雰囲気でのプラズマ処理等がある。
微結晶半導体層１０７を形成する際の希釈ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、微結晶半導体層１０７の成膜速度が高まる。また、成膜速度が高まることで、微結晶半導体層１０７に混入される不純物量が低減するため、微結晶半導体層１０７の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
微結晶半導体層１０７を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
なお、微結晶半導体層１０７を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、微結晶半導体層１０７における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。また、微結晶半導体層１０７を形成する前に、フッ素、フッ化窒素、フッ化シラン等のフッ素を含む雰囲気でプラズマを発生させて、フッ素プラズマをゲート絶縁層１０５に曝すことで、緻密な微結晶半導体層１０７を形成することができる。
次に、図５（Ｂ）に示すように、微結晶半導体層１０７上に半導体層１１１を形成する。半導体層１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体層１１１上に、不純物半導体層１１３を形成する。次に、不純物半導体層１１３上にレジストマスク１１５を形成する。
微結晶半導体層１０７を種結晶として、部分的に結晶成長させることで（すなわち、結晶成長を抑制する条件で非晶質半導体を堆積することで）、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
半導体層１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、微結晶半導体層１０７と同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体層１０７と同様に微結晶半導体層を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体層１０７の堆積条件よりも、結晶成長を抑制することができる。具体的には、半導体層１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体層１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層として形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体層１１１を形成する際、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、代表的には１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、半導体層１１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
半導体層１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
ここでは、半導体層１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成したが、他の半導体層１１１の形成方法として、微結晶半導体層１０７の表面に窒素を含む気体を曝して、微結晶半導体層１０７の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして半導体層１１１を形成することで、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
不純物半導体層１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィンなどの不純物（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、不純物が添加されたアモルファスシリコン、または不純物が添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物としてジボランを用いて、グロー放電プラズマにより形成すればよい。
次に、レジストマスク１１５を用いて、微結晶半導体層１０７、半導体層１１１、及び不純物半導体層１１３をエッチングする。この工程により、微結晶半導体層１０７、半導体層１１１、及び不純物半導体層１１３を素子毎に分離し、半導体層１１７、不純物半導体層１２１を形成する。なお、半導体層１１７は、微結晶半導体層１０７及び半導体層１１１の一部であり、微結晶半導体領域１１７ａ、及び非晶質半導体領域１１７ｂを有する。この後、レジストマスクを除去する。
レジストマスク１１５はフォトリソグラフィ工程により形成することができる。
次に、不純物半導体層１２１上に導電層１２７を形成する（図６（Ａ）参照。）。導電層１２７は、実施の形態１に示す配線１２９ａ、１２９ｂと同様の材料を適宜用いることができる。導電層１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１２７は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて導電層１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する（図６（Ｂ）参照。）。導電層１２７のエッチングはドライエッチングまたはウエットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、不純物半導体層１２１及び半導体層１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体層１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体層１３３を形成する。このとき、微結晶半導体領域１３３ａが露出され、かつ平坦な表面を有するように半導体層１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域においては、微結晶半導体領域１３３ａが露出する半導体層１３３となる（図６（Ｃ）を参照。）。
ここでは、エッチングにおいてドライエッチングを用いているため、配線１２９ａ、１２９ｂの端部と、不純物半導体層１３１ａ、１３１ｂの端部とが揃っているが、導電層１２７をウエットエッチングし、不純物半導体層１２１をドライエッチングすると、配線１２９ａ、１２９ｂの端部と、不純物半導体層１３１ａ、１３１ｂの端部とがずれ、断面において、配線１２９ａ、１２９ｂの端部が、不純物半導体層１３１ａ、１３１ｂの端部より内側に位置する。
次に、上記工程までで得られた構成にドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージが入らず、且つ微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂに対するエッチングレートが低い条件を用いる。つまり、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ表面にほとんどダメージを与えず、且つ露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
さらに、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行ってもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。この後、レジストマスクを除去する。なお、当該レジストマスクの除去はドライエッチング前に行ってもよい。
上記したように、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂを形成した後に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、図１（Ａ）に示すような、チャネル形成領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
次に、絶縁層１３７を形成する。絶縁層１３７は、ゲート絶縁層１０５と同様に形成することができる。
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁層１３７に開口部（図示しない。）を形成する。次に、バックゲート電極１３９を形成する（図６（Ｄ）参照。）。
バックゲート電極１３９は、スパッタリング法により、実施の形態１に示す材料を用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストマスクを用いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。
以上の工程により、図２に示すようなデュアルゲート型の薄膜トランジスタを作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態４）
本実施の形態では、表示部の画素２００の一形態について、図７乃至図１１を用いて説明する。
図７は表示装置の表示部の一画素２００を示す上面図である。画素２００には薄膜トランジスタ２５０及び薄膜トランジスタ２５０に接続する画素電極２３９ｂが形成される。
薄膜トランジスタ２５０は、実施の形態１乃至実施の形態３に示す薄膜トランジスタを用いて形成することができる。また、薄膜トランジスタ２５０は、走査線２０３ａの一部であるゲート電極と、半導体層２３３と、信号線２２９ａの一部であるソース電極及びドレイン電極の一方と、ソース電極及びドレイン電極の他方２２９ｂと、バックゲート電極２３９ａと、図示しないゲート絶縁層、信号線２２９ａ及びバックゲート電極２３９ａの間に形成される絶縁層で構成される。また、走査線２０３ａと平行に容量配線２０３ｂが形成される。
本実施の形態においては、薄膜トランジスタのゲート電極（走査線２０３ａ）と同じ層で形成される導電層を第１の導電層とし、薄膜トランジスタのソース電極及びドレイン電極（信号線２２９ａ）と同じ層で形成される導電層を第２の導電層とし、薄膜トランジスタのバックゲート電極２３９ａ及び画素電極２３９ｂと同じ層で形成される導電層を第３の導電層とする。
図７における、走査線２０３ａ及びバックゲート電極２３９ａの接続領域Ａ−Ｂの断面図を図８（Ａ）に示す。
図８（Ａ）において、基板２０１上に走査線２０３ａが形成され、走査線２０３ａ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上に半導体層２３３及び第２の導電層２２９ｃが形成される。半導体層２３３及び第２の導電層２２９ｃ上に絶縁層２３７が形成され、絶縁層２３７上にバックゲート電極２３９ａが形成される。また、開口部２０４ａにおいて、走査線２０３ａ及び第２の導電層２２９ｃが接続し、開口部２３０ａにおいて、第２の導電層２２９ｃ及びバックゲート電極２３９ａが接続する。即ち、第２の導電層２２９ｃを介して、走査線２０３ａ及びバックゲート電極２３９ａが電気的に接続する。
次に、容量素子の一部Ｃ−Ｄの断面図を図８（Ｂ）に示す。
図８（Ｂ）において、基板２０１上に容量配線２０３ｂが形成され、容量配線２０３ｂ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上にソース電極及びドレイン電極の他方２２９ｂが形成される。ソース電極及びドレイン電極の他方２２９ｂ上に絶縁層２３７が形成され、絶縁層２３７上に画素電極２３９ｂが形成される。また、開口部２３０ｂにおいて、ソース電極及びドレイン電極の他方２２９ｂ及び画素電極２３９ｂが接続する。即ち、容量配線２０３ｂ、ゲート絶縁層２０５、及びソース電極及びドレイン電極の他方２２９ｂにより容量素子を構成する。
次に、信号線の一部Ｅ−Ｆの断面図を図８（Ｃ）に示す。
図８（Ｃ）において、基板２０１上に走査線２０３ａ、容量配線２０３ｂ、第１の導電層２０３ｃ、２０３ｄが形成され、これらの上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上に信号線２２９ａが形成される。信号線２２９ａ上に絶縁層２３７が形成され、絶縁層２３７上に第３の導電層２３９ｃが形成される。また、開口部２０４ｂにおいて、第１の導電層２０３ｄ及び信号線２２９ａが接続し、開口部２０４ｃにおいて、第１の導電層２０３ｃ及び信号線２２９ａが接続する。また、開口部２３０ｃ、２３０ｄにおいて、信号線２２９ａ及び第３の導電層２３９ｃが接続する。即ち、第１の導電層２０３ｃ、２０３ｄ、信号線２２９ａ、及び第３の導電層２３９ｃが多層構造であり、且つ同電位である。このため、信号線２２９ａの配線抵抗を低減でき、信号線２２９ａに信号を高速に入力することが可能である。このことから、大面積基板を用いて形成される表示装置において、２倍、３倍等の倍速駆動が可能であり、表示特性の優れた表示装置とすることができる。
図９は画素２００の変形例である。ここでは、図７と異なる、走査線２０３ａ及びバックゲート電極２３９ｄの接続領域、ならびに容量素子の構造を説明する。
図９における走査線２０３ａ及びバックゲート電極２３９ｄの接続領域Ｇ−Ｈの断面図を図１０（Ａ）に示す。
図１０（Ａ）において、基板２０１上に走査線２０３ａが形成され、走査線２０３ａ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上に第２の導電層２２９ｄが形成される。第２の導電層２２９ｄ上に絶縁層２３７が形成され、絶縁層２３７上にバックゲート電極２３９ｄが形成される。また、開口部２４０ａにおいて、走査線２０３ａ及びバックゲート電極２３９ｄが接続し、開口部２３０ｅにおいて、第２の導電層２２９ｄ及びバックゲート電極２３９ｄが接続する。即ち、走査線２０３ａ、第２の導電層２２９ｄ、及びバックゲート電極２３９ｄが電気的に接続する。
次に、容量素子の一部Ｉ−Ｊの断面図を図１０（Ｂ）に示す。
図１０（Ｂ）において、基板２０１上に容量配線２０３ｂが形成され、容量配線２０３ｂ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上にソース電極及びドレイン電極の他方２２９ｂが形成される。ソース電極及びドレイン電極の他方２２９ｂ上に絶縁層２３７が形成され、絶縁層２３７上に画素電極２３９ｂが形成される。また、開口部２０４ｅにおいて、容量配線２０３ｂ及びソース電極及びドレイン電極の他方２２９ｂが接続する。即ち、ソース電極及びドレイン電極の他方２２９ｂ、絶縁層２３７、及び画素電極２３９ｂにより容量素子を構成する。
なお、ここでは、図示しないが、図１０（Ｂ）において、開口部２０４ｅを形成せず、容量配線２０３ｂ、ゲート絶縁層２０５、及びソース電極並びにドレイン電極の他方２２９ｂにより第１の容量素子を形成し、ソース電極及びドレイン電極の他方２２９ｂ、絶縁層２３７、及び画素電極２３９ｂにより第２の容量素子を構成することができる。このような構造により、一画素あたり２つの容量素子が設けられるため、一画素あたりの容量を増大させることが可能であり、容量素子の面積を縮小でき、画素の開口率を高めることができる。
なお、図８及び図１０に示す開口部の構造の変形例について、図１１を用いて説明する。なお、ここでは、図８（Ａ）の開口部２３０ａの変形例を示すが、適宜図８（Ｂ）、図８（Ｃ）、及び図１０のいずれにも適用することができる。
図１１（Ａ）では、第２の導電層２２９ｃ及びバックゲート電極２３９ａが、複数の開口部２３０ｆ〜２３０ｉにおいて接続する。複数の開口部で第２の導電層２２９ｃ及びバックゲート電極２３９ａが接続されるため、確実に第２の導電層２２９ｃ及びバックゲート電極２３９ａを導通させることができる。
また、図１１（Ｂ）に示すように、第２の導電層２２９ｃ及びバックゲート電極２３９ａが、開口面積の広い開口部２３０ｊにおいて接続してもよい。このため、第２の導電層２２９ｃ及びバックゲート電極２３９ａの接触面積が広い。
このような形状の開口部により、第２の導電層２２９ｃ、及びバックゲート電極２３９ａの接触面積を増大させることが可能である。
（実施の形態５）
本実施の形態では、表示不良を低減できる画素構造について、図１２を用いて説明する。
図１２（Ａ）は表示装置の表示部の一画素２００の上面図である。画素２００には薄膜トランジスタ２５１ａ、２５１ｂ、及び薄膜トランジスタ２５１ａ、２５１ｂに接続する画素電極２３９ｂが形成される。
薄膜トランジスタ２５１ａ、２５１ｂは、実施の形態１乃至実施の形態３に示す薄膜トランジスタを用いて形成することができる。また、薄膜トランジスタ２５１ａ、２５１ｂは、走査線２０３ａの一部であるゲート電極と、半導体層２３３と、不純物半導体層２３１ａ、２３１ｂと、信号線２２９ａの一部であるソース電極及びドレイン電極の一方と、ソース電極及びドレイン電極の他方２２９ｂと、バックゲート電極２３９ａと、図示しないゲート絶縁層、信号線２２９ａ及びバックゲート電極２３９ａの間に形成される絶縁層で構成される。また、走査線２０３ａと平行に容量配線２０３ｂが形成される。薄膜トランジスタ２５１ａ及び薄膜トランジスタ２５１ｂは、同一の信号線２２９ａの一部であるソース電極及びドレイン電極の一方と、ソース電極及びドレイン電極の他方２２９ｂで構成されているため、並列に接続されている。
薄膜トランジスタ２５１ａ、２５１ｂの断面図Ｍ−Ｎを図１２（Ｂ）に示す。
図１２（Ｂ）に示す薄膜トランジスタ２５１ａ、２５１ｂにおいて、基板２０１上に走査線２０３ａが形成され、走査線２０３ａ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上に半導体層２３３、不純物半導体層２３１ａ、２３１ｂ、信号線２２９ａの一部であるソース電極及びドレイン電極の一方と、ソース電極及びドレイン電極の他方２２９ｂが形成される。半導体層２３３、不純物半導体層２３１ａ、２３１ｂ、信号線２２９ａ、ソース電極及びドレイン電極の他方２２９ｂ上に絶縁層２３７が形成され、絶縁層２３７上にバックゲート電極２３９ａが形成される。
ここで信号線２２９ａをドレインとし、ソース電極及びドレイン電極の他方２２９ｂをソースとすると、薄膜トランジスタ２５１ａにおけるドレインとバックゲート電極２３９ａの重なり幅をｄ１、ソースとバックゲート電極２３９ａの重なり幅をｄ２とする。また、薄膜トランジスタ２５１ｂにおけるドレインとバックゲート電極２３９ａとの重なり幅をｄ４、ソースとバックゲート電極２３９ａとの重なり幅をｄ３とする。薄膜トランジスタ２５１ａ及び薄膜トランジスタ２５１ｂにおいて、ソースとバックゲート電極２３９ａの寄生容量はｄ２及びｄ３の重畳部で形成され、ドレインとバックゲート電極２３９ａの寄生容量はｄ１及びｄ４の重畳部で形成される。このため、バックゲート電極２３９ａと、信号線２２９ａの一部であるソース電極及びドレイン電極の一方、並びにソース電極及びドレイン電極の他方２２９ｂとの位置がずれても、薄膜トランジスタ２５１ａ及び薄膜トランジスタ２５１ｂは並列接続されており、それぞれの薄膜トランジスタの寄生容量の合計が一定となるため、各画素における信号線２２９ａの寄生容量を一定とすることができる。
以上のことから、信号線に生じる寄生容量のばらつきを低減し、配線の遅延のばらつきを縮小し、信号線の信号を高速に伝達するように設計することが可能である。このことから、大面積基板を用いて形成される表示装置において、２倍、３倍等の倍速駆動が可能であり、表示特性の優れた表示装置とすることができる。
（実施の形態６）
本実施の形態では、表示不良を低減できる配線構造について、図１３を用いて説明する。
図１３（Ａ）は、信号線２２９ｅの上面図であり、薄膜トランジスタのゲート電極と同じ層で形成される第１の導電層２０３ｅと、バックゲート電極及び画素電極と同じ層で形成される第３の導電層２３９ｅが形成される。
図１３（Ｂ）に、図１３（Ａ）のＫ−Ｌの断面構造を示す。
図１３（Ｂ）において、基板２０１上に第１の導電層２０３ｅが形成され、第１の導電層２０３ｅ上にゲート絶縁層２０５が形成される。また、ゲート絶縁層２０５上に信号線２２９ｅが形成される。信号線２２９ｅ上に絶縁層２３７が形成され、絶縁層２３７上に第３の導電層２３９ｅが形成される。また、開口部２４０ｂ、２４０ｃにおいて、第１の導電層２０３ｅ及び第３の導電層２３９ｅが接続する。即ち、ゲート絶縁層２０５及び絶縁層２３７を介して、同電位である第１の導電層２０３ｅ及び第３の導電層２３９ｅが、信号線２２９ｅを覆っている。このため、信号線の近傍に大電流を流す配線（例えば、電源線）が配置していても、第１の導電層２０３ｅ及び第３の導電層２３９ｅが大電流を流す配線が発生するノイズをブロックすることができる。このため、信号線２２９ｅの電位を所定の電位とすることが可能であり、表示不良を低減することができる。
なお、信号線２２９ｅ及び第３の導電層２３９ｅの間に生じする寄生容量を低減することで、信号線の信号を高速に伝達することができる。
なお、本実施の形態では、信号線に関して説明したが、他の配線に図１３に示す構造を適用できる。
（実施の形態７）
本発明の一態様の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
（実施の形態８）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デンジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１４に示す。
図１４は、一例として、電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４では表示部２７０５）に文章を表示し、左側の表示部（図１４では表示部２７０７）に画像を表示することができる。
また、図１４では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１５（Ａ）は、一例として、テレビジョン装置９６００を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１５（Ｂ）は、デジタルフォトフレームの一例として、デジタルフォトフレーム９７００を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１６は携帯型のコンピュータの一例を示す斜視図である。
図１６の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図１６の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
本実施例では、図１（Ａ）に示したシングルゲート型薄膜トランジスタと、図２に示したデュアルゲート型薄膜トランジスタの電気特性の変化について説明する。
はじめに薄膜トランジスタの作製工程を、図５及び図６を用いて示す。
基板１０１上に下地絶縁層（ここでは図示しない。）を形成し、下地絶縁層上にゲート電極１０３を形成した。
ここでは、基板１０１として、ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）を用いた。
チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を下地絶縁層上に形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１００ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。次に、チタン層上にレジストを塗布した後、第１のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。
次に、当該レジストマスクを用いてエッチング処理を行って、ゲート電極１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用い、ＩＣＰパワー６００Ｗ、バイアスパワー２５０Ｗ、圧力１．２Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ボロン、流量２０ｓｃｃｍの塩素を用いて第１のエッチングを行った後、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、圧力２．０Ｐａ、エッチングガスに流量８０ｓｃｃｍのフッ化炭素を用いて第２のエッチングを行った。
この後、レジストマスクを除去した。
次に、ゲート電極１０３及び下地絶縁層上に、ゲート絶縁層１０５、微結晶半導体層１０７を形成した。ここまでの工程を、図５（Ａ）に示す。
ここでは、ゲート絶縁層１０５として、厚さ１１０ｎｍの窒化シリコン層及び厚さ１１０ｎｍの酸化窒化シリコン層を形成した。
窒化シリコン層の堆積条件としては、シランの流量を４０ｓｃｃｍ、水素の流量を５００ｓｃｃｍ、窒素の流量を５５０ｓｃｃｍ、アンモニアの流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
酸化窒化シリコン層の堆積条件としては、シランの流量を５ｓｃｃｍ、亜酸化窒素の流量を６００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を２５Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、処理室内から基板を搬出した後、処理室内をクリーニングし、アモルファスシリコン層を保護層として処理室内に堆積した後、処理室内に基板を搬入した後、微結晶半導体層１０７を形成した。
微結晶半導体層１０７の堆積条件としては、シランの流量を１０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
ここでは、試料１においては微結晶半導体層１０７として、厚さ５０ｎｍの微結晶シリコン層を形成した。また、試料２では微結晶半導体層１０７として、厚さ７０ｎｍの微結晶シリコン層を形成した。また、試料３では微結晶半導体層１０７として、厚さ９０ｎｍの微結晶シリコン層を形成した。
次に、微結晶半導体層１０７上に半導体層１１１を形成し、半導体層１１１上に不純物半導体層１１３を形成した。
半導体層１１１の堆積条件としては、シランの流量を４０ｓｃｃｍ、１０００ｐｐｍアンモニア（水素希釈）の流量を１２５ｓｃｃｍ、水素の流量を１３７５ｓｃｃｍ、アルゴンの流量を２０００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
ここでは、試料１においては半導体層１１１として、厚さ１００ｎｍのシリコン層を形成した。また、試料２では半導体層１１１として、厚さ８０ｎｍのシリコン層を形成した。また、試料３では半導体層１１１として、厚さ６０ｎｍのシリコン層を形成した。
不純物半導体層１１３として、リンが添加されたアモルファスシリコン層を、厚さ５０ｎｍ形成した。このときの堆積条件は、堆積温度を２８０℃、シランの流量を１００ｓｃｃｍ、０．５％ホスフィン（水素希釈）の流量を１７０ｓｃｃｍ、圧力１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、図５（Ｂ）に示すように、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスク１１５を形成した。
当該レジストマスクを用いて、微結晶半導体層１０７、半導体層１１１、不純物半導体層１１３をエッチングして、微結晶半導体領域１１７ａ及び非晶質半導体領域１１７ｂを有する半導体層１１７、不純物半導体層１２１を形成した。
ここでは、ＩＣＰ装置を用い、ソースパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いたエッチングを行った（図５（Ｃ）参照。）。この後、レジストマスクを除去した。
次に、図６（Ａ）に示すように、ゲート絶縁層１０５、半導体層１１７、不純物半導体層１２１を覆う導電層１２７を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。
次に、導電層１２７上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２７をドライエッチングして、配線１２９ａ及び配線１２９ｂを形成した（図６（Ｂ）参照。）次に、不純物半導体層１２１をドライエッチングしてソース領域及びドレイン領域として機能する一対の不純物半導体層１３１ａ、１３１ｂを形成し、更には、半導体層１１７を一部エッチングし、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体層１３３を形成した。
ここでは、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素及び流量２０ｓｃｃｍの塩素を用いたエッチングを行った。
また、試料１において、半導体層１３３の凹部の深さを１２５〜１４５ｎｍとするエッチングを行い、半導体層１３３の配線１２９ａ、１２９ｂに覆われない領域の厚さを５〜２５ｎｍとし、試料２では、半導体層１３３の凹部の深さを１０５〜１２５ｎｍとするエッチングを行い、半導体層１３３の配線１２９ａ、１２９ｂに覆われない領域の厚さを２５〜４５ｎｍとし、試料３では、半導体層１３３の凹部の深さを８５〜１０５ｎｍとするエッチングを行い、半導体層１３３の配線１２９ａ、１２９ｂに覆われない領域の厚さを４５〜６５ｎｍとした。なお、本実施例では、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂの平面形状は、直線型である。
次に、半導体層１３３表面にフッ化炭素プラズマを照射し、半導体層１３３表面に残留する不純物を除去した。ここでは、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用いたエッチング条件を用いた。
次に、半導体層１３３表面に水プラズマを照射し、半導体層１３３表面の欠陥を低減すると共に、ソース領域及びドレイン領域の絶縁性を高めた。ここでは、ソースパワー１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気の導入により発生したプラズマを半導体層１３３に照射した。
この後、レジストマスクを除去した。ここまでの工程を、図６（Ｃ）に示す。
以上の工程により、図１（Ａ）に示すシングルゲート型薄膜トランジスタを作製した。
次に、絶縁層１３７として、窒化シリコン層を形成した。このときの堆積条件は、シランの流量を２０ｓｃｃｍ、アンモニアの流量を２２０ｓｃｃｍ、窒素の流量を４５０ｓｃｃｍ、水素の流量を４５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１６０Ｐａ、基板の温度を２５０℃とし、２００Ｗの出力によりプラズマ放電を行って、厚さ３００ｎｍの窒化シリコン層を形成した。
次に、絶縁層１３７上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを露出した。また、絶縁層１３７及びゲート絶縁層１０５の一部をドライエッチングして、ゲート電極１０３を露出した。この後、レジストマスクを除去した。
また、絶縁層１３７上に導電層を形成した後、導電層上にレジストを塗布した後、第５のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層の一部をウエットエッチングして、バックゲート電極１３９を形成した。
ここでは、導電層として、スパッタリング法により厚さ５０ｎｍの酸化珪素を含むインジウム錫酸化物を形成した後、ウエットエッチング処理によりバックゲート電極１３９を形成した。なお、図示しないが、バックゲート電極１３９は、ゲート電極１０３と接続している。
この後、レジストマスクを除去した。以上の工程により、図２に示すデュアルゲート型薄膜トランジスタを作製した（図６（Ｄ）参照。）。
次に、シングルゲート型薄膜トランジスタにおける、試料１乃至試料３の電界効果移動度を測定した結果を図１７（Ａ）に示す。また、デュアルゲート型薄膜トランジスタにおける、試料１乃至試料３の電界効果移動度を測定した結果を図１７（Ｂ）に示す。横軸は、試料１乃至試料３に形成される薄膜トランジスタにおける、絶縁層１３７と直接接する微結晶半導体領域１３３ａの厚さ（これをチャネル膜厚とも呼ぶ。）を示す。また、左縦軸はドレイン電圧が１０Ｖの電界効果移動度を示す。なお、本実施例のシングルゲート型薄膜トランジスタのチャネル長を３．６μｍ、チャネル幅を１９．６μｍ、ゲート絶縁層の厚さを２２０ｎｍ、平均誘電率を５．１７として電界効果移動度を計算した。
図１７（Ａ）及び、図１７（Ｂ）より、バックゲートの有無に関係なく、試料１のように、絶縁層１３７と直接接する微結晶半導体領域１３３ａの厚さが３０ｎｍ未満においては、電界効果移動度のばらつきが大きくなるが、試料２及び試料３のように、絶縁層１３７と直接接する微結晶半導体領域１３３ａの厚さが３０ｎｍ以上においては、電界効果移動度のばらつきが小さくなる。
試料２と試料３のように、絶縁層１３７と直接接する微結晶半導体領域１３３ａの厚さが、３０ｎｍ以上においては、シングルゲート型薄膜トランジスタとデュアルゲート型薄膜トランジスタを比較すると、シングルゲート型をデュアルゲート型にすることで、電界効果移動度が向上する。
以上のことから、試料２と試料３のように、絶縁層１３７と直接接する微結晶半導体領域１３３ａの厚さを３０ｎｍ以上とすることで、ばらつきを低減しつつ、電界効果移動度を向上させることができる。また、デュアルゲート型にすることで、バラツキを低減しつつ、さらに電界効果移動度を向上させることが可能である。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、コントラストが高く、画質の良好な表示装置となる。また、当該薄膜トランジスタの面積を縮小することが可能であるため、当該薄膜トランジスタを用いて駆動回路を作製することで、表示装置の狭額縁化が可能である。
１０１ 基板
１０３ ゲート電極
１０５ ゲート絶縁層
１１１ 半導体層
１１３ 不純物半導体層
１１７ 半導体層
１１７ａ 微結晶半導体領域
１１７ｂ 非晶質半導体領域
１２１ 不純物半導体層
１２９ａ 配線
１２９ｂ 配線
１３１ａ 不純物半導体層
１３１ｂ 不純物半導体層
１３３ 半導体層
１３３ａ 微結晶半導体領域
１３３ｂ 非晶質半導体領域
１３７ 絶縁層
１３９ バックゲート電極
１４３ 半導体層
１４３ａ 微結晶半導体領域
１４３ｂ 非晶質半導体領域
１２７ 導電層
２００ 画素
２０１ 基板
２０５ ゲート絶縁層
２０３ａ 走査線
２０３ｂ 容量配線
２０３ｃ 第１の導電層
２０３ｄ 第１の導電層
２０３ｅ 第１の導電層
２２９ａ 信号線
２２９ｂ ソース電極及びドレイン電極の他方
２２９ｃ 第２の導電層
２２９ｅ 信号線
２３０ｅ 開口部
２３３ 半導体層
２３７ 絶縁層
２３９ａ バックゲート電極
２３９ｂ 画素電極
２３９ｃ 第３の導電層
２３９ｄ バックゲート電極
２３９ｅ 第３の導電層
２４０ａ 開口部
２４０ｂ 開口部
２４０ｃ 開口部
２５０ 薄膜トランジスタ
２５１ａ 薄膜トランジスタ
２５１ｂ 薄膜トランジスタ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード

Claims (2)

  1. ゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上の半導体層と、
    前記半導体層上の配線と、を有し、
    前記半導体層は、結晶を有する第１の領域と、前記第１の領域上の非晶質である第２の領域とを有し、
    前記結晶は、２ｎｍ以上２００ｎｍ以下の結晶粒径を有し、
    前記第１の領域は、前記第２の領域と重なる第１の部分と、前記第２の領域と重ならない第２の部分とを有し、
    前記第２の部分の厚さｄ１は前記第１の部分の厚さｄ２より薄く、且つ前記第２の部分の厚さｄ１が３０ｎｍ以上であり、
    前記第２の部分の上面は平坦であり、前記第１の部分の上面は凹凸状であり、
    前記第１の部分は、前記ゲート電極と重ならない部分を有することを特徴とするトランジスタ。
  2. 第１のゲート電極と、
    前記第１のゲート電極上の第１の絶縁層と、
    前記第１の絶縁層上の半導体層と、
    前記半導体層上の第２の絶縁層と、
    前記第２の絶縁層上の第２のゲート電極と、
    前記半導体層と電気的に接続する配線と、を有し、
    前記半導体層は、結晶を有する第１の領域と、前記第１の領域上の非晶質である第２の領域とを有し、
    前記結晶は、２ｎｍ以上２００ｎｍ以下の結晶粒径を有し、
    前記第１の領域は、前記第２の領域と重なる第１の部分と、前記第２の領域と重ならない第２の部分とを有し、
    前記第２の部分の厚さｄ１は前記第１の部分の厚さｄ２より薄く、且つ前記第２の部分の厚さｄ１が３０ｎｍ以上であり、
    前記第２の部分の上面は平坦であり、前記第１の部分の上面は凹凸状であり、
    前記第１の部分は、前記第１及び前記第２のゲート電極と重ならない部分を有することを特徴とするトランジスタ。
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