JP5700638B2 - トランジスタ - Google Patents

トランジスタ Download PDF

Info

Publication number
JP5700638B2
JP5700638B2 JP2010289485A JP2010289485A JP5700638B2 JP 5700638 B2 JP5700638 B2 JP 5700638B2 JP 2010289485 A JP2010289485 A JP 2010289485A JP 2010289485 A JP2010289485 A JP 2010289485A JP 5700638 B2 JP5700638 B2 JP 5700638B2
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
oxide
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010289485A
Other languages
English (en)
Other versions
JP2011155256A5 (ja
JP2011155256A (ja
Inventor
宮入　秀和
秀和 宮入
慎也 笹川
慎也 笹川
求 倉田
求 倉田
麻美 田所
麻美 田所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010289485A priority Critical patent/JP5700638B2/ja
Publication of JP2011155256A publication Critical patent/JP2011155256A/ja
Publication of JP2011155256A5 publication Critical patent/JP2011155256A5/ja
Application granted granted Critical
Publication of JP5700638B2 publication Critical patent/JP5700638B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Description

本発明は、薄膜トランジスタ及びその作製方法、及び該薄膜トランジスタを用いた表示装置に関する。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層を用いてチャネル形成領域が形成する薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層に、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報
バンドギャップが広い非晶質シリコン層を用いてチャネルが形成される薄膜トランジスタは、配線及び非晶質シリコン層の側部に電界が印加された場合に、非晶質シリコン層の側部から配線へキャリアが注入されず、オフ電流は高くならない。しかしながら、電界効果移動度及びオン電流が低いといった問題がある。
一方、バンドギャップの狭い微結晶シリコン層を用いてチャネルが形成される薄膜トランジスタは、非晶質シリコン層でチャネルが形成される薄膜トランジスタと比較して、電界効果移動度は向上するものの、配線及び微結晶シリコン層の側部に電界が印加された場合に、当該領域における障壁ポテンシャルが低くなり、微結晶シリコン層から配線へキャリアが注入され、オフ電流が高くなってしまう。この結果、十分なスイッチング特性が得られないといった問題がある。
また、微結晶シリコン層の側部及び配線の界面に電界が印加されない構造として、ゲート電極の端部の外側に、微結晶シリコン層の側部及び配線の界面が配置される構造とすることができる。このような構造とすると、平面形状において、ゲート電極の外側で微結晶シリコン層がはみ出すために、微結晶シリコン層の側部及び配線の界面に電界が印加されず、微結晶シリコン層から配線へのキャリアの注入が起きないが、基板側からの光、代表的にはバックライトを微結晶シリコン層が吸収してしまい、光電流が発生してしまう。この結果、実使用環境下でのオフ電流は高くなってしまい、オフ電流を低減することができない。
一方、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタとして使用できることに加えて、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン層を用いてチャネルが形成される薄膜トランジスタは、非晶質シリコン層をチャネルに用いる薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと年々大型化が進んでいる。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
そこで、本発明の一態様は、電気特性が良好な薄膜トランジスタを提供することを課題とする。また、本発明の一態様は、電気特性が良好な薄膜トランジスタを生産性高く作製する方法を提供することを課題とする。
本発明の一態様は、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接し、且つ凹凸状の微結晶半導体領域及び非晶質半導体領域を有する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線と、微結晶半導体領域及び配線の間に形成される第１の酸化物領域と、非晶質半導体領域及び配線の間に形成される第２の酸化物領域とを有し、エネルギー分散型Ｘ線分光法（ＥＤＸ；Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において測定される、配線を構成する元素のプロファイル及び半導体層を構成する元素のプロファイルの交点から、半導体層側において、第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１及び第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２は、１＜ｍ１／ｍ２＜１０であることを要旨とする薄膜トランジスタである。なお、半導体層はゲート電極より面積が小さく、且つ半導体層の全てがゲート電極と重畳していてもよい。
また、本発明の一態様は、ゲート電極を覆うゲート絶縁層と、絶縁層と、絶縁層に接するバックゲート電極と、ゲート絶縁層と絶縁層との間に形成される、凹凸状の微結晶半導体領域及び非晶質半導体領域を有する半導体層と、半導体層上に形成される不純物半導体層と、不純物半導体層に接する配線と、微結晶半導体領域及び配線の間に形成される第１の酸化物領域と、非晶質半導体領域及び配線の間に形成される第２の酸化物領域とを有し、エネルギー分散型Ｘ線分光法で測定される、配線を構成する元素のロファイル及び半導体層を構成する元素のプロファイルの交点から、半導体層側において、第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１及び第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２は、１＜ｍ１／ｍ２＜１０であることを要旨とする薄膜トランジスタである。なお、半導体層はゲート電極より面積が小さく、且つ半導体層の全てがゲート電極と重畳していてもよい。
エネルギー分散型Ｘ線分光法で測定される、配線を構成する元素のプロファイル及び半導体層を構成する元素のプロファイルの交点から、半導体層側、代表的には１０ｎｍ以下の範囲において、第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１に対する第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２の比は、１＜ｍ１／ｍ２＜１０であることから、配線及び微結晶半導体領域の間に形成される第１の酸化物領域は、配線及び非晶質半導体領域の間に形成される第２の酸化物領域と比較して、エネルギー分散型Ｘ線分光法で測定される酸素の検出量が多い。即ち、配線及び微結晶半導体領域の間に形成される第１の酸化物領域は、絶縁性が高い。このため、微結晶半導体領域及び配線の間に障壁を形成することが可能であり、配線から微結晶半導体領域へのキャリアの注入を低減できるため、薄膜トランジスタのオフ電流を低減することができる。
また、半導体層を構成する微結晶半導体領域及び非晶質半導体領域には窒素が含まれる。このときの窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、非晶質半導体領域に、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒が分散されていてもよい。なお、本明細書中では、特に測定方法が記載されていない場合は、濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定された値である。
さらには、上記微結晶半導体領域及び非晶質半導体領域は、窒素、ＮＨ基、またはＮＨ２基を有してもよい。隣接する微結晶粒の界面（即ち、粒界）、及び微結晶半導体領域と非晶質半導体領域との界面における半導体原子のダングリングボンドがＮＨ基で架橋されて欠陥準位が低減され、キャリアの移動通路が形成される。または、ダングリングボンドがＮＨ２基で終端されて欠陥準位が低減される。
半導体層及び配線の間に設ける障壁領域は、絶縁領域または非晶質領域である。絶縁領域は、半導体窒化物または半導体酸化物であり、半導体窒化物としては、窒化シリコン、窒化酸化シリコン等があり、半導体酸化物としては、酸化シリコン、酸化窒化シリコン等がある。半導体層及び配線の間に絶縁領域を設けることで、絶縁領域が障壁となり、半導体層から配線へのホールの注入が低減できる。
また、障壁領域の非晶質領域は、半導体層の微結晶半導体領域よりもバンドギャップの広い非晶質領域であり、代表的にはアモルファスシリコン、アモルファスシリコンゲルマニウム、またはアモルファスゲルマニウム等がある。半導体層及び配線の間に微結晶半導体領域よりバンドギャップの広い非晶質領域を設けることで、非晶質領域が障壁となり、半導体層から配線へのホールの注入が低減できる。
これらの結果、薄膜トランジスタにおいて、ソース電極またはドレイン電極に電圧が印加された場合におけるゲート絶縁層とソース領域及びドレイン領域との間の抵抗を低減することが可能であり、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。また、上記非晶質半導体領域は、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体領域であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、非晶質半導体領域をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、半導体層及び配線の間に障壁領域である酸化物領域を形成することで、バンドギャップの狭い微結晶半導体領域から配線へのキャリア注入を低減することができ、オフ電流を低減することができる。
なお、「バックチャネル」とは、半導体層においてソース領域及びドレイン領域と重なっていない領域であり、且つ配線及び半導体層を覆う絶縁層側の領域である。
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。
以上のことから、薄膜トランジスタのオフ電流を低減し、オン電流及び電界効果移動度を向上させることができる。また、オフ電流が低く、オン電流及び電界効果移動度が高く、オンオフ比が非常に良好な薄膜トランジスタを生産性高く作製することができる。
本発明の一実施の形態に係る薄膜トランジスタを説明する断面図及びプロファイルである。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する上面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 電子書籍の一例を説明する外観図である。 テレビジョン装置およびデジタルフォトフレームの例を説明する外観図である。 携帯型のコンピュータの一例を説明する斜視図である。 実施例１で作製した薄膜トランジスタを説明するＳＴＥＭ像である。 ＥＤＸの測定結果を説明する図である。 ＥＤＸの測定結果を説明する図である。 ＥＤＸの測定結果から、酸素の１０区間移動平均の最大傾きを説明する図である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明の一形態である薄膜トランジスタについて、図１を参照して説明する。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタについて説明する。
図１は、本実施の形態に示す薄膜トランジスタの断面図を示す。
図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、半導体層１３３と、ゲート電極１０３及び半導体層１３３の間に設けられるゲート絶縁層１０５と、半導体層１３３に接するソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂと、不純物半導体層１３１ａ、１３１ｂに接する配線１２９ａ、１２９ｂとを有する。また、半導体層１３３の側部、即ち、半導体層１３３と配線１２９ａ、１２９ｂの間に酸化物領域が形成される。また、薄膜トランジスタの半導体層１３３、不純物半導体層１３１ａ、１３１ｂ、配線１２９ａ、１２９ｂを覆う絶縁層１３７が形成されてもよい。
半導体層１３３は、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する。微結晶半導体領域１３３ａは、第１の面においてゲート絶縁層１０５に接し、第１の面と対向する第２の面において一対の非晶質半導体領域１３３ｂ及び絶縁層１３７に接する。非晶質半導体領域１３３ｂは、分離されており、第１の面において微結晶半導体領域１３３ａに接し、第１の面と対向する第２の面において、一対の不純物半導体層１３１ａ、１３１ｂに接する。即ち、半導体層１３３のゲート電極１０３と重畳する領域において、微結晶半導体領域１３３ａがゲート電極１０３に接するゲート絶縁層１０５、及び絶縁層１３７に接する。また、半導体層１３３は、ゲート電極１０３より面積が狭く、且つ全ての領域がゲート電極１０３と重畳している。
また、半導体層１３３及び配線１２９ａ、１２９ｂの間に形成される酸化物領域としては、具体的には、微結晶半導体領域１３３ａ及び配線１２９ａ、１２９ｂの間に第１の酸化物領域１２５ａが形成され、非晶質半導体領域１３３ｂ及び配線１２９ａ、１２９ｂの間には第２の酸化物領域１２５ｂが形成される。
また、図２に示すように、半導体層１３３の側部、即ち、半導体層１３３と配線１２９ａ、１２９ｂの間に形成される酸化物領域が、微結晶半導体領域１３３ａの側部に形成される第１の酸化物領域１２５ａと、非晶質半導体領域１３３ｂ及び一対の不純物半導体層１３１ａ、１３１ｂの側部及び表面の一部にまで形成される第２の酸化物領域１２５ｃとであってもよい。
図１（Ｂ）に図１（Ａ）の半導体層１３３及び配線１２９ａの間近傍を拡大した概念図を示す。微結晶半導体領域１３３ａの側部に形成される第１の酸化物領域１２５ａは、微結晶半導体領域１３３ａの一部を酸化して形成される領域であり、代表的には、半導体酸化物で形成される。半導体酸化物としては、酸化シリコン、酸化窒化シリコン等がある。
非晶質半導体領域１３３ｂの側部に形成される第２の酸化物領域１２５ｂは、半導体酸化物または配線１２９ａを構成する元素の酸化物である。半導体酸化物としては、酸化シリコン、酸化窒化シリコン等がある。また、配線１２９ａを構成する金属元素の酸化物としては、酸化チタン、酸化アルミニウム、酸化マンガン、酸化マグネシウム、酸化モリブデン、酸化ジルコニウム、酸化バナジウム、酸化ニッケル等がある。
微結晶半導体は非晶質半導体よりも原子密度が高いため、微結晶半導体領域を酸化して形成される第１の酸化物領域の体積膨張率が、非晶質半導体領域に同様の処理を施して形成される第２の酸化物領域と比較して高くなり、第１の酸化物領域の厚さを厚くできる。この結果、良好な絶縁性を有する第１の酸化物領域を形成することができる。
なお、第１の酸化物領域１２５ａ、第２の酸化物領域１２５ｂを構成する半導体酸化物及び配線１２９ａを構成する金属元素の酸化物は、必ずしも化学量論比を満たす必要はない。
ここで、半導体層１３３及び配線１２９ａの間の近傍において、エネルギー分散型Ｘ線分光法で測定される、配線１２９ａを構成する金属元素、半導体層１３３を構成する半導体元素、及び酸素それぞれのプロファイルを図１（Ｃ）に示す。配線１２９ａを構成する金属元素のプロファイルを破線１６１で示し、半導体層１３３を構成する半導体元素のプロファイルを破線１６３で示し、微結晶半導体領域１３３ａの側部に形成される第１の酸化物領域の酸素のプロファイルを実線１６７で示し、非晶質半導体領域１３３ｂの側部に形成される第２の酸化物領域の酸素のプロファイルを実線１６９で示す。なお、破線１６１、１６３の検出量の度合いは右側の矢印で示し、実線１６７、１６９の検出量の度合いは左側矢印で示し、右側と左側の検出量の度合いは異なる。配線１２９ａにおいては、配線を構成する金属元素、第１の酸化物領域の酸素、及び第２の酸化物領域の酸素の検出量は、概略同様に見えるが、実際は、配線を構成する金属元素及び半導体元素の検出量の方が大きい。また、配線１２９ａにおける、酸素のプロファイルは、配線を構成する金属元素への酸素の拡散係数、配線を構成する金属元素が酸素と結合した金属酸化物への酸素の拡散係数、または上記金属酸化物から配線を構成する金属元素への酸素の拡散係数の大きさで決まるプロファイルであり、材料によって異なるものである。
配線を構成する金属元素のプロファイルと、半導体層を構成する半導体元素のプロファイルとが交差する点から、半導体層１３３側へある一定の長さ１６５（代表的には１０ｎｍ）シフトした領域において、第１の酸化物領域の酸素のプロファイルを示す実線１６７の傾きと、第２の酸化物領域の酸素のプロファイルを示す実線１６９の傾きが異なり、第１の酸化物領域の酸素のプロファイルを示す実線１６７の傾きが急峻である。第１の酸化物領域の酸素のプロファイルを示す実線１６７の最大傾きをｍ１とし、第２の酸化物領域の酸素のプロファイルを示す実線１６９の最大傾きをｍ２とすると、以下に示す数式１の関係を示す。
１＜ｍ１／ｍ２＜１０ （数１）
第１の酸化物領域の酸素のプロファイルを示す実線１６７の最大傾きが急峻であることから、第１の酸化物領域は、酸素含有量の多い酸化物領域であることがわかり、即ち絶縁性の高い酸化物領域といえる。
一方、第２の酸化物領域の酸素のプロファイルを示す実線１６９の最大傾きは緩やかであることから、第２の酸化物領域は、酸素含有量の少ない酸化物領域であることがわかる。
本実施の形態に示す薄膜トランジスタは、半導体層１３３がゲート電極１０３より面積が狭く、且つ半導体層１３３の全ての領域がゲート電極１０３と重畳しており、ゲート電極１０３が半導体層１３３に照射する光の遮光部材として機能するため、基板側からの光が半導体層１３３に照射されることを低減することが可能である。このため、薄膜トランジスタの光リーク電流を低減することができる。しかしながら、当該構造であり、且つ半導体層においてゲート絶縁層に接する微結晶半導体領域を有すると、ゲート絶縁層近傍で微結晶半導体領域と配線が接してしまい、当該接する領域がショットキー接合となり、当該領域からホールが注入され、オフ電流が発生してしまう。しかしながら、微結晶半導体領域１３３ａを有する半導体層１３３と配線１２９ａ、１２９ｂとの間に障壁領域である第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂ、１２５ｃを設けることで、特に絶縁性の高い第１の酸化物領域１２５ａを設けることで、本実施の形態の薄膜トランジスタは半導体層１３３から配線１２９ａ、１２９ｂへのホールの注入を抑制することが可能であり、薄膜トランジスタのオフ電流を低減することができる。以上のことから、光リーク電流が小さく、且つオフ電流が小さい薄膜トランジスタを得ることができる。
図３に示す薄膜トランジスタは、デュアルゲート型の薄膜トランジスタであり、図１（Ａ）に示す薄膜トランジスタを覆う絶縁層１３７と、絶縁層１３７上において、半導体層１３３と重畳する電極とを有する。なお、ここでは、絶縁層１３７を介して半導体層１３３と対向する電極をバックゲート電極１３９と示す。また、配線１２９ａ、１２９ｂ及び半導体層１３３の間に第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂを有する。
デュアルゲート型の薄膜トランジスタは、ゲート電極１０３と、バックゲート電極１３９との各々に印加する電位を変えることができる。このため、薄膜トランジスタのしきい値電圧を制御することができる。または、ゲート電極１０３及びバックゲート電極１３９に同じ電位を印加することができる。このため、微結晶半導体領域１３３ａの第１の面の近傍及び第２の面の近傍の双方にチャネルが形成される。
本実施の形態に示すデュアルゲート型の薄膜トランジスタは、キャリアが流れるチャネルが微結晶半導体領域１３３ａのゲート絶縁層１０５側の界面近傍と、絶縁層１３７側の界面近傍との２箇所となるため、キャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。また、半導体層１３３及び配線１２９ａ、１２９ｂの間に障壁領域である第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂを設けることにより、半導体層１３３から配線１２９ａ、１２９ｂへのホールの注入を抑制することが可能であり、オフ電流が低く、電界効果移動度及びオン電流の高く、オンオフ比が非常に良好な薄膜トランジスタとなる。このため、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能である。
次に、薄膜トランジスタの各構成について、以下に説明する。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。なお、基板１０１のサイズに限定はなく、例えば上述のフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ＡｇＰｄＣｕ合金、透光性を有する導電性酸化物半導体と直接接触しても接触抵抗を低減できるアルミニウム合金（Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金、Ａｌ−Ｎｉ−Ｌａ合金、Ａｌ−Ｎｄ−Ｌａ合金等）などを用いてもよい。
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム層上にモリブデン層が積層した二層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造、銅−マグネシウム−酸素合金層と銅層とを積層した二層構造、銅−マンガン−酸素合金層と銅層とを積層した二層構造、銅−マンガン合金層と銅層とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗を低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層１０５を酸化シリコン層または酸化窒化シリコン層により形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
半導体層１３３は、微結晶半導体領域１３３ａと分離した非晶質半導体領域１３３ｂが積層されることを特徴とする。また、本実施の形態では、微結晶半導体領域１３３ａが凹凸状であることを特徴とする。
ここで、半導体層１３３の詳細な構造について説明する。ここでは、図１（Ａ）に示す薄膜トランジスタのゲート絶縁層１０５と、ソース領域及びドレイン領域として機能する不純物半導体層１３１ａとの間の拡大した概念図を、図４に示す。
図４（Ａ）に示すように、微結晶半導体領域１３３ａは凹凸状であり、凸部はゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、ゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
微結晶半導体領域１３３ａは、微結晶半導体で形成される。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
微結晶半導体領域１３３ａの厚さ、即ち、ゲート絶縁層１０５との界面から、微結晶半導体領域１３３ａの突起（凸部）の先端までの距離を、３ｎｍ以上４１０ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減することができる。
また、半導体層１３３に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体領域１３３ａの結晶性を高めることができるため好ましい。
非晶質半導体領域１３３ｂは、窒素を含む非晶質半導体で形成される。窒素を含む非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
また、非晶質半導体領域１３３ｂの他に、微結晶半導体領域１３３ａにも、ＮＨ基またはＮＨ２基を有してもよい。
また、図４（Ｂ）に示すように、非晶質半導体領域１３３ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の分散した半導体結晶粒１３３ｃを含ませることで、オン電流と電界効果移動度を高めることが可能である。
ゲート絶縁層１０５から非晶質半導体領域１３３ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体または幅が広がる凸状の微結晶半導体は、微結晶半導体が堆積する条件で微結晶半導体層を形成した後、結晶成長を低減する条件で結晶成長させると共に、非晶質半導体を堆積することで、このような構造となる。
本実施の形態に示す薄膜トランジスタの半導体層１３３に含まれる微結晶半導体領域は錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体層１３３の抵抗を下げることが可能である。また、微結晶半導体領域と不純物半導体層との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができ、オンオフ比が非常に良好となる。
不純物半導体層１３１ａ、１３１ｂは、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１３１ａ、１３１ｂは、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等で形成する。なお、半導体層１３３と、配線１２９ａ、１２９ｂとがオーミックコンタクトをする場合は、不純物半導体層１３１ａ、１３１ｂを形成しなくともよい。
また、不純物半導体層１３１ａ、１３１ｂを、リンが添加された微結晶シリコン、またはホウ素が添加された微結晶シリコンで形成する場合は、半導体層１３３と、不純物半導体層１３１ａ、１３１ｂとの間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層１３１ａ、１３１ｂと、半導体層１３３との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
配線１２９ａ、１２９ｂは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル、マンガン、マグネシウム、ジルコニウム、バナジウム、ニッケル、若しくはタングステン等により単層で、または積層して形成することができる。または、透光性を有する導電性酸化物半導体と直接接触しても接触抵抗を低減できるアルミニウム合金（Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金、Ａｌ−Ｎｉ−Ｌａ合金、Ａｌ−Ｎｄ−Ｌａ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコン層上に積層する層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
絶縁層１３７は、ゲート絶縁層１０５と同様に形成することができる。また、絶縁層１３７は、有機樹脂層を用いて形成することができる。有機樹脂層としては、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることができる。また、シロキサンポリマーを用いることができる。
図３に示すバックゲート電極１３９は、配線１２９ａ、１２９ｂと同様に形成することができる。また、バックゲート電極１３９は、透光性を有する導電性酸化物半導体を用いて形成することができる。透光性を有する導電性酸化物半導体の代表例としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等がある。
また、バックゲート電極１３９は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体等が挙げられる。
次に、薄膜トランジスタの平面図である図５を用いて、バックゲート電極の形状を説明する。
図５（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。
また、図５（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁層１０５及び絶縁層１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体層において、キャリアが流れる領域、即ちチャネルが、微結晶半導体領域のゲート絶縁層１０５側、及び絶縁層１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
さらには、図５（Ｃ）に示すように、バックゲート電極１３９は、絶縁層１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図５（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図５（Ｂ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
本実施の形態に示す薄膜トランジスタは、微結晶半導体領域及び非晶質半導体領域を有する半導体層と、配線との間に障壁領域である第１の酸化物領域及び第２の酸化物領域を有する。また、ゲート絶縁層に接する微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い窒素を含む非晶質半導体領域とで構成される半導体層を有する。また、半導体層は、ゲート電極より面積が狭く、且つ全ての領域がゲート電極と重畳しており、基板側からの光をゲート電極で遮光できる。これらのため、半導体層に発生する光オフ電流を低減したまま、バンドギャップの狭い微結晶半導体層から配線へのキャリア注入を低減することが可能であり、実使用環境においても十分に低いオフ電流を実現でき、オンオフ比が非常に良好な薄膜トランジスタを生産性高く作製することができる。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、容量素子の面積を縮小することが可能であり、開口率が高く、コントラストが高く、応答速度が高く、消費電力の低い、表示装置となる。また、当該薄膜トランジスタの面積を縮小することが可能であるため、当該薄膜トランジスタを用いて駆動回路を作製することで、表示装置の狭額縁化が可能である。
（実施の形態２）
本実施の形態では、実施の形態１において、配線１２９ａ、１２９ｂが酸素親和性の高い金属元素で形成される場合について、図６を用いて説明する。
図６（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、半導体層１３３と、ゲート電極１０３及び半導体層１３３の間に設けられるゲート絶縁層１０５と、半導体層１３３に接するソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂと、不純物半導体層１３１ａ、１３１ｂに接する、酸素親和性の高い金属元素で形成される配線１２９ｃ、１２９ｄとを有する。半導体層１３３は、ゲート電極１０３より面積が狭く、且つ全ての領域がゲート電極１０３と重畳している。また、半導体層１３３の側部、即ち、半導体層１３３と配線１２９ｃ、１２９ｄの間に酸化物領域が形成される。具体的には、半導体層１３３の微結晶半導体領域１３３ａ及び配線１２９ｃ、１２９ｄの間に第１の酸化物領域１２５ａが形成され、半導体層１３３の非晶質半導体領域１３３ｂ及び配線１２９ｃ、１２９ｄ、並びに第１の酸化物領域１２５ａ及び配線１２９ｃ、１２９ｄの間に第２の酸化物領域１２５ｄが形成される。また、薄膜トランジスタの半導体層１３３、不純物半導体層１３１ａ、１３１ｂ、配線１２９ｃ、１２９ｄを覆う絶縁層１３７が形成されてもよい。
配線１２９ｃ、１２９ｄは、酸素親和性の高い金属元素で形成される。酸素親和性の高い金属としては、チタン、アルミニウム、マンガン、マグネシウム、モリブデン、ジルコニウム、バナジウム、ニッケルなどがある。さらには、酸素親和性が高く、且つ酸化物が半導体であるものが好ましく、代表的には、チタン、ニッケル、バナジウム等がある。
図６（Ｂ）に図６（Ａ）の半導体層１３３及び配線１２９ｃの間近傍を拡大した概念図を示す。微結晶半導体領域１３３ａの側部に形成される第１の酸化物領域１２５ａは、微結晶半導体領域１３３ａの一部を酸化して形成される領域であり、代表的には、半導体酸化物で形成される。半導体酸化物としては、酸化シリコン、酸化窒化シリコン等がある。なお、第１の酸化物領域１２５ａを構成する半導体酸化物は、必ずしも化学量論比を満たす必要はない。
非晶質半導体領域１３３ｂの側部に形成される第２の酸化物領域１２５ｄは、配線１２９ｃを構成する元素の酸化物であり、代表的には、酸化チタン、酸化アルミニウム、酸化マンガン、酸化マグネシウム、酸化モリブデン、酸化ジルコニウム、酸化バナジウム、酸化ニッケル等がある。第２の酸化物領域１２５ｄは、配線１２９ｃが酸素親和性の高い金属元素で形成されるため、非晶質半導体領域１３３ｂの側部に形成された半導体酸化物中の酸素が、配線１２９ｃ側へ移動することで形成される。また、微結晶半導体領域１３３ａの側部に形成された第１の酸化物領域１２５ａ中の酸素が配線１２９ｃ、１２９ｄへ移動することで、第１の酸化物領域１２５ａ及び配線１２９ｃの間にも第２の酸化物領域１２５ｄが形成される。
なお、第２の酸化物領域１２５ｄは、不純物半導体層１３１ａ、１３１ｂと、配線１２９ｃ、１２９ｄとの間にも形成される。これは、不純物半導体層１３１ａ、１３１ｂを形成する際、レジストマスクを用いてエッチングを行うが、エッチングの後、レジストを除去する工程で不純物半導体層１３１ａ、１３１ｂの表面にも膜厚の薄い酸化物領域が形成される。当該酸化物領域と配線１２９ｃ、１２９ｄとが接することにより、第２の酸化物領域が形成される。なお、第２の酸化物領域１２５ｄは、酸化チタン、酸化ニッケル、酸化バナジウム等の半導体酸化物で形成されると、不純物半導体層１３１ａ、１３１ｂ及び配線１２９ｃ、１２９ｄの間における抵抗となりにくく、薄膜トランジスタの電気特性の低減を防ぐことができる。
本実施の形態に示す薄膜トランジスタは、微結晶半導体領域を有する半導体層と、配線との間に障壁領域である第１の酸化物領域及び第２の酸化物領域を有する。また、ゲート絶縁層に接する微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い窒素を含む非晶質半導体領域とで構成される半導体層を有する。また、半導体層は、ゲート電極より面積が狭く、且つ全ての領域がゲート電極と重畳しており、基板側からの光をゲート電極で遮光できる。これらのため、半導体層に発生する光オフ電流を低減したまま、バンドギャップの狭い微結晶半導体層から配線へのキャリア注入を低減することが可能であり、実使用環境においても十分に低いオフ電流を実現でき、オンオフ比が非常に良好な薄膜トランジスタを生産性高く作製することができる。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、容量素子の面積を縮小することが可能であり、開口率が高く、コントラストが高く、応答速度が高く、消費電力の低い、表示装置となる。また、当該薄膜トランジスタの面積を縮小することが可能であるため、当該薄膜トランジスタを用いて駆動回路を作製することで、表示装置の狭額縁化が可能である。
（実施の形態３）
本実施の形態では、実施の形態１と異なる構造の薄膜トランジスタについて、図７を用いて説明する。本実施の形態では実施の形態１と比較して、半導体層の構造が異なる。
図７（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、半導体層１４３と、ゲート電極１０３及び半導体層１４３の間に設けられるゲート絶縁層１０５と、半導体層１４３に接するソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂと、不純物半導体層１３１ａ、１３１ｂに接する配線１２９ａ、１２９ｂとを有する。また、半導体層１４３の側部、即ち、半導体層１４３と配線１２９ａ、１２９ｂの間に障壁領域である酸化物領域を有する。具体的には、微結晶半導体領域１４３ａ及び配線１２９ａ、１２９ｂの間に第１の酸化物領域１２５ａが形成され、非晶質半導体領域１４３ｂ及び配線１２９ａ、１２９ｂの間に第２の酸化物領域１２５ｂが形成される。また、薄膜トランジスタの半導体層１４３、不純物半導体層１３１ａ、１３１ｂ、配線１２９ａ、１２９ｂを覆う絶縁層１３７が形成されてもよい。
半導体層１４３は、微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂを有する。微結晶半導体領域１４３ａは、微結晶半導体領域１４３ａの第１の面においてゲート絶縁層１０５に接し、微結晶半導体領域１４３ａの第１の面と対向する微結晶半導体領域１４３ａの第２の面において非晶質半導体領域１４３ｂに接する。非晶質半導体領域１４３ｂは、非晶質半導体領域１４３ｂの第１の面において微結晶半導体領域１４３ａに接し非晶質半導体領域１４３ｂの第１の面と対向する非晶質半導体領域１４３ｂの第２の面において、一対の不純物半導体層１３１ａ、１３１ｂ及び絶縁層１３７に接する。また、半導体層１４３は、ゲート電極１０３より面積が狭く、且つ全ての領域がゲート電極１０３と重畳している。
また、図８に示すように、半導体層１４３の側部、即ち、半導体層１４３と配線１２９ａ、１２９ｂの間に形成される酸化物領域が、微結晶半導体領域１４３ａの側部に形成される第１の酸化物領域１２５ａと、非晶質半導体領域１４３ｂ、及び、一対の不純物半導体層１３１ａ、１３１ｂの側部及び表面の一部にまで形成される第２の酸化物領域１２５ｃであってもよい。
図７（Ｂ）に示す薄膜トランジスタは、デュアルゲート型の薄膜トランジスタであり、図７（Ａ）に示す薄膜トランジスタを覆う絶縁層１３７と、絶縁層１３７上において、半導体層１４３と重畳するバックゲート電極１３９とを有する。即ち、半導体層１４３において、ゲート電極１０３と重畳する領域において、微結晶半導体領域１４３ａが、ゲート電極１０３に接するゲート絶縁層１０５に接し、非晶質半導体領域１４３ｂがバックゲート電極１３９に接する絶縁層１３７に接する。また、配線１２９ａ、１２９ｂ及び半導体層１４３の間に第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂを有する。
微結晶半導体領域１４３ａは実施の形態１に示す微結晶半導体領域１３３ａと同様の材料で形成される。また、非晶質半導体領域１４３ｂは実施の形態１に示す非晶質半導体領域１３３ｂと同様の材料で形成される。実施の形態１に示す薄膜トランジスタと比較して、本実施の形態では、非晶質半導体領域１４３ｂが分離されておらず、微結晶半導体領域１４３ａの第１の面がゲート絶縁層１０５に接し、第２の面が非晶質半導体領域１４３ｂに接する点が異なる。
本実施の形態に示す薄膜トランジスタは、微結晶半導体領域を有する半導体層と、配線との間に障壁領域である第１の酸化物領域及び第２の酸化物領域を有する。また、ゲート絶縁層に接する微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い窒素を含む非晶質半導体領域とで構成され、バックチャネル側が非晶質半導体領域である半導体層を有する。また、半導体層は、ゲート電極より面積が狭く、且つ全ての領域がゲート電極と重畳しており、基板側からの光をゲート電極で遮光できる。これらのため、半導体層に発生する光オフ電流を低減したまま、バンドギャップの狭い微結晶半導体層から配線へのキャリア注入を低減することが可能であり、実使用環境においても十分に低いオフ電流を実現でき、オンオフ比が非常に良好な薄膜トランジスタを生産性高く作製することができる。このため、表示装置において当該薄膜トランジスタを画素のスイッチングに用いることで、コントラストが高く、画質の良好な表示装置となる。
（実施の形態４）
ここでは、図１に示す薄膜トランジスタの作製方法について、図９乃至図１１を用いて示す。本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
図９（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３を覆うゲート絶縁層１０５、微結晶半導体層１０７を形成する。
基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。
ゲート電極１０３は、実施の形態１に示すゲート電極１０３に示す材料を適宜用いて形成する。ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物層を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクを用いて導電層をエッチングしてゲート電極１０３を形成する。
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。後の工程で、ゲート電極１０３上には、絶縁層、半導体層及び配線層を形成するので、これらに段差箇所において切れを生じさせないためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、実施の形態１で示した材料を用いて形成することができる。ゲート絶縁層１０５のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁層１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する半導体層の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
微結晶半導体層１０７としては、微結晶半導体層、代表的には、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層等を用いて形成する。微結晶半導体層１０７の厚さは、３〜１００ｎｍとすることが好ましく、より好ましくは５〜５０ｎｍとする。これは、微結晶半導体層１０７の厚さが薄すぎると、薄膜トランジスタのオン電流が低減し、また、微結晶半導体層１０７の厚さが厚すぎると、薄膜トランジスタが高温で動作する際に、オフ電流が上昇してしまうためである。微結晶半導体層１０７の厚さを厚さ３〜１００ｎｍ、好ましくは５〜５０ｎｍとすることで、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
微結晶半導体層１０７は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍にして堆積性気体を希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは２００〜２８０℃とする。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ゲート絶縁層１０５を窒化シリコンで形成すると、微結晶半導体層１０７の堆積初期において非晶質半導体領域が形成されやすく、微結晶半導体層１０７の結晶性が低く、薄膜トランジスタの電気特性が悪い。このため、ゲート絶縁層１０５を窒化シリコンで形成する場合は、微結晶半導体層１０７を、シリコンまたはゲルマニウムを含む堆積性気体の希釈率の高い条件、または低温条件で堆積することが好ましい。代表的には、シリコンまたはゲルマニウムを含む堆積気体の流量に対して、水素の流量を２００〜２０００倍、好ましくは２５０〜４００倍とする高希釈率条件が好ましい。また、微結晶半導体層１０７の堆積温度を２００〜２５０℃とする低温条件が好ましい。高希釈率条件または低温条件により、初期核発生密度が高まり、ゲート絶縁層１０５上に形成される非晶質成分が低減し、微結晶半導体層１０７の結晶性が向上する。また、窒化シリコンで形成したゲート絶縁層１０５の表面を酸化処理することで、微結晶半導体層１０７の密着性が向上する。酸化処理としては、酸化気体の暴露、酸化ガス雰囲気でのプラズマ処理等がある。
微結晶半導体層１０７の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、微結晶半導体層１０７の成膜速度が高まる。また、成膜速度が高まることで、微結晶半導体層１０７に混入される不純物量が低減するため、微結晶半導体層１０７の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
微結晶半導体層１０７を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
なお、微結晶半導体層１０７を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１０５及び微結晶半導体層１０７における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。また、微結晶半導体層１０７を形成する前に、フッ素、フッ化窒素、フッ化シラン等のフッ素を含む雰囲気でプラズマを発生させて、フッ素プラズマをゲート絶縁層１０５に曝すことで、緻密な微結晶半導体層１０７を形成することができる。
次に、図９（Ｂ）に示すように、微結晶半導体層１０７上に半導体層１１１を形成する。半導体層１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体層１１１上に、不純物半導体層１１３を形成する。次に、不純物半導体層１１３上にレジストマスク１１５を形成する。
微結晶半導体層１０７を種結晶として、部分的に結晶成長させる条件（結晶成長を低減させる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
半導体層１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、微結晶半導体層１０７と同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体層１０７と同様に微結晶半導体層を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体層１０７の堆積条件よりも、結晶成長を低減することができる。具体的には、半導体層１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体層１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体層１１１を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は５倍以下である。
また、半導体層１１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
半導体層１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
ここでは、半導体層１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成したが、他の半導体層１１１の形成方法として、微結晶半導体層１０７の表面に窒素を含む気体を曝して、微結晶半導体層１０７の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして半導体層１１１を形成することで、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体層１１１を形成することができる。
不純物半導体層１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体層１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
レジストマスク１１５はフォトリソグラフィ工程により形成することができる。
次に、レジストマスク１１５を用いて、微結晶半導体層１０７、半導体層１１１、及び不純物半導体層１１３をエッチングする。この工程により、微結晶半導体層１０７、半導体層１１１、及び不純物半導体層１１３を素子毎に分離し、半導体層１１７、不純物半導体層１２１を形成する。なお、半導体層１１７は、微結晶半導体層１０７及び半導体層１１１の一部であり、微結晶半導体領域１１７ａ、及び非晶質半導体領域１１７ｂを有する。
素子毎に分離された半導体層１１７の側部はテーパー形状であることが好ましい。また、半導体層１１７の側部のテーパー角度は、４５°以上８０°以下が好ましい。半導体層１１７の側部のテーパー角度を上記角度とすることで、より半導体層の側部がプラズマに曝されやすく、酸化物領域を形成しやすい。
次に、レジストマスク１１５を残存させたまま、半導体層１１７の側面にプラズマ１２３を曝すプラズマ処理を行う（図９（Ｃ）を参照）。ここでは、酸化ガス雰囲気でプラズマを発生させて、半導体層１１７にプラズマ１２３を曝す。酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。酸化ガスでプラズマを発生させることで、酸素ラジカルが発生する。当該ラジカルは半導体層１１７と反応し、半導体層１１７の側面に、第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂを形成することができる（図９（Ｄ）参照。）。なお、プラズマを照射する代わりに、紫外光を照射し、酸素ラジカルまたは窒素ラジカルを発生させてもよい。
また、酸化ガスとして、酸素、オゾン、水蒸気、酸素及び水素の混合気体を用いると、図１１（Ａ）に示すように、プラズマ照射によりレジストが後退し、上面の面積が縮小したレジストマスク１１５ａが形成される。このため、当該プラズマ処理により、半導体層１１７の側部と共に、露出された不純物半導体層１２１が酸化し、図１１（Ｂ）に示すように、半導体層１１７の側部及び不純物半導体層１２１の側部及び上面の一部にも障壁領域である絶縁領域、具体的には第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｃを形成することができる。なお、このときのレジストの後退量はより少ないほうが好ましい。
次に、不純物半導体層１２１、第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂ上に導電層１２７を形成する（図１０（Ａ）参照。）。導電層１２７は、実施の形態１に示す配線１２９ａ、１２９ｂと同様の材料を適宜用いることができる。導電層１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１２７は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて導電層１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する（図１０（Ｂ）参照。）。導電層１２７のエッチングはドライエッチングまたはウエットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、不純物半導体層１２１及び半導体層１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体層１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体層１３３を形成する。このとき、微結晶半導体領域１３３ａが露出されるように半導体層１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極１０３と重なる領域においては、微結晶半導体領域１３３ａが露出する半導体層１３３となる（図１０（Ｃ）を参照）。
ここでは、エッチングにおいてドライエッチングを用いているため、配線１２９ａ、１２９ｂの端部と、不純物半導体層１３１ａ、１３１ｂの端部とが揃っているが、導電層１２７をウエットエッチングし、不純物半導体層１２１をドライエッチングすると、配線１２９ａ、１２９ｂの端部と、不純物半導体層１３１ａ、１３１ｂの端部とがずれ、断面において、配線１２９ａ、１２９ｂの端部が、不純物半導体層１３１ａ、１３１ｂの端部より内側に位置する。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージが入らず、且つ微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂに対するエッチングレートが低い条件を用いる。つまり、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ表面にほとんどダメージを与えず、且つ露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行ってもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。この後、レジストマスクを除去する。なお、当該レジストマスクの除去はドライエッチング前に行ってもよい。
上記したように、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂを形成した後に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、図１（Ａ）に示すような、チャネル形成領域が微結晶半導体で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高く、オンオフ比が非常に良好な薄膜トランジスタを生産性高く作製することができる。
次に、絶縁層１３７を形成する。絶縁層１３７は、ゲート絶縁層１０５と同様に形成することができる。
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁層１３７に開口部（図示しない。）を形成する。次に、バックゲート電極１３９を形成する（図１０（Ｄ）参照）。
バックゲート電極１３９は、スパッタリング法により、実施の形態１に示す材料を用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストマスクを用いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。
以上の工程により、図３に示すようなデュアルゲート型の薄膜トランジスタを作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態５）
本実施の形態では、実施の形態３に示す薄膜トランジスタの作製方法について、図９及び図１２を用いて説明する。
実施の形態４と同様に、図９、図１０（Ａ）及び図１０（Ｂ）の工程を経て、基板１０１上にゲート電極１０３、ゲート絶縁層１０５、半導体層１１７、不純物半導体層１２１、第１の酸化物領域１２５ａ、第２の酸化物領域１２５ｂ、及び配線１２９ａ、１２９ｂを形成する。
次に、不純物半導体層１２１及び半導体層１１７の一部をエッチングし、ソース領域及びドレイン領域として機能する一対の不純物半導体層１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂを有する半導体層１４３を形成する。このとき、微結晶半導体領域１４３ａが露出されず、非晶質半導体領域１４３ｂが露出するように半導体層１１７をエッチングすることで、微結晶半導体領域１４３ａの第１の面がゲート絶縁層１０５に接し、第２の面が非晶質半導体領域１４３ｂに接する半導体層１４３となる（図１２（Ａ）を参照）。
以上の工程により、図７（Ａ）に示すオン電流及び電界効果移動度が高く、オフ電流の低く、オンオフ比が非常に良好な薄膜トランジスタを作製することができる。
この後、実施の形態４と同様の工程により、絶縁層１３７及びバックゲート電極１３９を形成する（図１２（Ｂ）参照。）。以上の工程により、図７（Ｂ）に示すオン電流及び電界効果移動度が高く、オフ電流の低く、オンオフ比が非常に良好な薄膜トランジスタを作製することができる。
なお、本実施の形態は他の実施の形態に適用することが可能である。
（実施の形態６）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための構成を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
（実施の形態７）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１３に示す。
図１３は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１３では表示部２７０５）に文章を表示し、左側の表示部（図１３では表示部２７０７）に画像を表示することができる。
また、図１３では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１４（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１４（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１５は携帯型のコンピュータの一例を示す斜視図である。
図１５の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図１５の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
本実施例では、実施の形態３に示した薄膜トランジスタにおいて、図７（Ａ）に示したシングルゲート型薄膜トランジスタについて説明する。
はじめに薄膜トランジスタの作製工程を、図９、図１０、及び図１２を用いて示す。
基板１０１上にゲート電極１０３を形成した。
ここでは、基板１０１として、ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）を用いた。
チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を基板１０１上に形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ３８０ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１２０ｎｍのチタン層を形成した。次に、チタン層上にレジストを塗布し、第１のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。
次に、当該レジストマスクを用いてエッチング処理を行って、ゲート電極１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用い、ＩＣＰパワー６００Ｗ、バイアスパワー２５０Ｗ、圧力１．２Ｐａ、エッチングガスとして流量６０ｓｃｃｍの塩化ホウ素、流量２０ｓｃｃｍの塩素を導入して第１のエッチングを行った後、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、圧力２．０Ｐａ、エッチングガスとして流量８０ｓｃｃｍのフッ化炭素を導入して第２のエッチングを行った。
この後、レジストマスクを除去した。
次に、ゲート電極１０３及び基板１０１上に、ゲート絶縁層１０５、微結晶半導体層１０７を形成した。ここまでの工程を、図９（Ａ）に示す。
ここでは、ゲート絶縁層１０５として、厚さ１１０ｎｍの窒化シリコン層及び厚さ１１０ｎｍの酸化窒化シリコン層を形成した。
窒化シリコン層の堆積条件としては、シランの流量を４０ｓｃｃｍ、水素の流量を５００ｓｃｃｍ、窒素の流量を５５０ｓｃｃｍ、アンモニアの流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
酸化窒化シリコン層の堆積条件としては、シランの流量を５ｓｃｃｍ、亜酸化窒素の流量を６００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２５Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、処理室内から基板を搬出した後、処理室内をクリーニングし、アモルファスシリコン層を保護層として処理室内に堆積し、処理室内に基板を搬入した後、３０ｎｍの微結晶半導体層１０７を形成した。
微結晶半導体層１０７の堆積条件としては、シランの流量を１０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、微結晶半導体層１０７上に半導体層１１１を形成し、半導体層１１１上に不純物半導体層１１３を形成した。
半導体層１１１の堆積条件としては、シランの流量を３０ｓｃｃｍ、１０００ｐｐｍアンモニア（水素希釈）の流量を２５ｓｃｃｍ、水素の流量を１４７５ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
不純物半導体層１１３として、リンが添加されたアモルファスシリコン層を形成した。厚さは５０ｎｍとした。このときの堆積条件としては、シランの流量を１００ｓｃｃｍ、０．５％ホスフィン（水素希釈）の流量を１７０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行う、プラズマＣＶＤ法を用いた。
次に、図９（Ｂ）に示すように、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスク１１５を形成した。
レジストマスク１１５を用いて、微結晶半導体層１０７、半導体層１１１、不純物半導体層１１３をエッチングして、微結晶半導体領域１１７ａ及び非晶質半導体領域１１７ｂを有する半導体層１１７と、不純物半導体層１２１を形成した。
ここで、作製した試料は２種類（試料１及び試料２）である。試料１においては、ＩＣＰ装置を用い、ソースパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスとして流量１００ｓｃｃｍで塩素を導入してエッチングを行った。
ここで、試料２においては、ＩＣＰ装置を用い、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力２．０Ｐａ、エッチングガスとして流量３６ｓｃｃｍで塩化ホウ素を、流量３６ｓｃｃｍでフッ化炭素を、流量８ｓｃｃｍで酸素を導入してエッチングを行った。
次に、試料２においては、レジストマスク１１５を残存したまま半導体層１１７の側面をプラズマ１２３に曝すプラズマ処理を行った（図９（Ｃ）参照。）。
ここで、試料２においては、ＩＣＰ装置を用い、ソースパワー２０００Ｗ、バイアスパワー３５０Ｗ、圧力０．６７Ｐａ、基板温度−１０℃、流量１００ｓｃｃｍの酸素雰囲気下でプラズマ処理を行い第１の酸化物領域１２５ａ及び第２の酸化物領域１２５ｂを形成した。
この後、レジストマスク１１５を除去した（図９（Ｄ）参照。）。
次に、図１０（Ａ）に示すように、ゲート絶縁層１０５、半導体層１１７、不純物半導体層１２１を覆う導電層１２７を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成し、その上にアルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム層を形成し、その上に、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。
次に、導電層１２７上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２７をドライエッチングして、配線１２９ａ及び配線１２９ｂを形成し、不純物半導体層１２１をドライエッチングしてソース領域及びドレイン領域として機能する不純物半導体層１３１ａ、１３１ｂを形成し、更には、微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂを形成した。
ここでは、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素及び流量２０ｓｃｃｍの塩素とするエッチング条件を用いた。なお、本実施例では、ソース電極及びドレイン電極として機能する配線１２９ａ及び配線１２９ｂの平面形状は、直線型である。
この後、レジストマスクを除去した。ここまでの工程を、図１２（Ａ）に示す。
次に、微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂの表面にフッ化炭素プラズマを照射し、半導体層１４３の表面に残留する不純物を除去した。ここでは、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用いたエッチング条件を用いた。
次に、絶縁層１３７として、３００ｎｍの窒化シリコン層を形成した。
次に、絶縁層１３７上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａまたは配線１２９ｂの一部を露出させた。また、絶縁層１３７及びゲート絶縁層１０５の一部をドライエッチングして、ゲート電極１０３の一部を露出させた。この後、レジストマスクを除去した。
以上の工程により、薄膜トランジスタを作製した。
図１６は、上記工程により作製した薄膜トランジスタの一部についてのＳＴＥＭ像を示す。図１６（Ａ）は、試料１についてのＳＴＥＭ像を示し、図１６（Ｂ）は、試料２についてのＳＴＥＭ像を示す。
図１６（Ａ）の測定領域３５１及び測定領域３５３において、測定方向３６１の方向に、エネルギー分散型Ｘ線分光分析（線分析）を行った。
また、図１６（Ｂ）の測定領域３５５及び測定領域３５７において、測定方向３６３の方向に、エネルギー分散型Ｘ線分光分析（線分析）を行った。
また、図１７（Ａ）は、試料１における、測定領域３５１（微結晶半導体領域１３３ａ及び配線１２９ａ、１２９ｂ界面近傍）のチタン、シリコン、及び酸素のＥＤＸプロファイルを示し、図１７（Ｂ）は、測定領域３５３（非晶質半導体領域１３３ｂ及び配線１２９ａ、１２９ｂ界面近傍）のチタン、シリコン、及び酸素のＥＤＸプロファイルを示す。
図１８（Ａ）は、試料２における測定領域３５５（第１の酸化物領域１２５ａ近傍）のチタン、シリコン、及び酸素のＥＤＸプロファイルを示し、図１８（Ｂ）は測定領域３５７（第２の酸化物領域１２５ｂ近傍）のチタン、シリコン、及び酸素のＥＤＸプロファイルを示す。
図１７及び図１８において、横軸は試料の測定開始場所からの測定距離を表し、左縦軸は酸素のカウント数を示し、右縦軸はチタン及びシリコンそれぞれのカウント数を示す。また、菱形印及び三角印は酸素カウント数を示す。破線３０１、３１１、３２１、３３１はチタンのプロファイルを示し、破線３０２、３１２、３２２、３３２はシリコンのプロファイルを示し、実線３０３、３１３、３２３、３３３は酸素の１０区間移動平均を示す。また、実線３０４、３１４、３２４、３３４は酸素の１０区間移動平均の曲線において、最大傾き接線を示す。なお、最大傾き接線は、チタンのプロファイル及びシリコンのプロファイルの交点から、１０ｎｍシリコン側の領域において求めた。
また、試料１及び試料２において、それぞれ酸素の１０区間移動平均の曲線の最大傾きを図１９において棒グラフで示した。なお、ＥＤＸ測定は各測定領域において二回ずつおこなっており、その平均値を図１９において三角印で示すと共に、表１に示す。
図１８及び図１９から、微結晶半導体領域の側面に形成された第１の酸化物領域１２５ａにおける酸素の１０区間移動平均の最大傾きは、非晶質半導体領域の側面に形成された第２の酸化物領域１２５ｂにおける酸素の１０区間移動平均の最大傾きより大きい。
比較例として、図１７（Ａ）に示す実線３２４及び図１７（Ｂ）に示す実線３３４のそれぞれの傾きを比較すると、非晶質半導体領域１３３ｂ及び配線１２９ａ、１２９ｂの界面と比較して、微結晶半導体領域１３３ａ及び配線１２９ａ、１２９ｂの界面における酸素の１０区間移動平均の最大傾きが小さい。このことから、微結晶半導体領域１３３ａの側部を酸素プラズマ処理することで、非晶質半導体領域１３３ｂよりも酸素量の多い酸化物領域を形成することができる。
以上のことから、試料２のように、半導体層１１７の側面に酸素プラズマ処理を施し、微結晶半導体領域１３３ａの側部に酸素含有量の多い酸化物領域を形成することができる。微結晶半導体領域の側部に酸化物領域を形成することで、薄膜トランジスタのオフ電流を低くすることが可能である。

Claims (5)

  1. ゲート電極と、
    前記ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層上に形成され、凹凸状の微結晶半導体領域、及び当該微結晶半導体領域の上の非晶質半導体領域を有する半導体層と、
    前記非晶質半導体領域上に接して形成された不純物半導体層と、
    前記不純物半導体層に接して形成され、前記微結晶半導体領域の側面及び前記非晶質半導体領域の側面を覆う配線と、
    前記微結晶半導体領域及び前記配線の間に形成される第１の酸化物領域と、
    前記非晶質半導体領域及び前記配線の間に形成される第２の酸化物領域とを有し、
    エネルギー分散型Ｘ線分光法で測定される前記配線を構成する元素のプロファイル及び前記半導体層を構成する元素のプロファイルの交点から、前記半導体層側において、
    前記第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１及び前記第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２は、１＜ｍ１／ｍ２＜１０であることを特徴とするトランジスタ。ただし前記配線において、複数の金属元素を構成元素として含むものを除く。
  2. 請求項１において、前記第２の酸化物領域は、前記非晶質半導体領域及び前記配線の間と共に、前記不純物半導体層及び前記配線の間に形成されることを特徴とするトランジスタ。
  3. 請求項１又は２において、前記非晶質半導体領域は分離されており、前記ゲート電極と重なる領域において前記微結晶半導体領域が一部露出していることを特徴とするトランジスタ。
  4. 請求項１乃至３のいずれか一項において、前記半導体層を構成する元素はシリコンであり、前記第１の酸化物領域及び前記第２の酸化物領域は、酸化シリコンであることを特徴とするトランジスタ。
  5. 請求項１乃至３のいずれか一項において、前記半導体層を構成する元素はシリコンであり、前記配線を構成する元素はチタンであり、前記第１の酸化物領域は酸化シリコンであり、前記第２の酸化物領域は酸化チタンであることを特徴とするトランジスタ。
JP2010289485A 2009-12-28 2010-12-27 トランジスタ Expired - Fee Related JP5700638B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010289485A JP5700638B2 (ja) 2009-12-28 2010-12-27 トランジスタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009298372 2009-12-28
JP2009298372 2009-12-28
JP2010289485A JP5700638B2 (ja) 2009-12-28 2010-12-27 トランジスタ

Publications (3)

Publication Number Publication Date
JP2011155256A JP2011155256A (ja) 2011-08-11
JP2011155256A5 JP2011155256A5 (ja) 2014-01-23
JP5700638B2 true JP5700638B2 (ja) 2015-04-15

Family

ID=44216510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010289485A Expired - Fee Related JP5700638B2 (ja) 2009-12-28 2010-12-27 トランジスタ

Country Status (5)

Country Link
US (1) US8476744B2 (ja)
JP (1) JP5700638B2 (ja)
KR (1) KR20110076788A (ja)
CN (1) CN102117837B (ja)
TW (1) TWI540734B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202839621U (zh) * 2009-07-30 2013-03-27 夏普株式会社 薄膜晶体管
US20130026462A1 (en) * 2010-03-04 2013-01-31 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor and thin film transistor manufactured by the same, and active matrix substrate
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
JP5547111B2 (ja) * 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
CN102629555B (zh) * 2011-10-11 2014-11-26 北京京东方光电科技有限公司 栅极绝缘层、tft、阵列基板、显示装置以及制备方法
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6193786B2 (ja) * 2013-03-14 2017-09-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9006736B2 (en) * 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103474472B (zh) * 2013-09-10 2016-05-11 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及显示面板
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
CN104319279B (zh) * 2014-11-10 2017-11-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
DE102015101966B4 (de) * 2015-02-11 2021-07-08 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterbauelements mit Schottkykontakt und Halbleiterbauelement
TWI562384B (en) 2015-05-25 2016-12-11 Hon Hai Prec Ind Co Ltd Thin film transistor and method of manufacturing the same
US10290573B2 (en) * 2015-07-02 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN109964172A (zh) 2016-11-23 2019-07-02 株式会社半导体能源研究所 显示装置、显示模块及电子设备

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1973620U (de) 1964-03-28 1967-11-30 Erich Stockmann Fertigbalken, insbesondere zum ueberdecken von oeffnungen im mauerwerk.
US4242156A (en) 1979-10-15 1980-12-30 Rockwell International Corporation Method of fabricating an SOS island edge passivation structure
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
USRE34658E (en) 1980-06-30 1994-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device of non-single crystal-structure
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JPH01259565A (ja) * 1988-04-11 1989-10-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2838318B2 (ja) 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5414442A (en) 1991-06-14 1995-05-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
DE69229314T2 (de) 1991-09-10 1999-11-11 Sharp Kk Halbleiteranordnung und Verfahren zur Herstellung
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05206112A (ja) * 1992-01-30 1993-08-13 Sharp Corp 半導体膜改質方法およびｔｆｔ作製方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
US5932302A (en) 1993-07-20 1999-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating with ultrasonic vibration a carbon coating
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3152829B2 (ja) 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
US6337232B1 (en) 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
JP3474286B2 (ja) 1994-10-26 2003-12-08 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP3497627B2 (ja) 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
TW303526B (ja) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JP3176527B2 (ja) 1995-03-30 2001-06-18 シャープ株式会社 半導体装置の製造方法
JP3504025B2 (ja) 1995-06-06 2004-03-08 三菱電機株式会社 半導体装置およびその製造方法
KR0164079B1 (ko) 1995-06-30 1998-12-01 김주용 반도체 소자 및 그 제조방법
JPH1020298A (ja) 1996-07-03 1998-01-23 Sharp Corp 液晶表示装置
KR100219117B1 (ko) 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US6121660A (en) 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6013930A (en) 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4376979B2 (ja) 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6087208A (en) 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
TW444252B (en) 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
TW518650B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6426245B1 (en) 1999-07-09 2002-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW494444B (en) 1999-08-18 2002-07-11 Semiconductor Energy Lab Laser apparatus and laser annealing method
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2002118118A (ja) * 2000-07-10 2002-04-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002026333A (ja) 2000-07-11 2002-01-25 Nec Corp アクティブマトリクス基板の製造方法
JP4718677B2 (ja) 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7110452B2 (en) 2001-03-05 2006-09-19 Intervideo, Inc. Systems and methods for detecting scene changes in a video data stream
JP4926329B2 (ja) 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
JP4439766B2 (ja) 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
EP1326273B1 (en) 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4187497B2 (ja) 2002-01-25 2008-11-26 Ｊｓｒ株式会社 半導体基板の化学機械研磨方法
CN101217150B (zh) 2002-03-05 2011-04-06 株式会社半导体能源研究所 半导体元件和使用半导体元件的半导体装置
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
US7592980B2 (en) 2002-06-05 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2004165621A (ja) 2002-09-20 2004-06-10 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法
CN100552893C (zh) 2003-03-26 2009-10-21 株式会社半导体能源研究所 半导体装置及其制造方法
US7374981B2 (en) 2003-04-11 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, electronic device having the same, and method for manufacturing the same
JP3779286B2 (ja) 2003-06-27 2006-05-24 沖電気工業株式会社 Ｓｏｉ構造を用いたしきい値電圧可変相補型ｍｏｓｆｅｔ
TWI399580B (zh) 2003-07-14 2013-06-21 Semiconductor Energy Lab 半導體裝置及顯示裝置
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP4540320B2 (ja) 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
WO2005043568A1 (ja) 2003-09-30 2005-05-12 Tdk Corporation 積層セラミック電子部品の内部電極用の導電体ペーストの製造方法
JP4574158B2 (ja) 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
KR20050052029A (ko) 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
KR101188356B1 (ko) 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
TWI366701B (en) 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US7338888B2 (en) 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7582904B2 (en) 2004-11-26 2009-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and method for manufacturing thereof, and television device
US7345343B2 (en) 2005-08-02 2008-03-18 Texas Instruments Incorporated Integrated circuit having a top side wafer contact and a method of manufacture therefor
KR101239889B1 (ko) 2005-08-13 2013-03-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
TWI409934B (zh) 2005-10-12 2013-09-21 Semiconductor Energy Lab 半導體裝置
JP4533304B2 (ja) 2005-11-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置の製造方法
EP2259294B1 (en) 2006-04-28 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US7968884B2 (en) 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI418036B (zh) 2006-12-05 2013-12-01 Semiconductor Energy Lab 半導體裝置及其製造方法
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7897971B2 (en) 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101446251B1 (ko) * 2007-08-07 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법
JP5435907B2 (ja) 2007-08-17 2014-03-05 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5307994B2 (ja) * 2007-08-17 2013-10-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101576813B1 (ko) 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
TWI521712B (zh) * 2007-12-03 2016-02-11 半導體能源研究所股份有限公司 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
EP2291856A4 (en) 2008-06-27 2015-09-23 Semiconductor Energy Lab THIN FILM TRANSISTOR
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5590868B2 (ja) * 2008-12-11 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
CN103730515B (zh) * 2009-03-09 2016-08-17 株式会社半导体能源研究所 半导体器件
KR101836067B1 (ko) 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
TWI535028B (zh) 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體

Also Published As

Publication number Publication date
KR20110076788A (ko) 2011-07-06
US8476744B2 (en) 2013-07-02
CN102117837B (zh) 2015-05-06
CN102117837A (zh) 2011-07-06
TWI540734B (zh) 2016-07-01
TW201140847A (en) 2011-11-16
US20120001178A1 (en) 2012-01-05
JP2011155256A (ja) 2011-08-11

Similar Documents

Publication Publication Date Title
JP5700638B2 (ja) トランジスタ
JP5700637B2 (ja) トランジスタ
JP5808589B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5700785B2 (ja) トランジスタ
JP5774410B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5785770B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5823821B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5775322B2 (ja) 半導体装置及びその作製方法
JP2012049517A (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
JP5709579B2 (ja) 微結晶半導体膜の作製方法
JP5931573B2 (ja) 半導体装置の作製方法
JP2012033903A (ja) 半導体膜の作製方法、半導体装置の作製方法、及び光電変換装置の作製方法
JP5963414B2 (ja) トランジスタの作製方法
JP5752446B2 (ja) 半導体装置
JP5752447B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150213

R150 Certificate of patent or registration of utility model

Ref document number: 5700638

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees