JPH05206112A - 半導体膜改質方法およびｔｆｔ作製方法 - Google Patents
半導体膜改質方法およびｔｆｔ作製方法Info
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- JPH05206112A JPH05206112A JP4014848A JP1484892A JPH05206112A JP H05206112 A JPH05206112 A JP H05206112A JP 4014848 A JP4014848 A JP 4014848A JP 1484892 A JP1484892 A JP 1484892A JP H05206112 A JPH05206112 A JP H05206112A
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- semiconductor film
- film
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 ６００℃以下の温度で、かつ、実用レベルの
所要時間でもって、多結晶シリコンまたは非晶質シリコ
ンからなる半導体膜の表面部分の酸化を行うことができ
る半導体膜改質方法およびＴＦＴ作製方法を提供する。 【構成】 基板１上に設けた多結晶シリコンまたは非晶
質シリコンからなる半導体膜２を、紫外線を照射しつつ
６００℃以下の所定温度(例えば５００℃)に保持する。
半導体膜２の表面部分を酸化する一方、表面部分の下に
酸化されない部分を残す。
所要時間でもって、多結晶シリコンまたは非晶質シリコ
ンからなる半導体膜の表面部分の酸化を行うことができ
る半導体膜改質方法およびＴＦＴ作製方法を提供する。 【構成】 基板１上に設けた多結晶シリコンまたは非晶
質シリコンからなる半導体膜２を、紫外線を照射しつつ
６００℃以下の所定温度(例えば５００℃)に保持する。
半導体膜２の表面部分を酸化する一方、表面部分の下に
酸化されない部分を残す。
Description
【０００１】
【産業上の利用分野】この発明は、半導体膜改質方法お
よびＴＦＴ(薄膜トランジスタ)作製方法に関し、より詳
しくは、基板上に設けられた多結晶シリコンまたは非晶
質シリコンからなる半導体膜を改質する方法、および、
上記半導体膜を改質してチャネル層として用いるＴＦＴ
作製方法に関する。
よびＴＦＴ(薄膜トランジスタ)作製方法に関し、より詳
しくは、基板上に設けられた多結晶シリコンまたは非晶
質シリコンからなる半導体膜を改質する方法、および、
上記半導体膜を改質してチャネル層として用いるＴＦＴ
作製方法に関する。
【０００２】
【従来の技術】ＴＦＴは、アクティブマトリクス型液晶
ディスプレイやＳＲＡＭ(スタティック・ランダム・ア
クセス・メモリ)の負荷素子などに広く用いられてい
る。従来、この種のＴＦＴは、図１に例示する工程に従
って作製されている。 まず、同図(a)に示すように、ＳiＨ4(シラン)または
Ｓi2Ｈ6(ジシラン)を材料として、減圧ＣＶＤ(化学気相
成長)法により、絶縁性基板１上に非晶質シリコン膜(a
−Ｓi膜)２を厚さ１０００Å程度堆積する。 次に、Ｎ2雰囲気中において、約６００℃の温度で、
１２時間以上の熱処理(アニール)を行う。これにより、
膜中にＳiグレインを成長させて、上記非晶質シリコン
膜２を多結晶シリコン膜２(簡単のため、同一符号で表
す。)となす。 次に、同図(b)に示すように、上記多結晶シリコン膜
２を島状にパターン加工した後、酸素雰囲気中におい
て、８００℃以上の温度で、所定時間だけ酸化する。こ
れにより、多結晶シリコン膜２の表面に厚さ約６００Å
のＳiＯ2膜３を形成する一方、このＳiＯ2膜３の下に酸
化されない部分をチャネル層２として残す。 ゲート電極４を設けた後、同図(c)に示すように、ゲ
ート電極４をマスクとしてチャネル層(多結晶シリコン
膜)２に不純物(リンまたはボロンなど。図中、「×」印で
表す。)をイオン注入する。同図(d)に示すように、基板
１上に層間絶縁膜６を堆積した後、Ｎ2雰囲気中におい
て、約９５０℃の温度で、３０分間の熱処理を行って、
イオン注入した不純物を活性化させる。これにより、上
記多結晶シリコン膜２のうちゲート電極４の両側に相当
する箇所に、ソースドレイン領域５a,５bを形成する。
この後、ソースドレイン領域５a,５b上にコンタクトホ
ール７,７を開口して配線８を設ける。
ディスプレイやＳＲＡＭ(スタティック・ランダム・ア
クセス・メモリ)の負荷素子などに広く用いられてい
る。従来、この種のＴＦＴは、図１に例示する工程に従
って作製されている。 まず、同図(a)に示すように、ＳiＨ4(シラン)または
Ｓi2Ｈ6(ジシラン)を材料として、減圧ＣＶＤ(化学気相
成長)法により、絶縁性基板１上に非晶質シリコン膜(a
−Ｓi膜)２を厚さ１０００Å程度堆積する。 次に、Ｎ2雰囲気中において、約６００℃の温度で、
１２時間以上の熱処理(アニール)を行う。これにより、
膜中にＳiグレインを成長させて、上記非晶質シリコン
膜２を多結晶シリコン膜２(簡単のため、同一符号で表
す。)となす。 次に、同図(b)に示すように、上記多結晶シリコン膜
２を島状にパターン加工した後、酸素雰囲気中におい
て、８００℃以上の温度で、所定時間だけ酸化する。こ
れにより、多結晶シリコン膜２の表面に厚さ約６００Å
のＳiＯ2膜３を形成する一方、このＳiＯ2膜３の下に酸
化されない部分をチャネル層２として残す。 ゲート電極４を設けた後、同図(c)に示すように、ゲ
ート電極４をマスクとしてチャネル層(多結晶シリコン
膜)２に不純物(リンまたはボロンなど。図中、「×」印で
表す。)をイオン注入する。同図(d)に示すように、基板
１上に層間絶縁膜６を堆積した後、Ｎ2雰囲気中におい
て、約９５０℃の温度で、３０分間の熱処理を行って、
イオン注入した不純物を活性化させる。これにより、上
記多結晶シリコン膜２のうちゲート電極４の両側に相当
する箇所に、ソースドレイン領域５a,５bを形成する。
この後、ソースドレイン領域５a,５b上にコンタクトホ
ール７,７を開口して配線８を設ける。
【０００３】
【発明が解決しようとする課題】ところで、上記工程
,で、減圧ＣＶＤ装置や熱処理炉から試料(基板)を
取り出すとき、大気に晒されるため、多結晶シリコン膜
(または非晶質シリコン膜)２の表面には、図２に示すよ
うに、深さ方向に１０22〜１０19cm-3の酸素Ｏが混入す
る(２次イオン質量分析結果)。上記工程で多結晶シリ
コン膜２の表面を酸化しているのは、多結晶シリコン膜
２のうち酸素が多く混入している表面部分をチャネル層
として用いず、ＳiＯ2化してゲート酸化膜３とするため
である(なお、酸化によるＳiＯ2膜３を全部または一部
除去して、ＣＶＤ法によるゲート酸化膜を新たに設ける
こともある)。これにより、多結晶シリコン膜２のうち
酸素欠陥が少ない良質な部分を用いてチャネル層を構成
することができ、ＴＦＴの電気的特性(移動度,オフ電流
など)を改善することができる。
,で、減圧ＣＶＤ装置や熱処理炉から試料(基板)を
取り出すとき、大気に晒されるため、多結晶シリコン膜
(または非晶質シリコン膜)２の表面には、図２に示すよ
うに、深さ方向に１０22〜１０19cm-3の酸素Ｏが混入す
る(２次イオン質量分析結果)。上記工程で多結晶シリ
コン膜２の表面を酸化しているのは、多結晶シリコン膜
２のうち酸素が多く混入している表面部分をチャネル層
として用いず、ＳiＯ2化してゲート酸化膜３とするため
である(なお、酸化によるＳiＯ2膜３を全部または一部
除去して、ＣＶＤ法によるゲート酸化膜を新たに設ける
こともある)。これにより、多結晶シリコン膜２のうち
酸素欠陥が少ない良質な部分を用いてチャネル層を構成
することができ、ＴＦＴの電気的特性(移動度,オフ電流
など)を改善することができる。
【０００４】しかしながら、上記工程では、８００℃
以上の温度で酸化を行っているため、基板１として耐熱
性が優れた石英基板などしか用いることができず、コス
トが高くつくという問題がある。安価なガラス基板を採
用するためには酸化温度を６００℃以下に下げる必要が
あるが、単に温度を下げただけでは、酸化に要する時間
が長くなり過ぎる。
以上の温度で酸化を行っているため、基板１として耐熱
性が優れた石英基板などしか用いることができず、コス
トが高くつくという問題がある。安価なガラス基板を採
用するためには酸化温度を６００℃以下に下げる必要が
あるが、単に温度を下げただけでは、酸化に要する時間
が長くなり過ぎる。
【０００５】そこで、この発明の目的は、６００℃以下
の温度で、かつ、実用レベルの所要時間でもって、多結
晶シリコンまたは非晶質シリコンからなる半導体膜の表
面部分の酸化を行うことができる半導体膜改質方法およ
びＴＦＴ作製方法を提供することにある。
の温度で、かつ、実用レベルの所要時間でもって、多結
晶シリコンまたは非晶質シリコンからなる半導体膜の表
面部分の酸化を行うことができる半導体膜改質方法およ
びＴＦＴ作製方法を提供することにある。
【０００６】なお、上記工程では、イオン注入した不
純物を活性化させる熱処理を約９５０℃の温度で行って
いるが、この熱処理の温度を６００℃に下げた場合、所
要時間が２４時間であり、実用レベルの時間であるので
問題とはならない。
純物を活性化させる熱処理を約９５０℃の温度で行って
いるが、この熱処理の温度を６００℃に下げた場合、所
要時間が２４時間であり、実用レベルの時間であるので
問題とはならない。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体膜改質方法は、基板上に設けた多
結晶シリコンまたは非晶質シリコンからなる半導体膜
を、紫外線を照射しつつ６００℃以下の所定温度に保持
して、上記半導体膜の表面部分を酸化する一方、上記表
面部分の下に酸化されない部分を残すようにしたことを
特徴としている。
め、この発明の半導体膜改質方法は、基板上に設けた多
結晶シリコンまたは非晶質シリコンからなる半導体膜
を、紫外線を照射しつつ６００℃以下の所定温度に保持
して、上記半導体膜の表面部分を酸化する一方、上記表
面部分の下に酸化されない部分を残すようにしたことを
特徴としている。
【０００８】また、この発明のＴＦＴ作製方法は、基板
上に、多結晶シリコンまたは非晶質シリコンからなる半
導体膜を設ける工程と、上記半導体膜を、紫外線を照射
しつつ６００℃以下の所定温度に保持して、上記半導体
膜の表面部分を酸化してシリコン酸化膜となす一方、上
記シリコン酸化膜の下に酸化されない部分をチャネル層
として残す工程と、上記チャネル層上にシリコン酸化膜
を介してゲート電極を設ける工程と、上記チャネル層の
うち上記ゲート電極の両側に相当する箇所に、ソースド
レイン領域を形成する工程を有することを特徴としてい
る。
上に、多結晶シリコンまたは非晶質シリコンからなる半
導体膜を設ける工程と、上記半導体膜を、紫外線を照射
しつつ６００℃以下の所定温度に保持して、上記半導体
膜の表面部分を酸化してシリコン酸化膜となす一方、上
記シリコン酸化膜の下に酸化されない部分をチャネル層
として残す工程と、上記チャネル層上にシリコン酸化膜
を介してゲート電極を設ける工程と、上記チャネル層の
うち上記ゲート電極の両側に相当する箇所に、ソースド
レイン領域を形成する工程を有することを特徴としてい
る。
【０００９】
【作用】基板上に設けた半導体膜を、紫外線を照射しつ
つ酸化しているので、紫外線(フォトン)のエネルギによ
って酸化反応が増速される。したがって、上記半導体膜
の表面部分は、６００℃以下の温度であっても、実用レ
ベルの所要時間でもって酸化される。特に、この方法で
半導体膜を改質してＴＦＴのチャネル層を構成する場合
には、６００℃以下の温度で全作製工程が円滑に進めら
れるようになる。したがって、安価なガラス基板を採用
することが可能となる。
つ酸化しているので、紫外線(フォトン)のエネルギによ
って酸化反応が増速される。したがって、上記半導体膜
の表面部分は、６００℃以下の温度であっても、実用レ
ベルの所要時間でもって酸化される。特に、この方法で
半導体膜を改質してＴＦＴのチャネル層を構成する場合
には、６００℃以下の温度で全作製工程が円滑に進めら
れるようになる。したがって、安価なガラス基板を採用
することが可能となる。
【００１０】
【実施例】以下、この発明を実施例により詳細に説明す
る。
る。
【００１１】既に示した図１を用いて、ＴＦＴを作製す
る場合について説明する。なお、この発明は、多結晶シ
リコンまたは非晶質シリコンからなる半導体膜に広く適
用でき、ＴＦＴのチャネル層を形成する場合に限られる
ものではない。
る場合について説明する。なお、この発明は、多結晶シ
リコンまたは非晶質シリコンからなる半導体膜に広く適
用でき、ＴＦＴのチャネル層を形成する場合に限られる
ものではない。
【００１２】まず、同図(a)に示すように、Ｓi2Ｈ
6(ジシラン)を材料として、減圧ＣＶＤ(化学気相成長)
法により、絶縁性基板１上に非晶質シリコン膜(a−Ｓi
膜)２を１２５０Åの厚さに堆積する。成長条件は、温
度５００℃、流量比Ｓi2Ｈ6／Ｎ2＝１００／４００(Ｓ
ＣＣＭ)、圧力５０Ｐaとする。 次に、Ｎ2雰囲気中において、温度６００℃で、２４
時間の熱処理(アニール)を行う。これにより、膜中にＳ
iグレインを成長させて、上記非晶質シリコン膜２を多
結晶シリコン膜２(簡単のため、同一符号で表す。)とな
す。 次に、同図(b)に示すように、上記多結晶シリコン膜
２を島状にパターン加工する。この後、酸素(Ｏ2)雰囲
気中において、上記多結晶シリコン膜２に波長１８５nm
または２５４nmの紫外線を照射しつつ、この試料を温度
５００℃に１００時間だけ保持する。これにより、多結
晶シリコン膜２の表面部分を酸化して、厚さ約６００Å
のＳiＯ2膜３となす一方、このＳiＯ2膜３の下に酸化さ
れない部分をチャネル層２として残す。このように、紫
外線を照射しつつ酸化しているので、紫外線(フォトン)
のエネルギによって酸化反応を増速できる。したがっ
て、６００℃以下の温度であっても、多結晶シリコン膜
２の表面から所定の深さまで実用レベルの所要時間でも
って酸化することができる。なお、雰囲気ガスは、水蒸
気または亜酸化窒素(Ｎ2Ｏ)など酸化性のものであれば
良い。 上記ＳiＯ2膜３上にゲート電極４を設けた後、同図
(c)に示すように、ゲート電極４をマスクとしてチャネ
ル層(多結晶シリコン膜)２に不純物(リンまたはボロン
など。図中、「×」印で表す。)をイオン注入する。同図
(d)に示すように、基板１上に層間絶縁膜６を堆積した
後、Ｎ2雰囲気中において、温度６００℃で、２４時間
の熱処理を行って、イオン注入した不純物を活性化させ
る。これにより、上記チャネル層２のうちゲート電極４
の両側に相当する箇所に、ソースドレイン領域５a,５b
を形成する。この後、ソースドレイン領域５a,５b上に
コンタクトホール７,７を開口して配線８を設ける。
6(ジシラン)を材料として、減圧ＣＶＤ(化学気相成長)
法により、絶縁性基板１上に非晶質シリコン膜(a−Ｓi
膜)２を１２５０Åの厚さに堆積する。成長条件は、温
度５００℃、流量比Ｓi2Ｈ6／Ｎ2＝１００／４００(Ｓ
ＣＣＭ)、圧力５０Ｐaとする。 次に、Ｎ2雰囲気中において、温度６００℃で、２４
時間の熱処理(アニール)を行う。これにより、膜中にＳ
iグレインを成長させて、上記非晶質シリコン膜２を多
結晶シリコン膜２(簡単のため、同一符号で表す。)とな
す。 次に、同図(b)に示すように、上記多結晶シリコン膜
２を島状にパターン加工する。この後、酸素(Ｏ2)雰囲
気中において、上記多結晶シリコン膜２に波長１８５nm
または２５４nmの紫外線を照射しつつ、この試料を温度
５００℃に１００時間だけ保持する。これにより、多結
晶シリコン膜２の表面部分を酸化して、厚さ約６００Å
のＳiＯ2膜３となす一方、このＳiＯ2膜３の下に酸化さ
れない部分をチャネル層２として残す。このように、紫
外線を照射しつつ酸化しているので、紫外線(フォトン)
のエネルギによって酸化反応を増速できる。したがっ
て、６００℃以下の温度であっても、多結晶シリコン膜
２の表面から所定の深さまで実用レベルの所要時間でも
って酸化することができる。なお、雰囲気ガスは、水蒸
気または亜酸化窒素(Ｎ2Ｏ)など酸化性のものであれば
良い。 上記ＳiＯ2膜３上にゲート電極４を設けた後、同図
(c)に示すように、ゲート電極４をマスクとしてチャネ
ル層(多結晶シリコン膜)２に不純物(リンまたはボロン
など。図中、「×」印で表す。)をイオン注入する。同図
(d)に示すように、基板１上に層間絶縁膜６を堆積した
後、Ｎ2雰囲気中において、温度６００℃で、２４時間
の熱処理を行って、イオン注入した不純物を活性化させ
る。これにより、上記チャネル層２のうちゲート電極４
の両側に相当する箇所に、ソースドレイン領域５a,５b
を形成する。この後、ソースドレイン領域５a,５b上に
コンタクトホール７,７を開口して配線８を設ける。
【００１３】このように、６００℃以下の温度で、か
つ、実用レベルの所要時間でもって工程を円滑に進める
ことができるので、基板１として安価なガラス基板を採
用することができる。
つ、実用レベルの所要時間でもって工程を円滑に進める
ことができるので、基板１として安価なガラス基板を採
用することができる。
【００１４】なお、上記工程を省略して、非晶質シリ
コン膜２の状態で表面部分を酸化するようにしても良
い。この場合も、表面部分に混入した酸素を除去できる
ので、膜質を改善することができる。したがって、ＴＦ
Ｔの電気的特性を向上させることができる。
コン膜２の状態で表面部分を酸化するようにしても良
い。この場合も、表面部分に混入した酸素を除去できる
ので、膜質を改善することができる。したがって、ＴＦ
Ｔの電気的特性を向上させることができる。
【００１５】また、上記工程で形成したＳiＯ2膜３を
全部または一部除去して、ＣＶＤ法によるＳiＯ2膜を新
たに設け、この上にゲート電極４を設けるようにしても
良い。
全部または一部除去して、ＣＶＤ法によるＳiＯ2膜を新
たに設け、この上にゲート電極４を設けるようにしても
良い。
【００１６】
【発明の効果】以上より明らかなように、この発明の半
導体膜改質方法は、基板上に設けた多結晶シリコンまた
は非晶質シリコンからなる半導体膜を、紫外線を照射し
つつ６００℃以下の所定温度に保持して、上記半導体膜
の表面部分を酸化する一方、上記表面部分の下に酸化さ
れない部分を残すようにしているので、紫外線(フォト
ン)のエネルギによって酸化反応を増速できる。したが
って、６００℃以下の温度で、かつ、実用レベルの所要
時間でもって上記半導体膜の表面部分を酸化することが
できる。
導体膜改質方法は、基板上に設けた多結晶シリコンまた
は非晶質シリコンからなる半導体膜を、紫外線を照射し
つつ６００℃以下の所定温度に保持して、上記半導体膜
の表面部分を酸化する一方、上記表面部分の下に酸化さ
れない部分を残すようにしているので、紫外線(フォト
ン)のエネルギによって酸化反応を増速できる。したが
って、６００℃以下の温度で、かつ、実用レベルの所要
時間でもって上記半導体膜の表面部分を酸化することが
できる。
【００１７】また、この発明のＴＦＴ作製方法は、基板
上に、多結晶シリコンまたは非晶質シリコンからなる半
導体膜を設ける工程と、上記半導体膜を、紫外線を照射
しつつ６００℃以下の所定温度に保持して、上記半導体
膜の表面部分を酸化してシリコン酸化膜となす一方、上
記シリコン酸化膜の下に酸化されない部分をチャネル層
として残す工程と、上記チャネル層上にシリコン酸化膜
を介してゲート電極を設ける工程と、上記チャネル層の
うち上記ゲート電極の両側に相当する箇所に、ソースド
レイン領域を形成する工程を有しているので、６００℃
以下の温度で全作製工程を円滑に進めることができる。
したがって、安価なガラス基板を採用することができ
る。
上に、多結晶シリコンまたは非晶質シリコンからなる半
導体膜を設ける工程と、上記半導体膜を、紫外線を照射
しつつ６００℃以下の所定温度に保持して、上記半導体
膜の表面部分を酸化してシリコン酸化膜となす一方、上
記シリコン酸化膜の下に酸化されない部分をチャネル層
として残す工程と、上記チャネル層上にシリコン酸化膜
を介してゲート電極を設ける工程と、上記チャネル層の
うち上記ゲート電極の両側に相当する箇所に、ソースド
レイン領域を形成する工程を有しているので、６００℃
以下の温度で全作製工程を円滑に進めることができる。
したがって、安価なガラス基板を採用することができ
る。
【図１】 この発明の一実施例のＴＦＴ作製工程を示す
図である。
図である。
【図２】 基板に設けた多結晶シリコン膜中の酸素濃度
プロファイルを示す図である。
プロファイルを示す図である。
１ 絶縁性基板 ２ 半導体膜 ３ ＳiＯ2膜 ４ ゲート電極 ５a ソース領域 ５b ドレイン領域 ６ 層間絶縁膜 ７ コンタクトホール ８ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ 29/784 // Ｈ０１Ｌ 27/11
Claims (2)
- 【請求項１】 基板上に設けた多結晶シリコンまたは非
晶質シリコンからなる半導体膜を、紫外線を照射しつつ
６００℃以下の所定温度に保持して、 上記半導体膜の表面部分を酸化する一方、上記表面部分
の下に酸化されない部分を残すようにしたことを特徴と
する半導体膜改質方法。 - 【請求項２】 基板上に、多結晶シリコンまたは非晶質
シリコンからなる半導体膜を設ける工程と、 上記半導体膜を、紫外線を照射しつつ６００℃以下の所
定温度に保持して、上記半導体膜の表面部分を酸化して
シリコン酸化膜となす一方、上記シリコン酸化膜の下に
酸化されない部分をチャネル層として残す工程と、 上記チャネル層上にシリコン酸化膜を介してゲート電極
を設ける工程と、 上記チャネル層のうち上記ゲート電極の両側に相当する
箇所に、ソースドレイン領域を形成する工程を有するこ
とを特徴とするＴＦＴ作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014848A JPH05206112A (ja) | 1992-01-30 | 1992-01-30 | 半導体膜改質方法およびｔｆｔ作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014848A JPH05206112A (ja) | 1992-01-30 | 1992-01-30 | 半導体膜改質方法およびｔｆｔ作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206112A true JPH05206112A (ja) | 1993-08-13 |
Family
ID=11872461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014848A Pending JPH05206112A (ja) | 1992-01-30 | 1992-01-30 | 半導体膜改質方法およびｔｆｔ作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2011258995A (ja) * | 1999-07-21 | 2011-12-22 | E Ink Corp | 誘電体層の反応性形成および有機半導体デバイスにおける有機層の保護 |
-
1992
- 1992-01-30 JP JP4014848A patent/JPH05206112A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258995A (ja) * | 1999-07-21 | 2011-12-22 | E Ink Corp | 誘電体層の反応性形成および有機半導体デバイスにおける有機層の保護 |
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
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