CN101765917B - 显示器件及具有该显示器件的电子设备及其制造方法 - Google Patents

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Abstract

本发明提供一种包括电特性高、能够实现截止电流的降低的薄膜晶体管的显示器件。具有薄膜晶体管的该显示器件包括：衬底；设置在该衬底上的栅电极；设置在栅电极上的栅极绝缘膜；设置在栅电极上的微晶半导体膜，栅电极与微晶半导体层之间插入有栅极绝缘膜；设置在微晶半导体膜上且与该微晶半导体膜接触的沟道保护层；设置在栅极绝缘膜以及微晶半导体膜和沟道保护层的侧面上的非晶半导体膜；设置在非晶半导体膜上的杂质半导体层；以及设置在杂质半导体层上且与该杂质半导体层接触的源电极及漏电极。非晶半导体膜的厚度大于微晶半导体膜的厚度。

Description

显示器件及具有该显示器件的电子设备及其制造方法
技术领域
本发明涉及一种显示器件及使用该显示器件的电子设备。本发明特别涉及一种将薄膜晶体管用于像素部的显示器件及使用该显示器件的电子设备。 
背景技术
近年来，将使用形成于具有绝缘表面的衬底上的半导体薄膜(厚度为几nm至几百nm左右)构成薄膜晶体管的技术投入实用到很多电子设备中。特别地，薄膜晶体管已作为显示器件的像素部中的开关元件被投入实用，而且其研究开发已积极开展。 
在大型面板中使用非晶半导体膜的薄膜晶体管作为液晶显示器件的开关元件，而在小型面板中使用多晶半导体膜的薄膜晶体管作为液晶显示器件的开关元件。作为形成多晶半导体膜的方法，已知通过光学系统将脉冲振荡的受激准分子激光束变形成线状激光束、并利用该线状激光束扫描并辐照非晶半导体膜以使非晶半导体膜结晶的技术。 
作为图像显示器件的开关元件，使用了利用微晶半导体膜的薄膜晶体管(参考文献1：日本已公开专利申请No.H4-242724，参考文献2：日本已公开专利申请No.2005-49832，以及参考文献3：美国专利No.5591987)。另外，作为以提高非晶半导体膜的特性为目的的用于制造薄膜晶体管的方法，已知在栅极绝缘膜上形成非晶硅膜、然后在该非晶硅膜上形成金属膜、以及用二极管激光束辐照该金属膜以将非晶硅膜改性为微晶硅膜的方法(非专利文献1：Toshiaki Arai等人，2007年的SID 07论文集第1370-1373页)。根据该方法，在非晶硅膜上形成的金属膜被设置用于将二极管激光束的光能转换成热能，而且应当在稍后的步骤中去除该金属膜以完成薄膜晶体管。换言之，该方法是非晶硅膜只受到来自金属膜的传热的加热，以 形成作为微晶半导体膜的微晶硅膜的方法。 
发明内容
使用多晶半导体膜的薄膜晶体管具有如下优点：与使用非晶半导体膜的薄膜晶体管相比，其迁移率高两个量级以上，并且可以在同一个衬底上形成显示器件的像素部和外围驱动电路。然而，与使用非晶半导体膜的情况相比，使半导体膜结晶的工艺更加复杂。因此，存在生产率降低和成本升高的问题。 
另外，还存在微晶半导体膜的表面容易被氧化的问题。因此，当沟道形成区中的的晶粒被氧化时，在晶粒的表面上形成了氧化物膜，而且该氧化物膜障碍载流子的转移，从而引起薄膜晶体管的电特性受损的问题。另外，还存在的问题是，与非晶半导体膜及多晶半导体膜相比，难以提高微晶半导体膜的厚度，而且导致栅电极与源电极和/或漏电极之间的寄生电容增大。 
根据制造的容易程度，将具有倒交错结构的薄膜晶体管作为设置在显示器件的像素部中的开关组件很有希望。从像素孔径比提高的观点，虽然预期倒交错结构的薄膜晶体管具有高性能而且尺寸减小，但存在的问题是，当薄膜晶体管处于截止状态时，在源区与漏区之间流过的漏电流(也称为截止电流)增大。因此，存在的问题是，难以减小薄膜晶体管的尺寸以减小存储电容器以及降低功耗。 
鉴于上述问题，本发明的目的在于提供一种包括薄膜晶体管的显示器件，其中抑制了生产率的降低、寄生电容的增大以及制造成本的增加，并实现了高电特性和介质电流的减小。 
本发明的一个特征是一种具有薄膜晶体管的显示器件，该显示器件包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘膜；设置在栅电极上的微晶半导体膜，其中栅极绝缘膜插入栅电极与微晶半导体膜之间；设置在微晶半导体膜上且与该微晶半导体膜接触的沟道保护层；设置在栅极绝缘膜上且在微晶半导体膜及沟道保护层的侧面上的非晶半导体膜；设置在非晶半导体膜上的杂质半导体层；以及以与杂质半导体层接触的方式分别设置的源电极及漏电极。非晶半导体膜的厚度比微晶半导体膜的厚度厚。
本发明的另一特征是一种具有薄膜晶体管的显示器件，该显示器件包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘膜；设置在栅电极上的微晶半导体膜，其中栅极绝缘膜插入栅电极与微晶半导体膜之间；设置在微晶半导体膜上且与该微晶半导体膜接触的沟道保护层；设置在栅极绝缘膜上且在微晶半导体膜及沟道保护层的侧面上的非晶半导体膜；设置在非晶半导体膜上的杂质半导体层；以及以与杂质半导体层接触的方式分别设置的源电极及漏电极。非晶半导体膜的厚度比微晶半导体膜的厚度厚，杂质半导体层的一部分及非晶半导体膜的一部分露在源电极及漏电极的外侧，并且杂质半导体层的端部之一与非晶半导体膜的端部之一在栅电极上方彼此对齐。 
本发明的另一特征是一种具有薄膜晶体管的显示器件，该显示器件包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘膜；设置在栅电极上的微晶半导体膜，其中栅极绝缘膜插入栅电极与微晶半导体膜之间；设置在微晶半导体膜上且与该微晶半导体膜接触的沟道保护层；设置在栅极绝缘膜上且在微晶半导体膜及沟道保护层的侧面上的非晶半导体膜；设置在非晶半导体膜上的杂质半导体层；以与杂质半导体层接触的方式分别设置的源电极及漏电极；与源电极、漏电极、杂质半导体层、以及非晶半导体膜接触的绝缘膜；以及在绝缘膜上形成且连接至在绝缘膜中形成的接触孔中的源电极和漏电极之一的像素电极。非晶半导体膜的厚度比微晶半导体膜的厚度。 
此外，本发明的另一特征是一种具有薄膜晶体管的显示器件，该显示器件包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘膜；设置在栅电极上的微晶半导体膜，其中栅极绝缘膜插入栅电极与微晶半导体膜之间；设置在微晶半导体膜上且与微晶半导体膜接触的沟道保护层；设置在栅极绝缘膜上且在微晶半导体膜及沟道保护层的侧面上的非晶半导体膜；设置在非晶半导体膜上的杂质半导体层；以与杂质半导体层接触的方式分别设置的源电极和漏电极；与源电极、漏电极、杂质半导体层、以及 非晶半导体膜接触的绝缘膜；以及在绝缘膜上形成且连接至在绝缘膜中形成的接触孔中的源电极和漏电极之一的像素电极。非晶半导体膜的厚度比微晶半导体膜的厚度厚，杂质半导体层的一部分和非晶半导体膜的一部分露在源电极和漏电极的外侧，并且杂质半导体层的端部之一和非晶半导体膜的端部之一在栅电极上方彼此对齐。 
注意，在本发明的显示器件中，沟道保护层可以是氮化硅膜和氮氧化硅膜中的一种。 
因为源电极及漏电极的边缘部与杂质半导体层的边缘部未对齐，以及杂质半导体层的边缘部在源电极及漏电极的边缘部以外形成，所以源电极和漏电极的端部彼此分开；因此，可以防止源电极及漏电极之间的漏电流和短路。此外，可防止电场在源电极和漏电极的边缘部分上集中，且可防止栅电极与源电极和/或漏电极之间的漏电流。 
此外，在微晶半导体膜及沟道保护层的侧面上设置有非晶半导体层。因为设置了该非晶半导体层，所以用作源区和漏区的杂质半导体层的距离长，从而可减少流过杂质半导体层的漏电流。此外，因为设置了非晶半导体层，可使栅电极与源电极和/或漏电极之间的厚度厚；从而可减少在栅电极与源电极和/或漏电极之间产生的寄生电容。 
在该微晶半导体膜上，设置了与微晶半导体膜接触的沟道保护层。该微晶半导体膜起沟道形成区的作用。沟道保护层防止微晶半导体膜氧化，同时在薄膜晶体管的制造过程中起蚀刻停止层的作用。因为设置了与微晶半导体膜接触的沟道保护层，所以能使微晶半导体膜的厚度小，且能防止微晶半导体膜中包含的晶粒的氧化；因此能获得迁移率高、漏电流少、并且耐压性高的薄膜晶体管。 
与多晶半导体膜不同，微晶半导体膜可以直接形成在衬底上作为微晶半导体膜。具体而言，可将硅氢化物作为原料气体并使用等离子体CVD装置来形成微晶半导体膜。通过上述方法制造的微晶半导体膜还包括在非晶半导体中含有0.5nm至20nm的晶粒的微晶半导体膜。因此，与使用多晶半导体膜的情况不同，不需要在形成半导体膜之后进行结晶工序。可以缩减制造薄膜晶体管时的工序数；提高显示器件的生产率；并且降低成本。使 用频率为1GHz以上的微波的等离子体具有高电子密度，该等离子体便于作为原料气体的硅氢化物的分解。因此，与频率为几十MHz至几百MHz的微波等离子体CVD法相比，能更容易地制造微晶半导体膜并提高成膜速度。因此，可以提高显示器件的大规模生产率。 
此外，使用微晶半导体膜形成薄膜晶体管(TFT)，并且将该薄膜晶体管用于像素部、驱动电路来制造显示器件。因为使用微晶半导体膜的薄膜晶体管的迁移率为1cm2/V·sec至20cm2/V·sec，这是使用非晶半导体膜的薄膜晶体管的2倍至20倍。所以可将驱动电路的一部分或全部形成在与像素部相同的衬底上，以形成板上系统(system-on-panel)显示器。 
显示器件包括液晶元件或发光元件(也称为显示元件)。另外，显示器件包括其中密封有显示元件的面板、以及其中包括控制器之类的IC等安装在该面板上的模块。本发明还涉及该显示器件的制造过程中在完成显示元件之前的元件衬底的一个模式，且该元件衬底设置有用于向多个像素的每一个中的显示元件提供电压的装置。元件衬底具体而言既可以处于仅形成有显示元件的像素电极的状态，或处于在形成作为像素电极的导电膜之后且在将导电膜蚀刻成像素电极之前的状态。 
注意，本说明书中的显示器件是指图像显示器件或光源(包括照明器件)。此外，如下模块也都包括在显示器件中：设置有诸如柔性印刷电路(FPC)、带式自动接合(TAB)胶带、或带载封装(TCP)的模块；TAB胶带及TCP的前端设置有印刷布线板的模块；或通过COG(玻璃上芯片)方法将IC(集成电路)直接安装在显示元件上的模块。 
本发明可提供一种包括薄膜晶体管的显示器件，其中可抑制生产率的降低、寄生电容的增大、以及制造成本的增加，并能实现高电特性且能减小截止电流。 
附图说明
图1A至1C是示出用于制造本发明的显示器件的方法的截面图。 
图2A至2C是示出用于制造本发明的显示器件的方法的截面图。 
图3A至3C是示出用于制造本发明的显示器件的方法的截面图。 
图4是示出用于制造本发明的显示器件的方法的截面图。 
图5A至5C是示出本发明的显示器件的俯视图。 
图6是示出微波等离子体CVD装置的俯视图。 
图7A和7B是示出本发明的显示器件的图。 
图8A和8B是示出本发明的显示器件的图。 
图9A至9C是示出本发明的显示器件的图。 
图10是示出本发明的显示器件的图。 
图11A至11C是示出包括本发明的显示器件的电子设备的图。 
图12是示出具有本发明的显示器件的电子设备的图。 
图13是示出本发明的显示器件所包括的薄膜晶体管的截面图。 
图14是示出本发明的显示器件所包括的薄膜晶体管的截面图。 
图15是示出用于进行模拟计算的晶体管的截面结构的图。 
图16是示出实施方式8所示的晶体管结构的电流-电压特性的图。 
具体实施方式
下面，将参照附图描述本发明的实施方式。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明可以以多个不同形式来实施，其方式和详细内容可以被变换为各种各样的形式而不背离本发明的宗旨及其范围。因此，本发明不应该被解释为仅受限于实施方式的以下描述。 
实施方式1 
在本实施方式中，参照图1A至图5C描述用于显示器件的薄膜晶体管的制造过程。图1A至图4是示出薄膜晶体管的制造过程的截面图，而图5A至5C是显示器件的一个像素中的薄膜晶体管及像素电极的连接区域的俯视图。 
具有微晶半导体膜的n型薄膜晶体管由于具有相比p型薄膜晶体管而言更高的迁移率，因此更适合用于驱动电路。期望在同一衬底上形成同一极性的所有薄膜晶体管，以减少工序数量。这里，使用n沟道型薄膜晶体 管进行描述。 
如图1A所示，在衬底100上形成栅电极101。作为衬底100，可使用如下衬底：通过熔融法或浮法制造的由钡硼硅玻璃、铝硼硅玻璃、铝硅玻璃等制成的无碱玻璃；陶瓷衬底；具有足以承受本制造过程中的处理温度的耐热性的塑料衬底等。或者还可以使用在不锈钢合金等金属衬底表面上设置有绝缘膜的衬底。当衬底100为母体玻璃时，衬底的可具有以下尺寸：第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。 
使用诸如钛、钼、铬、钽、钨、以及铝等等之类的金属材料或它们的合金材料来形成栅电极101。可以通过溅射法或真空蒸镀法在衬底100上形成导电膜，并通过光刻技术或喷墨法在该导电膜上形成掩模，以及使用该掩模蚀刻导电膜来形成栅电极101。另外，作为用来提高栅电极101的附着力且防止其向基底扩散的阻挡金属，也可以在衬底100和栅电极101之间设置上述金属材料的氮化物膜。这里，通过使用第一光掩模形成的抗蚀剂掩模蚀刻在衬底100上形成的导电膜来形成栅电极。 
注意，因为要在栅电极101上形成半导体膜和布线，所以期望将其端部加工为锥形形状以防止断开。此外，虽然未示出，但也可以同时形成连接到栅电极的布线。 
接下来，在栅电极101上按顺序形成栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104。接着，在沟道保护层104上涂敷抗蚀剂151。注意，优选至少连续形成栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104。通过在不暴露于大气的情况下连续形成栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104，能够在不受到大气成分或大气中悬浮的污染杂质元素污染的情况下形成各个迭层之间的界面，因此，能够降低薄膜晶体管特性的变化。 
可以通过CVD法或溅射法等并使用氧化硅膜、氮化硅膜、氧氮化硅膜、或者氮氧化硅膜形成栅极绝缘膜102。注意，可以通过按顺序层迭氧化硅膜或氧氮化硅膜与氮化硅膜或氮氧化硅膜的两层而不是单层来形成栅极绝缘膜102。注意，可以从衬底一侧按顺序层迭氮化硅膜或氮氧化硅膜、氧化硅膜或氧氮化硅膜、以及氮化硅膜或氮氧化硅膜的三层而不是两层来形成栅极绝缘膜。 
在此，氧氮化硅膜表示氧含量高于氮含量的膜，且包括浓度范围为55原子％至65原子％的氧、1原子％至20原子％的氮、25原子％至35原子％的硅、0.1原子％至10原子％的氢。另外，氮氧化硅膜表示氮含量高于氧含量的膜，且包括浓度范围为15原子％至30原子％的氧、20原子％至35原子％的氮、25原子％至35原子％的硅、15原子％至25原子％的氢。 
微晶半导体膜103是包括具有非晶体和晶体结构(包括单晶、多晶)的中间结构的半导体的膜。该半导体是具有根据自由能而言稳定的第三状态的半导体，并且是具有短程有序且具有晶格畸变的晶体，而且在垂直于衬底的法线方向上生长了具有直径为0.5nm至20nm的晶粒的柱状或针状晶体。此外，微晶半导体和非单晶半导体共存。作为微晶半导体的典型示例的微晶硅的拉曼光谱偏移到相对表示单晶硅的521cm-1的波数而言更低的一侧。亦即，微晶硅的拉曼光谱的峰在表示单晶硅的521cm-1和表示非晶硅的480cm-1之间。此外，使微晶硅包含至少1原子％或更多的氢或卤素，以便终止悬挂键。而且，通过使微晶硅包含诸如氦、氩、氪、氖等等之类的稀有气体元素以进一步助长其晶格畸变，藉此可提高稳定性并获得良好的微晶半导体膜。例如在美国专利4,409,134中公开了这种微晶半导体膜。 
可以通过频率为几十MHz至几百MHz的高频等离子体CVD法或频率为1GHz以上的微波等离子体CVD装置形成该微晶半导体膜。通常可以使用氢稀释的诸如SiH4、Si2H6等等之类的硅氢化物来形成该微晶半导体膜。另外，除了硅氢化物以外，还可以使用选自氦、氩、氪、氖中的一种或多种的稀有气体元素与氢气的稀释物来形成微晶半导体膜。在该情况下，氢气与硅氢化物的流量比被设定为50∶1到1000∶1，优选为50∶1到200∶1，更优选为100∶1。注意，可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等代 替硅氢化物。 
当未有意添加用于价带控制的杂质元素时，微晶半导体膜呈现微弱的n型导电性。因此，通过在进行成膜的同时或在进行成膜后对用作薄膜晶体管的沟道形成区域的微晶半导体膜添加赋予p型导电性的杂质元素可实现控制阈值。赋予p型导电性的杂质元素的典型示例是硼，而且可将B2H6、BF3等杂质气体以1ppm至1000ppm、优选以1ppm至100ppm的比率混入硅氢化物中。硼浓度可设置为1×1014原子/cm3至6×1016原子/cm3。 
此外，优选将微晶半导体膜的氧浓度设置为5×1019cm-3或更低，更优选为1×1019cm-3或更低，而优选将氮及碳的浓度设置为3×1018cm-3或更低。通过降低混入到微晶半导体膜中的氧、氮、及碳的浓度，可以防止微晶半导体膜成为n型。 
将微晶半导体膜103形成为1nm或以上和50nm或以下，优选为5nm或以上和20nm或以下。微晶半导体膜103用作稍后将形成的薄膜晶体管的沟道形成区域。当微晶半导体膜103的厚度在5nm到50nm的范围中时，之后形成的薄膜晶体管成为完全耗尽型。另外，由于微晶半导体膜103的成膜速率很慢，即它为非晶半导体膜的成膜速度的1/10至1/100，所以厚度的降低导致产量的提高。此外，由于微晶半导体膜包含微晶，因此其电阻比非晶半导体膜低。因此，使用微晶半导体膜的薄膜晶体管具有通过上升部分具有陡峭斜率的曲线表示的电流电压特性，它作为开关组件具有优秀的响应，且能高速工作。通过将微晶半导体膜用于薄膜晶体管的沟道形成区，可以抑制薄膜晶体管的阈值电压波动。因此，可以制造电特性的变化少的显示器件。 
该微晶半导体膜的迁移率比非晶半导体膜高。因此，通过将其沟道形成区由微晶半导体膜形成的薄膜晶体管用于开关显示元件的液晶元件，可以减小沟道形成区的面积即薄膜晶体管的面积。由此，减小了每一个像素中的薄膜晶体管的面积缩小，从而提高了像素的孔径比。 
注意，为提高微晶半导体膜的电特性，可使用激光束从微晶半导体膜的表面一侧辐照栅极绝缘膜。该激光束以微晶半导体膜不熔化的能量密度照射。换言之，对微晶半导体膜进行的激光处理是利用固相晶体生长来进 行的，其中不使微晶半导体膜受辐射加热而熔化。换言之，该激光处理利用所沉积的微晶半导体膜不成为液相的临界区域，因此，从上述意思来看，也可以称为“临界生长”。 
激光束能作用到微晶半导体膜和栅极绝缘膜之间的界面。因此，当将微晶半导体膜的表面一侧的晶体作为籽时，从该表面向栅极绝缘膜的界面进行固相晶体生长，而且大致柱状的晶体生长。通过激光处理的固相晶体生长不会扩大晶粒大小，而是改善膜厚度方向上的结晶性。将激光束会聚为长矩形(线状激光束)，从而可以按照用一个激光束扫描730mm×920mm的玻璃衬底上的微晶半导体膜的方式来执行激光处理。在此情况下，重迭线状激光束的比率(重迭率)被设置为0％至90％(优选为0％至67％)。因此，每一个衬底的处理时间缩短，而可以提高生产率。激光束的形状不局限于线状，且可使用面状激光束来相似地执行处理。另外，该激光处理不局限于上述玻璃衬底的尺寸，而可以适用于各种尺寸。通过激光处理，改善了栅极绝缘膜界面区的结晶性，并且能提高具有底栅结构的晶体管的电特性。在这种临界生长中，，不会形成在常规的低温多晶硅中存在的常规凹凸(也称为脊(ridge)的凸状体)，而且激光处理后的半导体膜表面的平滑度得以保持。如本实施方式所示，对成膜后的微晶半导体膜直接照射激光束而得到的结晶半导体膜与沉积的微晶半导体膜及通过传导加热改变性质的微晶半导体膜(记载于非专利文献1中)在生长机理及膜性质上显著不同。在本说明书中，将对成膜后的微晶半导体膜(半非晶半导体，：SAS)进行激光处理(以下也称为LP)而得到的半导体总称为LPSAS(激光处理半非晶半导体)。 
沟道保护层104由厚度为400nm或以下、优选为50nm或以上和200nm或以下的氮化硅膜或氮氧化硅膜形成。例如，通过以SiH4、NH3为源气体的等离子体CVD法形成氮化硅膜。通过等离子体CVD法使用SiH4、N2O、以及NH3形成氮氧化硅膜。因为沟道保护层104被设置成与微晶半导体膜接触，而且沟道保护层104由氮化硅膜或氮氧化硅膜形成，所以藉此不但可以得到防止杂质扩散到微晶半导体膜中的效果，而且可以防止微晶半导体膜中包含的晶粒表面的氧化。再者，设置了沟道保护层104，藉此可以防 止微晶半导体膜表面的氧化；因此，可以使微晶半导体膜的厚度小。因此，因为本实施方式中的薄膜晶体管可以作为完全耗尽型晶体管工作，所以可以减小晶体管截止时的漏电流。 
这里，参照图6描述能够连续形成栅极绝缘膜102至沟道保护层104的等离子体CVD装置。图6是示出等离子体CVD装置的俯视截面的示意图，该等离子体CVD装置具有其中在公共室1020周围设置了装载室1010、卸载室1015、反应室(1)1011、反应室(2)1012、反应室(3)1013的结构。在公共室1020和其它各室之间设置了闸阀1022、1023、1024、1025以及1026，以防止在各室中进行的处理互相干涉。衬底被载入装载室1010中的盒子1028和卸载室1015的盒子1029，然后由公共室1020的传送装置1021传送到反应室(1)1011至反应室(3)1013。在该装置中，可为要沉积的每种膜种类设置反应室，从而可以在不暴露给大气的情况下连续形成多个不同的膜。作为示例，可以设置其中在反应室(1)1011中形成了栅极绝缘膜102、在反应室(2)1012中形成了微晶半导体膜103、并且在反应室(3)1013中形成沟道保护层104的结构。 
以这种方式，利用连接有多个处理室的微波等离子体CVD装置，能同时形成栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104。因此能提高大规模生产率。此外，即使在反应室之一中进行维护或清洗，也也能在另一反应室中执行成膜处理，从而可以缩短成膜的周期时间。另外，可以在不被大气成分及悬浮在大气中的污染杂质元素污染的情况下形成叠层之间的接口。因此，可以减少晶体管特性的变化。 
注意，虽然在图6所示的等离子体CVD装置中分别设置有装载室及卸装室，但是也可以设置单个装载/卸装室。此外，也可以在等离子体CVD装置中设置多个备用室。通过在备用室中对衬底进行预热，可缩短各个反应室中成膜之前所需的加热时间；因此可以提高产量。 
将再次描述图1A。作为图1A中的抗蚀剂151，可以使用正型抗蚀剂或负型抗蚀剂。在本实施方式中使用了正型抗蚀剂。接着，使用第二光掩模，形成图1A所示那样的抗蚀剂151被加工的抗蚀剂掩模。然后，如图1B所示，通过使用形成在沟道保护层上的抗蚀剂掩模蚀刻微晶半导体膜 103及沟道保护层104，从而在栅电极101上形成岛状微晶半导体膜105。注意，图1B对应于沿图5A的线A-B所取的截面图(但是，抗蚀剂151和栅极绝缘膜102除外)。注意，在本说明书中，描述了其中堆叠了微晶半导体膜和沟道保护层的岛状结晶半导体膜。注意，图5A中示出了扫描线501，并且扫描线501和栅电极101相互电连接。 
注意，使岛状微晶半导体膜105的各个端部的侧面倾斜，藉此得到形成在岛状微晶半导体膜侧面的非晶半导体膜和位于岛状微晶半导体膜底部的微晶半导体膜之间的良好的电连接。岛状微晶半导体膜105的各个端部的侧面的倾斜度被设置为30°至90°，优选为45°至80°。利用这样的角度，能防止起因于台阶形状的源电极或漏电极的断开。 
接下来，如图1C所示那样，形成非晶半导体膜106以覆盖岛状微晶半导体膜105，在非晶半导体膜106上形成杂质半导体层107，并且在杂质半导体层107上形成导电膜108。注意，当加工导电膜108的形状时，导电膜108作为源电极、漏电极以及信号线的布线。作为抗蚀剂152，可使用正型抗蚀剂或负型抗蚀剂。在本实施方式中使用正型抗蚀剂。使用第三光掩模形成抗蚀剂掩模。在本实施方式中，作为示例，如图2A所示那样，从在抗蚀剂掩模中形成的孔部171进行作为各向同性蚀刻的湿法蚀刻。进行湿蚀刻，藉此如图2B所示那样，在孔部171下的导电膜108中形成比孔部171的直径大的孔部172。接着，从在抗蚀剂掩模中形成的孔部171进行作为各向异性蚀刻的干法蚀刻。进行干蚀刻，藉此在孔部171下的杂质半导体层107及非晶半导体膜106中形成与形成在抗蚀剂掩模中的孔部171相同直径的孔部173。结果，如图3A所示的那样，稍后作为源电极及漏电极的导电膜108的端部和杂质半导体层107的端部未对齐(图3A中的宽度174)，并且杂质半导体层107的端部在导电膜108的端部的外侧上形成。如图3A所示，由于稍后作为源电极及漏电极的导电膜108的端部和杂质半导体层107的端部未对齐且具有宽度174，因此源电极及漏电极的端部的距离变长，从而可以防止源电极及漏电极之间的漏电流和短路。此外，由于稍后作为源电极及漏电极的导电膜108的端部和杂质半导体层107的端部未对齐且具有宽度174，藉此电场不会集中在导电膜108的端部和杂质半导体层107 的端部上，从而可以防止栅电极101与导电膜108之间的漏电流。因此，可以形成可靠性高且耐压性高的薄膜晶体管。然后，去除抗蚀剂掩模，从而得到图3A所示那样的开口。注意，图3A对应于沿图5B的线A-B所取的截面图(然而，栅极绝缘膜102除外)。注意，图5B示出信号线502、源电极108a、漏电极108b，并且信号线502和源电极108a相互电连接。 
注意，由于晶体管的源电极和漏电极根据晶体管的工作条件等而改变，所以难以定义将哪个称作源电极或漏电极。因此，在本实施方式中，连接到信号线502的电极表示源电极108a，而稍后连接到像素电极的电极表示漏电极108b。 
注意，如图5B所示那样，杂质半导体层107的端部位于源电极108a及漏电极108b的端部的外侧。此外，源电极108a及漏电极108b中的一个具有包围源电极108a及漏电极108b中的另一个的形状(具体地说，U字形状、C字形状)。因此，可以增加载流子移动的区域的面积，从而电流量可以增大，并且可以减小薄膜晶体管的面积。另外，微晶半导体膜103、非晶半导体膜106、杂质半导体层107、以及源电极108a和漏电极108b叠在栅电极101上；因此，栅电极101的凹凸的影响小，并且可以抑制覆盖度的降低及漏电流的产生。 
如图3A所示那样，在本实施方式所描述的薄膜晶体管中，在岛状微晶半导体膜的侧面上设置有非晶半导体膜。非晶半导体膜的厚度比先设置的微晶半导体膜厚，藉此可以减少发生在源电极和/或漏电极与栅电极之间的寄生电容。通常，非晶半导体膜优选具有200nm或以上且400nm或以下的厚度。此外，在薄膜晶体管的源电极与漏电极之间流过的载流子(电子或空穴)经由与栅电极附近的栅极绝缘膜形成界面的微晶半导体膜在源极与漏极之间流过。在薄膜晶体管中，载流子在非晶半导体膜的厚度方向上流过的距离比载流子在微晶半导体膜的沟道长度方向上流过的距离更长。因此，在具有本发明的薄膜晶体管的显示器件中，在利用微晶半导体膜的好处的同时，可减少在源电极和漏电极与栅电极之间产生的寄生电容。此外，在向栅电极施加的电压高(例如15V左右)的显示器件中，当非晶半导体膜的厚度大于微晶半导体膜的厚度时，栅极与源极和/或漏极之间的耐压升 高，从而可以抑制薄膜晶体管退化。 
可以使用诸如SiH4或Si2H6等等之类的硅氢化物通过等离子体CVD法形成非晶半导体膜106。另外，使用硅氢化物与选自氦、氩、氪及氖中的一种或多种稀有气体元素的稀释物可形成非晶半导体膜。通过使用流量为硅氢化物的流量的1倍至20倍、优选为1倍至10倍、更优选为1倍至5倍的氢气，可以形成包含氢的非晶半导体膜。另外，通过使用上述硅氢化物、以及氮或氨，可以形成包含氮的非晶半导体膜。另外，通过使用上述硅氢化物以及包含氟、氯、溴、或者碘的气体(F2、Cl2、Br2、I2、HF、HCl、HBr、HI等)，可以形成包含氟、氯、溴、或者碘的非晶半导体膜。注意，可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等代替硅氢化物。 
非晶半导体膜106的能隙比微晶半导体膜103大(非晶半导体膜的能隙为1.6eV至1.8eV，微晶半导体膜的能隙为1.1eV至1.5eV)，并且非晶半导体膜的电阻较高且迁移率较低，例如它为微晶半导体膜的1/5至1/10。因此，在稍后形成的薄膜晶体管中，在源区和漏区与微晶半导体膜之间形成的非晶半导体膜106虽然部分用作沟道形成区，但是非晶半导体膜106的大部分起高电阻区的作用，而微晶半导体膜起沟道形成区的作用。因此，可减少薄膜晶体管的截止电流。 
在形成n沟道型薄膜晶体管的情况下，可将磷作为典型的杂质元素添加至需添加杂质以赋予一种导电类型的杂质半导体层107，并且可向硅氢化物添加诸如PH3之类的杂质气体。另外，在形成p沟道型薄膜晶体管的情况下，可添加硼作为典型的杂质元素，并可向硅氢化物添加诸如B2H6等等之类的杂质气体。添加有赋予一导电类型的杂质的杂质半导体层107可以由微晶半导体膜或非晶半导体膜构成。再者，添加有赋予一导电类型的杂质的杂质半导体层107也可以由添加有赋予一导电类型的杂质的非晶半导体膜和添加有赋予一导电类型的杂质的微晶半导体膜的叠层构成。将添加有给予一导电类型的杂质的杂质半导体层107形成为2nm或以上且50nm或以下的厚度。通过将添加有给予一导电类型的杂质的半导体膜形成为小厚度，可以提高产量。 
优选使用铝的单层或叠层、或者添加有诸如铜、硅、钛、钕、钪、以 及钼之类用于提高耐热性或防止小丘产生的元素的铝合金的单层或迭层来形成导电膜108。或者，导电膜可具有层叠结构，在该结构中使用钛、钽、钼、钨或上述元素的氮化物形成与导电半导体膜接触一侧的膜，并且在其上形成铝或铝合金。再者，导电膜可具有另一层叠结构，在该结构中铝膜或铝合金膜被夹在钛、钽、钼、钨或上述元素的氮化物的上层膜和下层膜之间。在此，作为导电膜108，给出了其中堆叠有三层导电膜的导电膜。例如，其中铝膜被夹在钼膜之间的层叠导电膜，其中铝膜被夹在钛膜之间的层叠导电膜。通过溅射法或真空蒸镀法形成导电膜。 
注意，上述的对微晶半导体膜的以价电子控制为目的的杂质元素的添加也可以在蚀刻微晶半导体膜上方的非晶半导体膜106、杂质半导体膜107、以及导电膜108之后穿过沟道保护层104掺杂来进行。在蚀刻微晶半导体膜上方的非晶半导体膜106、杂质半导体膜107、以及导电膜108之后，通过穿过沟道保护层104掺杂，可以对作为沟道形成区的岛状微晶半导体膜105选择性地添加杂质元素。 
通过上述工序，可以形成薄膜晶体管。此外，可以使用三片光掩模形成薄膜晶体管。 
接下来，如图3B所示那样，在导电膜108、杂质半导体膜107、非晶半导体膜106、岛状微晶半导体膜105、以及栅极绝缘膜102上形成绝缘膜109。绝缘膜109可以通过与栅极绝缘膜102相同的方式形成。注意，绝缘膜109是用来防止悬浮在大气中的诸如有机物、金属物、水蒸气之类的污染杂质进入而设置，因此优选采用致密膜。 
接下来，如图3C所示那样，在绝缘膜109中形成接触孔110。然后，如图4所示的那样，在接触孔110中形成与导电膜108的漏电极108b接触的像素电极111。注意，图4对应于沿图5C的线A-B所取的截面图。 
可以使用诸如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物(以下称为ITO)、铟锌氧化物、添加有氧化硅的铟锡氧化物之类的具有透光性的导电材料形成像素电极111。 
或者，可以使用包含导电高分子(也称为导电聚合物)的导电组合物 形成像素电极111。优选地是，使用导电组合物形成的像素电极的薄层电阻为10000Ω/□或更低，550nm波长下的透光率为70％或更高。此外，优选该导电组合物中包含的导电高分子的电阻率为0.1Ω·cm或更低。 
作为导电高分子化合物，可以使用所谓的π电子共轭导电高分子化合物。示例包括聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者这些两种以上的共聚物等。 
如上所述，可以得到能够用于显示器件的薄膜晶体管。具体而言，根据本实施方式而得到的薄膜晶体管抑制寄生电容的增大，从而抑制制造成本的升高，同时能抑制生产率的降低，并且能实现高电特性和截止电流的减小，所以可以得到使用电特性的可靠性高的薄膜晶体管进行驱动的显示器件。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式2 
在本实施方式中，将参照图13描述与实施方式1不同的用于显示器件的薄膜晶体管。图13是薄膜晶体管的截面图。注意，在本实施方式中，与实施方式1中相似的部分由相同的附图标记表示，并且参照实施方式1的说明。 
注意，在本实施方式中描述的薄膜晶体管是与实施方式1的情况相似的n沟道薄膜晶体管。 
首先，在衬底100上形成栅电极101、栅极绝缘膜102、微晶半导体膜103、沟道保护层104，并且通过使用抗蚀剂掩模及蚀刻工序得到实施方式1的图1B所示的状态。衬底100、栅电极101、栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104与实施方式1中相同。 
接下来，如图13所示那样，形成包含赋予弱p型导电性的杂质元素的非晶半导体膜1301a和作为本征半导体的非晶半导体膜1301b。以与实施方式1相同的方式在作为本征半导体的非晶半导体膜1301b上形成杂质半导体层107和导电膜108。注意，形成包含赋予弱p型的杂质元素的非晶半导体膜1301a和作为本征半导体的非晶半导体膜1301b，与实施方式1所示的 非晶半导体膜106同样地形成杂质半导体层107和导电膜108，并形成抗蚀剂掩模和进行蚀刻工艺。这样，可以得到如图13所示的薄膜晶体管。此外，所得的薄膜晶体管设置有绝缘膜109，以与实施方式1相似的方式覆盖薄膜晶体管，而且薄膜晶体管通过接触孔110电连接至像素电极111。 
在本实施方式中描述的薄膜晶体管的源极和漏极之间流过的电载流子依次流过导电膜(源电极或漏电极)108、杂质半导体膜107、作为本征半导体的非晶半导体膜1301b、包含给予弱p型的杂质元素的非晶半导体膜1301a、微晶半导体膜103、包含给予弱p型的杂质元素的非晶半导体膜1301a、作为本征半导体的非晶半导体膜1301b、杂质半导体膜107、以及导电膜(源电极或漏电极)108。换言之，在本实施方式所示的薄膜晶体管的源极和漏极之间流过的电载流子经过作为高电阻区的包含赋予弱p型的杂质元素的非晶半导体膜1301a和作为本征半导体的非晶半导体膜1301b。因此，本实施方式所示的薄膜晶体管可以减少在源极与漏极之间流过的漏电流。因此，除了上述实施方式1所示的优越的电特性以外，本实施方式所示的薄膜晶体管还具有减少漏电流的效果。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式3 
在本实施方式中，将参照图14描述与实施方式1及实施方式2不同的用于显示器件的薄膜晶体管。图14是薄膜晶体管的截面图。注意，在本实施方式中，与实施方式1相同的部分由相同的附图标记表示，并且参照实施方式1的说明。 
注意，在本实施方式中描述的薄膜晶体管是与实施方式1的情况相似的n沟道型薄膜晶体管。 
首先，在衬底100上形成栅电极101、栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104，并且通过抗蚀剂掩模及蚀刻工序得到实施方式1的图1B所示的状态。衬底100、栅电极101、栅极绝缘膜102、微晶半导体膜103、以及沟道保护层104与实施方式1相同。 
接下来，如图14所示，形成作为本征半导体的非晶半导体膜1401a和 包含赋予弱n型的杂质元素的非晶半导体膜1401b。以与实施方式1相似的方式在包含赋予弱n型的杂质元素的非晶半导体膜1401b上形成杂质半导体层107和导电膜108。注意，在形成作为本征半导体的非晶半导体膜1401a和包含赋予弱n型的杂质元素的非晶半导体膜1401b之后，以与实施方式1所示的非晶半导体膜106相似的方式形成杂质半导体层107和导电膜108，并形成抗蚀剂掩模且执行蚀刻工艺。这样，可以获得如图14所示那样的薄膜晶体管。此外，获得的薄膜晶体管设置有绝缘膜109，以与实施方式1相似的方式覆盖薄膜晶体管，并通过接触孔110与像素电极111电连接。 
在本实施方式所述的薄膜晶体管的源极与漏极之间流过的电载流子依次流过导电膜(源电极或漏电极)108、杂质半导体膜107、包含赋予弱n型的杂质元素的非晶半导体膜1401b、作为本征半导体的非晶半导体膜1401a、微晶半导体膜103、作为本征半导体的非晶半导体膜1401a、包含赋予弱n型的杂质元素的非晶半导体膜1401b、杂质半导体层107、以及导电膜(源电极或漏电极)108。换言之，对于在本实施方式所描述的薄膜晶体管的源极与漏极之间流过的电载流子而言，因为堆叠了半导体膜以获得从杂质半导体膜107、包含赋予弱n型的杂质元素的非晶半导体膜1401b、作为本征半导体的非晶半导体膜1401a逐渐增大的高电阻区，所以能减少漏电流；而且因为电阻值逐渐增大，所以能减小由突然变化的电压加速的电子导致的薄膜晶体管的退化。因此，在本实施方式中，可以减少在源极与漏极之间流过的漏电流，并且可以实现薄膜晶体管的寿命的延长。因此，除了上述实施方式1所示的优越的电特性以外，本实施方式所示的薄膜晶体管还具有减小漏电流的效果。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式4 
在本实施方式中，以下描述具有实施方式1所示的薄膜晶体管的显示器件。以液晶显示器件为例描述本实施方式中描述的显示器件。 
参照图7A和7B描述作为液晶显示器件的一个方式的液晶显示面板的外观及截面。图7A是一种面板的俯视图，其中在第一衬底4001和第二衬 底4006之间使用密封剂4005密封了在第一衬底4001上形成的包括微晶半导体膜的薄膜晶体管4010和液晶组件4013，而图7B是沿图7A的M-N线所取的截面图。 
设置密封剂4005以包围设置在第一衬底4001上的像素部4002和扫描线驱动电路4004。此外，在像素部4002和扫描线驱动电路4004上设置有第二衬底4006。因此，利用密封剂4005将像素部4002和扫描线驱动电路4004以及液晶4008密封在第一衬底4001与第二衬底4006之间。在第一衬底4001上与由密封剂4005包围的区域不同的区域中安装有使用多晶半导体膜在另行准备的衬底上形成的信号线驱动电路4003。在本实施方式中，将描述将具有使用多晶半导体膜形成的薄膜晶体管的信号线驱动电路附连到第一衬底4001的示例。或者，也可将使用单晶半导体形成的包括晶体管的信号线驱动电路附连至第一衬底4001。图7B例示信号线驱动电路4003中包括的使用多晶半导体膜形成的薄膜晶体管4009。 
在第一衬底4001上形成的像素部4002和扫描线驱动电路4004分别包括多个薄膜晶体管，图7B例示像素部4002中包括的薄膜晶体管4010。薄膜晶体管4010对应于使用微晶半导体膜的薄膜晶体管，并且可以通过实施方式1所示的过程同样地制造。 
此外，正对液晶4008的像素电极4030通过布线4040电连接至薄膜晶体管4010。液晶组件4013的对电极4031在第二衬底4006上形成。液晶元件4013对应于像素电极4030和对电极4031夹住液晶4008的区域。 
注意，作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(典型地是不锈钢)、陶瓷、以及塑料。作为塑料，可以使用FRP(纤维增强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或丙烯酸树脂薄膜。此外，也可以使用具有铝箔被夹在PVF薄膜或聚酯膜之间的结构的薄片。 
另外，附图标记4035是球状隔离件，并且是为控制像素电极4030与对电极4031之间的距离(单元间隙)而设置的。注意，也可以使用通过选择性地蚀刻绝缘膜而得到的隔离件。 
此外，经由来自FPC 4018的布线4014和4015向另行形成的信号线驱动电路4003和扫描线驱动电路4004或像素部4002提供多个信号和电位。 
在本实施方式中，连接端子4016由与液晶元件4013中包括的像素电极4030相同的导电膜形成。此外，布线4014和4015由与布线4040相同的导电膜形成。 
连接端子4016经由各向异性导电膜4019电连接到FPC 4018的端子。 
虽然未示出，但本实施方式中所描述的液晶显示器件具有取向膜、偏振片，还可以具有颜色滤光片及挡光膜。 
注意，图7A和7B示出另行形成信号线驱动电路4003并安装在第一衬底4001的示例，但本实施方式不局限于这种结构。可另行形成然后安装扫描线驱动电路，或可另行形成然后安装信号线驱动电路的一部分或扫描线驱动电路的一部分。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式5 
在本实施方式中，以下将描述具有实施方式1所示的薄膜晶体管的显示器件。以发光器件为例描述本实施方式中描述的显示器件。 
将参照图8A和8B描述作为发光器件的一个方式的发光显示面板的外观及截面。图8A是一种面板的俯视图，其中在第一衬底和第二衬底之间使用密封剂密封在第一衬底上形成的使用微晶半导体膜的薄膜晶体管及发光元件，而图8B对应于沿图8A的线E-F所取的截面图。 
设置密封剂4505以包围在第一衬底4501上形成的像素部4502和扫描线驱动电路4504。在像素部4502和扫描线驱动电路4504上设置了第二衬底4506。因此，利用密封剂4505将像素部4502和扫描线驱动电路4504以及填充剂4507密封在第一衬底4501与第二衬底4506之间。另外，在第一衬底4501上与由密封剂4505包围的区域不同的区域中安装有使用多晶半导体膜在另行准备的衬底上形成的信号线驱动电路4503。本实施方式将描述将包括使用多晶半导体膜形成的薄膜晶体管的信号线驱动电路附连到第一衬底4501的示例。或者，可将包括使用单晶半导体膜形成的晶体管的信号线驱动电路附连至第一衬底4501。图8B例示信号线驱动电路4503中包括的使用多晶半导体膜形成的薄膜晶体管4509。 
在第一衬底4501上形成的像素部4502和扫描线驱动电路4504分别包括多个薄膜晶体管，而且图8B例示像素部4502中包括的薄膜晶体管4510。在本实施方式中，薄膜晶体管4510被示为驱动TFT，但薄膜晶体管4510既可是电流控制TFT，又可以是擦除TFT。薄膜晶体管4510对应于使用微晶半导体膜并且可以通过实施方式1所示的过程同样地制造的薄膜晶体管。 
另外，附图标记4511对应于发光元件，而且发光元件4511的像素电极经由布线4517与薄膜晶体管4510的源电极或漏电极电连接。在本实施方式中，发光元件4511的公共电极与具有透光性的导电材料4512电连接。注意，发光元件4511的结构不局限于本实施方式中所示的结构。可以根据从发光组件4511取出的光的方向、薄膜晶体管4510的极性等适当改变发光元件4511的结构。 
虽然在图8B所示的截面图中未示出提供给另行形成的信号线驱动电路4503和扫描线驱动电路4504或像素部分4502的多个信号和电位，但提供给另行形成的信号线驱动电路4503和扫描线驱动电路4504或像素部4502的多个信号及电位从FPC 4518经由布线4514及4515供给。 
在本实施方式中，连接端子4516由与发光元件4511中包括的像素电极相同的导电膜形成。此外，布线4514、4515由与布线4517相同的导电膜形成。 
连接端子4516通过各向异性导电膜4519电连接到FPC 4518中包括的端子。 
处于从发光元件4511取出光的方向上的衬底必须是透明的衬底。在此情况下，使用诸如玻璃片、塑料片、聚酯薄膜、或丙烯酸薄膜之类的透光材料。 
作为填充剂4507，除了氮、氩等惰性气体之外，还可以使用紫外线可固化树脂、热固化树脂、PVC(聚氯乙烯)、丙烯酸、聚酰亚胺、环氧树脂、硅树脂、PVB(聚乙烯醇缩丁醛)、或EVA(乙烯-醋酸乙烯酯)。在本实施方式中，使用氮气作为填充剂。 
另外，如果需要，也可以在发光元件的发光表面上设置诸如偏振片、圆偏振片(椭圆偏振片)、阻滞板(λ/4板、λ/2板)、或颜色滤光片之类的 光学膜。此外，还可以在偏振片或圆偏振片上设置防反射膜。例如，可以执行抗眩光处理，该处理通过利用表面上的凹凸扩散反射光以降低眩光。 
注意，图8A和8B示出另行形成并将信号线驱动电路4503安装在第一衬底4501上的示例，但本实施方式不局限于此结构。可单独形成扫描线驱动电路然后安装，又可另行形成然后安装信号线驱动电路的一部分或扫描线驱动电路的一部分。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式6 
以下将描述本发明的显示器件的一个方式的显示面板的结构。 
图9A示出一种显示面板的方式，其中另行形成的信号线驱动电路6013连接至在衬底6011上形成的像素部6012。像素部6012和扫描线驱动电路6014分别由使用微晶半导体膜的薄膜晶体管形成。当利用可获得比使用微晶半导体膜的薄膜晶体管的迁移率高的晶体管形成信号线驱动电路时，可以使被求驱动频率高于扫描线驱动电路的信号线驱动电路的工作稳定。注意，可使用使用单晶半导体的晶体管、使用多晶半导体的薄膜晶体管、或者使用SOI衬底形成的晶体管来形成信号线驱动电路6013。经由FPC 6015向像素部6012、信号线驱动电路6013、扫描线驱动电路6014分别提供电源电压、各种信号等。 
注意，信号线驱动电路及扫描线驱动电路也可以形成在与像素部相同的衬底上。 
当另行形成驱动电路时，不一定需要将其上形成有驱动电路的衬底附连至其上形成有像素部的衬底上，例如也可以附连在FPC上。图9B示出一种液晶显示面板的方式，其中另行形成的信号线驱动电路6023连接至在衬底6021上形成的像素部6022和扫描线驱动电路6024。使用其中使用了微晶半导体膜的薄膜晶体管分别形成像素部6022和扫描线驱动电路6024。信号线驱动电路6023经由FPC 6025与像素部6022连接。经由FPC 6025向像素部6022、信号线驱动电路6023以及扫描线驱动电路6024分别提供电源电位、多个信号等。 
或者，也可以采用其中使用了微晶半导体膜的薄膜晶体管在与像素部相同的衬底上形成信号线驱动电路的一部分或扫描线驱动电路的一部分，并且另行形成驱动电路的其它部分并使它与像素部电连接。图9C示出一种液晶显示面板的方式，其中在与像素部6032、扫描线驱动电路6034相同的衬底6031上形成信号线驱动电路中包括的模拟开关6033a，且在不同的衬底上另行形成信号线驱动电路中包括的移位寄存器6033b并将其附连至衬底6031。像素部6032和扫描线驱动电路6034分别由使用微晶半导体膜的薄膜晶体管形成。信号线驱动电路中包括的移位寄存器6033b经由FPC6035与像素部6032连接。经由FPC 6035向像素部6032、信号线驱动电路、扫描线驱动电路6034提供电源电位、多个信号等。 
如图9A至9C所示那样，在本发明的显示器件中，可以采用使用微晶半导体膜的薄膜晶体管在与像素部相同的衬底上形成驱动电路的一部分或全部。 
注意，对于另行形成的衬底的连接方法没有特别的限制，可以采用已知的COG方法、引线键合方法、或者TAB方法等。此外，若是能够电连接，则连接位置不局限于图9A至9C所示的位置。另外，也可以另行形成并连接控制器、CPU、内存等。 
注意，用于本发明的信号线驱动电路不局限于仅包括移位寄存器和模拟开关的结构。除移位寄存器和模拟开关之外，还可包括缓冲器、电平移动器、源极跟随器等。此外，不一定需要设置移位寄存器和模拟开关。例如既可使用如译码器电路那样的能够选择信号线的其它电路代替移位寄存器，又可使用锁存器等而代替模拟开关。 
图10示出本发明的液晶显示器件的框图。图10所示的液晶显示器件包括具有多个具备液晶元件的像素的像素部551、选择各个像素的扫描线驱动电路552、以及控制对选定像素的视频信号的输入的信号线驱动电路553。 
在图10中，信号线驱动电路553包括移位寄存器554和模拟开关555。时钟信号(CLK)和起始脉冲信号(SP)被输入到移位寄存器554中。当时钟信号(CLK)和起始脉冲信号(SP)被输入时，在移位寄存器554中产生时序信号，并且输入到模拟开关555。 
视频信号被提供给模拟开关555。模拟开关555根据输入时序信号对视频信号进行取样，并将所得的信号提供给下一级的信号线。 
接下来，说明扫描线驱动电路552的结构。扫描线驱动电路552包括移位寄存器556和缓冲器557。在某些情况下，扫描线驱动器电路552还可包括电平转移器。在扫描线驱动电路552中，当向移位寄存器556输入时钟信号(CLK)和起始脉冲信号(SP)时，产生选择信号。所产生的选择信号由缓冲器557缓冲和放大，所得的信号被体供给相应的扫描线。一条线的像素的晶体管的栅极连接到扫描线。而且，由于需要使一条线的像素中的晶体管同时导通，因此使用能够流过大电流的缓冲器作为缓冲器557。 
在全彩液晶显示器件中，在将对应于R(红)、G(绿)、B(蓝)的视频信号按顺序进行取样并提供给相应的信号线的情况下，用来连接移位寄存器554和模拟开关555的端子数对应于用来连接模拟开关555和像素部551中的信号线的端子数的1/3左右。因此，当在同一衬底上形成像素部551和模拟开关555时，与在不同的衬底上形成模拟开关555和像素部551的情况相比，可以减少用来连接另行形成的衬底的端子数；因此，能抑制连接不良的发生概率，从而提高生产率。 
注意，虽然图10中所示的扫描线驱动电路552包括移位寄存器556和缓冲器557，但是也可以使用移位寄存器556构成扫描线驱动电路552。 
注意，图10所示的结构只是本发明的显示器件的一个方式，信号线驱动电路和扫描线驱动电路的结构不局限于图10中所示的该结构。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式7 
可以将通过本发明得到的显示器件用于有源矩阵液晶模块。就是说，可以在将包含这样的有源矩阵液晶模块的具有显示部中的所有电子设备中实施本发明。 
这种电子设备的示例包括：诸如摄影机及数字照相机之类的相机；头戴式显示器(护目镜型显示器)；汽车导航系统；投影机；汽车音响；个人计算机；以及便携式信息终端(例如便携式计算机、移动电话、或者电 子书籍等)。图11A至11D示出了这些电子设备的示例。 
图11A示出电视设备。如图11A所示那样，可以将显示模块嵌入到框体中来完成电视设备。将还安装有FPC的显示面板称为显示模块。使用显示模块形成主屏2003，并且设置诸如扬声器部2009、操作开关等等之类的其它附件。因此，可以完成电视设备。 
如图11A所示那样，将利用液晶组件的显示用面板2002安装在框体2001中。电视设备可以通过接收器2005接收普通的电视广播，而且可以经由调制解调器2004连接到有线或无线的通信网路，从而进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间)的信息通信。可以使用安装在框体中的开关或另行提供的遥控单元2006来操作电视设备。该遥控单元可包括用来显示要输出的信息的显示部2007。 
另外，除了主屏2003之外，电视设备可包括使用第二显示用面板形成的用于显示频道、音量等的子屏2008。在这种结构中，可以使用视角优良的液晶显示面板形成主屏2003，而使用能够以低耗电量显示的液晶显示面板形成子屏。另外，当优先降低耗电量时，也可以使用液晶显示面板形成主屏2003、而使用液晶显示面板形成子屏且使该子屏可以打开和关闭的结构。 
图12是电视设备的主要结构的框图。显示面板900设置有像素部921。可通过COG方法将信号线驱动电路922和扫描线驱动电路923安装到显示面板900上。 
作为其它外部电路，电视设备在视频信号的输入侧包括视频信号放大电路925、视频信号处理电路926、以及控制电路927等。该视频信号放大电路925放大调谐器924接收到的信号中的图像信号，该视频信号处理电路926将从视频信号放大电路925输出的信号转换为与红、绿、蓝每种颜色相应的色信号，该控制电路927将该图像信号转换为驱动器IC的输入规范。控制电路927将信号分别输出到扫描线侧和信号线侧。当进行数字驱动时，也采用如下结构，即在信号线侧设置信号分割电路928，从而将输入数字信号分成m个来供给。 
调谐器924所接收的信号中的音频信号被传送到音频信号放大器电路 929，并且其输出经过音频信号处理电路930提供到扬声器933。控制电路931从输入部932接收接收站(接收频率)和音量的控制信息，并且将信号传送到调谐器924、音频信号处理电路930。 
不言而喻，本发明不局限于电视设备，而可以应用于各种各样的用途，如计算机的监视器、以及大面积的显示媒体如火车站或机场等的信息显示板或者街头上的广告显示板等。 
图11B示出蜂窝电话2301的一个示例。该蜂窝电话2301包括显示部2302、操作部2303等。当将上述实施例中描述的显示器件用于显示部2302时，可提高大规模生产率。 
此外，图11C所示的便携式计算机包括主体2401、显示部2402等。通过将上述实施方式所述的显示器件应用于显示部2402，可以提高大规模生产率。 
本实施方式可以与其它实施方式所表示的结构适当组合实施。 
实施方式8 
在本实施方式中，示出了上述实施方式中所示的本发明的晶体管的结构的器件模拟结果。图15示出用于器件模拟的晶体管结构，而图16示出图15所示的晶体管结构的电流-电压特性。注意，在器件模拟中使用硅谷数据系统(Silvaco Data Systems)公司制造的“ATLAS”。 
描述了图15中所示的晶体管的层叠结构。依次层叠衬底1500、栅电极1501、栅极绝缘膜1502、微晶半导体膜1503、沟道保护层1504、非晶半导体膜1506、杂质半导体层1507、以及导电膜(源电极、漏电极)1508形成了图15中所示的结构。注意，使用了根据实施方式1所述的制造方法。各个层叠膜的厚度如下：厚度100nm的玻璃衬底用作衬底1500、厚度为150nm的钼(Mo)膜用作栅电极1501、厚度为300nm的氮化硅(Si3N4)膜作为栅极绝缘膜1502、厚度为10nm的处于微晶状态的硅膜作为微晶半导体膜1503、厚度为90nm的氮化硅(Si3N4)膜作为沟道保护层1504、厚度为200nm的处于非晶状态的硅膜作为非晶半导体膜1506、厚度为50nm的添加有磷的非晶硅膜作为杂质半导体层1507、以及厚度为150nm的钼 (Mo)膜作为导电膜1508。注意，微晶半导体膜1503及沟道保护层1504的沟道长度方向的长度被设置为10μm，而部分重叠在沟道保护层1504的端部上的非晶半导体膜1506的长度被设置为200nm。另外，基于层迭的每个膜的物理特性进行器件模拟。 
另外，将构成非晶半导体膜1506的非晶半导体膜的器件模拟中的参数设定为以下所示的数值。 
数值如下：受体型缺陷能级(尾状分布)在导带边缘的状态密度满足(nta＝3.0E21[/cm3eV])；供体型缺陷能级(尾状分布)的价带边缘的状态密度满足(ntd＝4.0E20[/cm3eV])；受体型缺陷能级(尾状分布)状态密度的衰减系数满足(wta＝0.025[eV])；供体型缺陷能级(尾状分布)状态密度的衰减系数满足(wtd＝0.05[eV])；受体型缺陷能级(块状分布)的峰值位置的状态密度(满足nga＝5.0E17[/cm3eV])；供体型缺陷能级(块状分布)的峰值位置的状态密度满足(ngd＝5.0E17[/cm3eV])；受体型缺陷能级(块状分布)的峰值位置满足(ega＝0.28[eV])；供体型缺陷能级(块状分布)的峰值位置满足(egd＝0.79[eV])；受体型缺陷能级(块状分布)状态密度的衰减系数满足(wga＝0.1[eV])；供体型缺陷能级(块状分布)状态密度的衰减系数满足(wgd＝0.2[eV])；受体能级的尾部的电子俘获截面积满足(sigtae＝3.0E-15[cm2])；受体能级的尾部的空穴俘获截面积满足(sigtah＝3.0E-13[cm2])；供体能级的尾部的电子俘获截面积满足(sigtde＝3.0E-13[cm2])；供体能级的尾部的空穴俘获截面积满足(sigtdh＝3.0E-15[cm2])；受体的高斯分布的电子俘获截面积满足(siggae＝3.0E-15[cm2])；受体的高斯分布的空穴俘获截面积满足(siggah＝3.0E-13[cm2])；供体的高斯分布的电子俘获截面积满足(siggde＝3.0E-13[cm2])；以及供体的高斯分布的空穴俘获截面积，满足(siggdh＝3.0E-15[cm2])。 
另外，将构成微晶半导体膜1503的微晶状态的硅膜的参数设定为以下所示的数值。注意，将处于微晶状态的硅膜的缺陷密度设定为非晶状态的硅膜的1/10。 
数值如下：受体型缺陷能级(尾状分布)的导带端的状态密度满足 (nta＝2.0E21[/cm3eV])；供体型缺陷能级(尾状分布)的价带端的状态密度满足(ntd＝4.0E19[/cm3eV])；受体型缺陷能级(块状分布)的峰值位置的状态密度满足(nga＝9.0E17[/cm3eV])；供体型缺陷能级(块状分布)的峰值位置的状态密度(ngd＝5.0E17[/cm3eV])。其它参数与非晶硅膜的参数相同。 
图16示出图15所示的晶体管的器件模拟的结果。图16的曲线1601示出当对图15所示的晶体管的源电极施加0V而对漏电极施加14V时流入漏电极的电流(Id)的变化，该电流(Id)对应于施加到栅电极的电压(Vg)。此外，图16的曲线1602表示，在图15中的沟道保护层1504的区域为非晶硅膜的情况下，当对源电极施加0V而对漏电极施加14V时流入漏电极的电流(Id)的变化，该电流Id对应于施加到栅电极的电压(Vg)。此外，图16的曲线1603表示，当对图15所示的晶体管的源电极施加0V而对漏电极施加1V时流入漏电极的电流(Id)的变化，该电流(Id)对应于施加到栅电极的电压(Vg)。此外，图16的曲线1604表示，在图15中的沟道保护层1504的区域为非晶硅膜的情况下，当对源电极施加0V而对漏电极施加1V时流入漏电极的电流(Id)，该电流(Id)对应于施加到栅电极的电压(Vg)。 
由图16所示的晶体管的电流-电压特性可见，利用本发明的晶体管结构，可以不依赖于源极和漏极之间的电压，可减少晶体管截止时的电流量而不改变晶体管导通时的电流量。此外，由图16可见，Id与Vg之间的关系特性之一——阈值摆动(S值)得以改善。该晶体管的特性的提高是因为：晶体管的沟道形成区的厚度，藉此以完全耗尽型的晶体管相同的方式改善了S值；以及因为将绝缘膜用于沟道形成区的上部，所以不会产生电流和重新结合电流，而且晶体管截止时的电流量也会减小。如上述那样，本发明可以提供包括能提高电特性、降低截止电流的薄膜晶体管的显示器件。并且，如上述那样，可以在抑制生产率降低的同时，还抑制寄生电容的增大及制造成本的提高。 
本申请基于2007年8月7日提交给日本专利局的日本专利申请S/N2007-205615而制作，该申请的全部内容通过引用包括在本说明书中。 

Claims (10)

1.一种包括薄膜晶体管的显示器件，包括：
设置在衬底上的栅电极；
设置在所述栅电极上的栅极绝缘膜；
设置在所述栅电极上的微晶半导体膜，所述栅电极与所述微晶半导体膜之间插入有所述栅极绝缘膜；
设置在所述微晶半导体膜上且与所述微晶半导体膜接触的沟道保护层；
设置在所述栅极绝缘膜上以及所述微晶半导体膜和所述沟道保护层的侧面上的非晶半导体膜；
设置在所述非晶半导体膜上的杂质半导体层；以及
设置在所述杂质半导体层上且与所述杂质半导体层接触的源电极和漏电极，
其中所述非晶半导体膜的厚度大于所述微晶半导体膜的厚度。
2.一种包括薄膜晶体管的显示器件，包括：
设置在衬底上的栅电极；
设置在所述栅电极上的栅极绝缘膜；
设置在所述栅电极上的微晶半导体膜，所述栅电极与所述微晶半导体膜之间插入有所述栅极绝缘膜；
设置在所述微晶半导体膜上且与所述微晶半导体膜接触的沟道保护层；
设置在所述栅极绝缘膜上以及所述微晶半导体膜和所述沟道保护层的侧面上的非晶半导体膜；
设置在所述非晶半导体膜上的杂质半导体层；以及
设置在所述杂质半导体层上且与所述杂质半导体层接触的源电极和漏电极，
其中所述非晶半导体膜的厚度大于所述微晶半导体膜的厚度，
其中所述杂质半导体层的一部分和所述非晶半导体膜的一部分暴露在所述源电极和所述漏电极之外，以及
其中所述杂质半导体层的端部之一和所述非晶半导体膜的端部之一在所述栅电极上方相互对齐。
3.一种包括薄膜晶体管的显示器件，包括：
设置在衬底上的栅电极；
设置在所述栅电极上的栅极绝缘膜；
设置在所述栅电极上的微晶半导体膜，所述栅电极与所述微晶半导体膜之间插入有所述栅极绝缘膜；
设置在所述微晶半导体膜上且与所述微晶半导体膜接触的沟道保护层；
设置在所述栅极绝缘膜上以及所述微晶半导体膜和所述沟道保护层的侧面上的非晶半导体膜；
设置在所述非晶半导体膜上的杂质半导体层；
设置在所述杂质半导体层上并与所述杂质半导体层接触的源电极和漏电极；
与所述源电极、漏电极、所述杂质半导体层以及所述非晶半导体膜接触的绝缘膜；以及
设置在所述绝缘膜上且在所述绝缘膜中形成的接触孔中连接至所述源电极和漏电极之一的像素电极，
其中所述非晶半导体膜的厚度大于所述微晶半导体膜的厚度。
4.一种包括薄膜晶体管的显示器件，包括：
设置在衬底上的栅电极；
设置在所述栅电极上的栅极绝缘膜；
设置在所述栅电极上的微晶半导体膜，所述栅电极与所述微晶半导体膜之间插入有所述栅极绝缘膜；
设置在所述微晶半导体膜上且与所述微晶半导体膜接触的沟道保护层；
设置在所述栅极绝缘膜上以及所述微晶半导体膜和所述沟道保护层的侧面上的非晶半导体膜；
设置在所述非晶半导体膜上的杂质半导体层；
设置在所述杂质半导体层上且与所述杂质半导体层接触的源电极和漏电极；
与所述源电极、漏电极、所述杂质半导体层以及所述非晶半导体膜接触的绝缘膜；以及
设置在所述绝缘膜上且在所述绝缘膜中形成的接触孔中连接至所述源电极和漏电极之一的像素电极，
其中所述非晶半导体膜的厚度大于所述微晶半导体膜的厚度，
其中所述杂质半导体层的一部分和所述非晶半导体膜的一部分暴露在所述源电极和所述漏电极之外，以及
所述杂质半导体层的端部之一和所述非晶半导体膜的端部之一在所述栅电极上方相互对齐。
5.根据权利要求1到4中的任一项所述的显示器件，其特征在于，所述沟道保护层是氮化硅膜及氮氧化硅膜中的一种。
6.一种包括根据权利要求1到4中的任一项所述的显示器件的电子设备。
7.一种制造显示器件的方法，包括如下步骤：
在衬底上形成栅电极；
在所述栅电极上形成栅极绝缘膜；
在所述栅电极上形成微晶半导体层，所述栅电极与所述微晶半导体层之间插入有所述栅极绝缘膜；
在所述微晶半导体层上形成与所述微晶半导体层接触的绝缘层；
使用掩模蚀刻所述微晶半导体层和所述绝缘层，从而将所述微晶半导体层和所述绝缘层分别形成为微晶半导体岛和沟道保护层；
在所述栅极绝缘膜上以及所述微晶半导体岛和所述沟道保护层的侧面上形成非晶半导体膜；
在所述非晶半导体膜上形成杂质半导体层；
在所述杂质半导体层上形成导电层；以及
蚀刻所述导电层、所述杂质半导体层以及所述非晶半导体膜，从而形成源电极和漏电极。
8.一种制造显示器件的方法，包括如下步骤：
在衬底上形成栅电极；
在所述栅电极上形成栅极绝缘膜；
在所述栅电极上形成微晶半导体层，所述栅电极与所述微晶半导体层之间插入有所述栅极绝缘膜；
在所述微晶半导体层上形成与所述微晶半导体层接触的绝缘层；
使用掩模蚀刻所述微晶半导体层和所述绝缘层，从而将所述微晶半导体层和所述绝缘层分别形成为微晶半导体岛和沟道保护层；
在所述栅极绝缘膜上以及所述微晶半导体岛和所述沟道保护层的侧面上形成非晶半导体膜；
在所述非晶半导体膜上形成杂质半导体层；
在所述杂质半导体层上形成导电层；
蚀刻所述导电层、所述杂质半导体层以及所述非晶半导体膜，从而形成源电极及漏电极；
形成与所述源电极、所述漏电极、所述杂质半导体层以及所述非晶半导体膜接触的绝缘膜；以及
在所述绝缘膜上形成像素电极，所述像素电极在所述绝缘膜中形成的接触孔中连接至所述源电极和漏电极之一。
9.根据权利要求7或8所述的方法，其特征在于，所述非晶半导体膜的厚度大于所述微晶半导体层的厚度。
10.根据权利要求7或8所述的方法，其特征在于，所述杂质半导体层的端部之一和所述非晶半导体膜的端部之一在所述栅电极上方相互对齐。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049384A (ja) 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
KR101446251B1 (ko) * 2007-08-07 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법
JP2009071289A (ja) * 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8101444B2 (en) * 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5395384B2 (ja) * 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
JP2010245480A (ja) * 2009-04-10 2010-10-28 Hitachi Displays Ltd 表示装置
US20120043543A1 (en) * 2009-04-17 2012-02-23 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method therefor
KR101578694B1 (ko) * 2009-06-02 2015-12-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR101642620B1 (ko) 2009-07-10 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
US8476744B2 (en) * 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
JP5688223B2 (ja) * 2010-02-03 2015-03-25 三菱電機株式会社 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法
KR20120034982A (ko) * 2010-10-04 2012-04-13 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법, 박막 트랜지스터 표시판 및 그 제조방법
KR101757443B1 (ko) * 2010-12-08 2017-07-13 엘지디스플레이 주식회사 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법
CN103314446B (zh) * 2011-01-13 2016-04-20 夏普株式会社 薄膜晶体管基板及其制造方法
US20120298999A1 (en) * 2011-05-24 2012-11-29 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
WO2013005250A1 (ja) 2011-07-05 2013-01-10 パナソニック株式会社 薄膜トランジスタおよびその製造方法ならびに表示装置
CN102299104A (zh) * 2011-09-20 2011-12-28 深圳市华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130067780A (ko) * 2011-12-14 2013-06-25 삼성전자주식회사 도메인 네임 서버 주소 설정 방법 및 장치
CN107464819B (zh) * 2013-03-18 2020-12-22 松下电器产业株式会社 发光面板
WO2015181679A1 (en) * 2014-05-27 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN109390413B (zh) * 2018-10-29 2021-04-30 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
CN210535674U (zh) * 2019-11-29 2020-05-15 合肥鑫晟光电科技有限公司 薄膜晶体管、栅极驱动电路、显示基板和显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1463466A (zh) * 2001-06-14 2003-12-24 出光兴产株式会社 半导体元件用导电性薄膜、半导体元件及它们的制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS61104671A (ja) 1984-10-29 1986-05-22 Sharp Corp 電界効果トランジスタ
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH06326314A (ja) * 1993-05-12 1994-11-25 Hitachi Ltd 薄膜トランジスタおよびその製造方法
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
JP2001217424A (ja) 2000-02-03 2001-08-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた液晶表示装置
TW463382B (en) * 2000-05-19 2001-11-11 Hannstar Display Corp Manufacturing method of thin film transistor
TW577176B (en) 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
JP4112527B2 (ja) * 2003-07-14 2008-07-02 株式会社半導体エネルギー研究所 システムオンパネル型の発光装置の作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
US20050048706A1 (en) * 2003-08-27 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2005093813A1 (en) * 2004-03-25 2005-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor
US20050233092A1 (en) * 2004-04-20 2005-10-20 Applied Materials, Inc. Method of controlling the uniformity of PECVD-deposited thin films
TWI270987B (en) * 2004-12-22 2007-01-11 Univ Nat Sun Yat Sen Thin film transistor and fabricating method thereof
KR20060090523A (ko) * 2005-02-07 2006-08-11 삼성전자주식회사 표시 장치용 배선 및 상기 배선을 포함하는 박막트랜지스터 표시판
JP4577114B2 (ja) * 2005-06-23 2010-11-10 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
TWI298542B (en) * 2006-01-06 2008-07-01 Au Optronics Corp Thin film transistor and method for manufacturing the same
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
KR101446251B1 (ko) * 2007-08-07 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1463466A (zh) * 2001-06-14 2003-12-24 出光兴产株式会社 半导体元件用导电性薄膜、半导体元件及它们的制造方法

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