CN102299104A - Tft阵列基板的制作方法及tft阵列基板 - Google Patents
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Abstract
本发明公开了一种TFT阵列基板的制作方法及TFT阵列基板，该制作方法包括以下步骤：依次沉积金属薄膜、绝缘层和半导体层，用构图方法制作栅线和栅极；沉积绝缘层，用构图方法制作沟道区域保护层；依次沉积掺杂半导体层、金属层，用构图方法形成源极、漏极和数据线，并切断掺杂半导体层及金属层形成通电沟道；沉积ITO层，用构图方法使ITO层形成像素电极。本发明由于采用4次构图技术，通过一次构图完成栅极、栅线及有源层的制作，并且像素电极、数据线、源极、漏极及沟道等都是通过完全显影的光刻或干刻直接形成，降低了阵列基板的制作难度和生产成本，提高了生产效率。其形成的TFT器件为背沟道保护型，有利于减小器件关态电流。
Description
技术领域
本发明涉及液晶显示领域，更具体的说，涉及-种液晶面板的TFT阵列基板的制作方法及TFT阵列基板。
背景技术
LCD液晶面板是液晶显示器的重要组件之一，现有的TFT-LCD由于其功耗低，体积小，无辐射等优点，被广泛用于液晶显示器中。
液晶面板包括阵列基板和彩膜基板，液晶位于两者之间。目前，制作TFT阵列基板(TFT ARRAY基板)主要是通过构图工艺在玻璃基板上制作成结构所需要的图形，来形成TFT元件以及相应的布线。由于TFT元件及玻璃基板上的布线具有多层次，因而需要实施多次构图工艺才能完成阵列基板的制作，最初的阵列基板需要7次构图工艺才能完成阵列基板的制作，而现在，经过技术的发展和改善，已经形成了只需4次构图的工艺技术，大大减低了液晶面板的制作成本及提高了生产效率，但是，目前的4次构图工艺技术其制程仍然较为复杂，还需使用半曝光技术，制作难度较高，此外还需要使用OC层作为绝缘材料，增加了生产的难度。
发明内容
本发明所要解决的技术问题是提供一种效率较高，且制作难度较低的TFT阵列基板的制作方法。
本发明的目的是通过以下技术方案来实现的：
一种TFT阵列基板的制作方法，包括以下步骤：
A、依次沉积金属薄膜、绝缘层和半导体层后，用构图方法制作栅线和栅极；
B、沉积绝缘层，用构图方法制作沟道区域保护层；
C、依次沉积掺杂半导体层、金属层，用构图方法形成源极、漏极和数据线，并切断掺杂半导体层及金属层形成通电沟道；
D、沉积ITO层，用构图方法使ITO层形成像素电极。
优选的，所述的步骤A中，先采用溅射法形成一层金属薄膜，再用气相沉积法在金属薄膜上依次沉积SiNx绝缘层和a-Si半导体层。金属薄膜作用于制作栅极以及栅线，通过溅射法所获得的薄膜结合好，纯度高，致密性好，满足栅极及栅线的要求，绝缘层和半导体层通过常用气相沉积法形成，制程简单。
优选的，所述的步骤A中，通过光刻法作为构图方法形成栅线和栅极。使用光刻法形成栅极、栅线及有源层较为方便。
优选的，所述步骤B中，所述绝缘层为SiNx层，所述的SiNx层通过气相沉积法在半导体层上沉积形成。溅射法所获得的薄膜结合好，纯度高，致密性好，使将作为背沟道保护的绝缘层具有较好内部结构，效果更好。
优选的，所述的步骤B中，通过光刻法作为构图方法形成TFT的沟道区域保护层。
优选的，所述步骤C中，使用气相沉积法沉积N+a-Si形成掺杂半导体层，再用溅射法在该掺杂半导体层上沉积金属层。溅射法所获得的薄膜结合好，纯度高，致密性好。
优选的，所述的步骤C中，通过光刻法作为构图方法形成TFT的源极、漏极和数据线。使用光刻法形成源极、漏极和数据线较为方便。
优选的，所述的步骤C中，通过干刻的方法切断掺杂半导体层形成通电沟道。干刻制程简单快速。
优选的，所述步骤D中，所述ITO层是通过溅射法沉积形成的。
优选的，所述的步骤D中，通过光刻法作为构图方法使ITO层形成像素电极，并使像素电极与漏极相连接，并在数据线、源极和漏极上分别形成与之相同的图案的ITO层。
一种使用上述TFT阵列基板的制作方法制成的TFT阵列基板。
本发明由于采用4次构图技术，通过第一次构图完成栅极、栅线及有源层的制作，并且像素电极、数据线、源极、漏极及沟道等都是通过完全显影的光刻或干刻直接形成，不需要使用半曝光技术，且不需要使用OC作为绝缘层，大大降低了阵列基板的制作难度，减少了使用的材料，从而降低了阵列基板的生产成本，提高了生产效率。其形成的TFT器件为背沟道保护型，有利于减小器件关态电流。
附图说明
图1是本发明实施例的步骤1形成的结构示意图，
图2是本发明实施例的步骤2形成的结构示意图，
图3是本发明实施例的步骤3形成的结构示意图，
图4是本发明实施例的步骤4形成的结构示意图，
图5是本发明实施例的制作流程示意图。
其中：1、玻璃基板；2、金属薄膜；3、绝缘层；4、半导体层；5、SiNx层；6、掺杂半导体层；7、源极；8、漏极；9、ITO层。
具体实施方式
下面结合附图和较佳的实施例对本发明作进一步说明。
本发明实施例中的TFT阵列基板的制作方法流程如图1-图5所示，包括以下步骤：
第一步，如图1所示，先使用纯水或热硫酸等清洗液将玻璃基板洗净，采用溅射法(sputter)在玻璃基板1上形成一层金属薄膜2用于制作栅极，再用气相沉积法(CVD)方式在金属薄膜上依次沉积SiNx绝缘层3和a-Si半导体层4用于制作有源层；之后，再通过光刻法形成栅线和栅极，可具体操作如下：在形成的a-Si半导体层上涂上光致抗蚀剂(photoresist)如感光性树脂等材料，进行对所涂的光致抗蚀剂实施曝光、显影得到所希望的形状；通过刻蚀形成栅线和栅极。在此步骤中，栅极、栅线以及有源层的图案通过一次构图工艺完成，减少了构图的次数，提高了生产效率。
第二步，如图2所示，使用气相沉积法(CVD)方式在a-Si半导体层上沉积SiNx层5作为绝缘层，再次通过光刻的方法形成TFT的沟道区域保护层。
第三步，如图3所示，使用气相沉积法沉积N+a-Si形成掺杂半导体层6，再用溅射法(sputter)在该N+a-Si层上沉积一层金属膜，通过光刻的方式形成TFT的源极(source)7、漏极(drain)8和数据线(data line)，并用干刻的方法切断N+a-Si层形成通电沟道。
第四步，如图4所示，用溅射法(sputter)方式沉积ITO层9，用光刻的方法制作形成ITO像素电极，使ITO像素电极与漏极8相连接，并在数据线(data line)、源极(source)和漏极(drain)上分别形成与之相同的图案的ITO层9。
根据上述的制作方法，可得到一种采用背沟道保护型的TFT元件的阵列基板，如图4中所示：玻璃基板1上设有金属薄膜2，在金属薄膜2之上分别设有SiNx绝缘层3和a-Si半导体层4，以形成TFT元件的栅极和有源层(绝缘层3和半导体层4)。在有源层之上，设有一层SiNx层5作为绝缘层，之上设有切断的、使沟道绝缘保护层5裸露出来的掺杂半导体层6和第二层金属层(对应于图4中的源极7和漏极8)，以形成源极7和漏极8，源极7和漏极8之上还设有ITO层9，形成ITO像素电极。在本实施例中，其形成的TFT元件是背沟道保护型结构，有利于减小器件关态电流。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (11)
1.一种TFT阵列基板的制作方法，其特征在于，包括以下步骤：
A、依次沉积金属薄膜、绝缘层和半导体层后，用构图方法制作栅线和栅极；
B、沉积绝缘层，用构图方法制作沟道区域保护层；
C、依次沉积掺杂半导体层、金属层，用构图方法形成源极、漏极和数据线，并切断掺杂半导体层及金属层形成通电沟道；
D、沉积ITO层，用构图方法使ITO层形成像素电极。
2.如权利要求1所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤A中，先采用溅射法形成一层金属薄膜，再用气相沉积法在金属薄膜上依次沉积SiNx绝缘层和a-Si半导体层。
3.如权利要求2所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤A中，通过光刻法作为构图方法形成栅线和栅极。
4.如权利要求1所述的一种TFT阵列基板的制作方法，其特征在于，所述步骤B中，所述绝缘层为SiNx层，所述的SiNx层通过气相沉积法在半导体层上沉积形成。
5.如权利要求4所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤B中，通过光刻法作为构图方法形成TFT的沟道区域保护层。
6.如权利要求1所述的一种TFT阵列基板的制作方法，其特征在于，所述步骤C中，使用气相沉积法沉积N+a-Si形成掺杂半导体层，再用溅射法在该掺杂半导体层上沉积金属层。
7.如权利要求6所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤C中，通过光刻法作为构图方法形成TFT的源极、漏极和数据线。
8.如权利要求6所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤C中，通过干刻的方法切断掺杂半导体层形成通电沟道。
9.如权利要求1所述的一种TFT阵列基板的制作方法，其特征在于，所述步骤D中，所述ITO层是通过溅射法沉积形成的。
10.如权利要求9所述的一种TFT阵列基板的制作方法，其特征在于，所述的步骤D中，通过光刻法作为构图方法使ITO层形成像素电极，并使像素电极与漏极相连接，并在数据线、源极和漏极上分别形成与之相同的图案的ITO层。
11.一种使用如权利要求1-10所述的TFT阵列基板的制作方法制成的TFT阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20111228 |