JP5688223B2 - 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP5688223B2
JP5688223B2 JP2010022154A JP2010022154A JP5688223B2 JP 5688223 B2 JP5688223 B2 JP 5688223B2 JP 2010022154 A JP2010022154 A JP 2010022154A JP 2010022154 A JP2010022154 A JP 2010022154A JP 5688223 B2 JP5688223 B2 JP 5688223B2
Authority
JP
Japan
Prior art keywords
film
semiconductor film
amorphous
region
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010022154A
Other languages
English (en)
Other versions
JP2011159907A5 (ja
JP2011159907A (ja
Inventor
一司 山吉
一司 山吉
和俊 青木
和俊 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010022154A priority Critical patent/JP5688223B2/ja
Priority to US12/967,683 priority patent/US20110186845A1/en
Publication of JP2011159907A publication Critical patent/JP2011159907A/ja
Publication of JP2011159907A5 publication Critical patent/JP2011159907A5/ja
Application granted granted Critical
Publication of JP5688223B2 publication Critical patent/JP5688223B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0229—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials characterised by control of the annealing or irradiation parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、非晶質半導体膜の結晶化方法、薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法に関する。
近年、画素内に配置される画素ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）と同時形成した駆動用ＴＦＴにより構成される駆動回路を画素部周辺部に作りこみ、外部に実装する駆動用ＩＣを省略する駆動回路一体型と呼ばれる液晶表示装置が実用化されている。駆動回路一体型液晶表示装置は、小型の液晶表示装置などで採用されることが多くなっている。
駆動回路一体型液晶表示装置では、駆動回路の動作のために要求される駆動速度を実現する必要があることから、従来から画素ＴＦＴに用いられてきたアモルファスシリコンＴＦＴ(以下、アモルファスＴＦＴ)よりも駆動能力に優れる多結晶シリコンＴＦＴが駆動用ＴＦＴとして用いられることが多い。更に、画素ＴＦＴと駆動用ＴＦＴは同時に形成することが製造コスト的に有利であることから、画素ＴＦＴについても駆動用ＴＦＴへの要求に合わせて多結晶シリコンＴＦＴを用いることが多い。
然しながら、画素ＴＦＴについては、多結晶シリコンＴＦＴが有する高い電界効果移動度や低い閾値電圧シフトは不要である。逆に、多結晶シリコンＴＦＴが有する結晶性の不均一さにより特性バラツキやリーク電流がアモルファスＴＦＴと比べて大きなものとなり、多結晶シリコンＴＦＴを画素ＴＦＴに用いた場合に表示ムラの起因となるなど、必ずしも画素ＴＦＴに多結晶シリコンＴＦＴを用いることは容易ではない。
従って、駆動用ＴＦＴに多結晶シリコンＴＦＴを用いるのに併せて画素ＴＦＴにも多結晶シリコンＴＦＴを用いるには、多結晶シリコンＴＦＴの特性バラツキやリーク電流を抑制する必要がある。これらを満たすものを製造しようとするために、多大な労力や製造コストをかけることとなっていた。
一方、電界効果移動度が多結晶シリコンＴＦＴほど高くはないがアモルファスＴＦＴよりも高いものとして、微結晶シリコンＴＦＴが知られている（例えば、特許文献１）。微結晶シリコンＴＦＴは、アモルファスＴＦＴの非晶質半導体膜の一部を微結晶半導体膜としたものである。微結晶シリコンＴＦＴは、アモルファスＴＦＴの製造方法に比較的小さな変更を加えるだけで製造することが可能であり、今後広く液晶表示装置に用いられることを期待されているＴＦＴである。
微結晶シリコンＴＦＴにおいては、ＴＦＴオン時に実際に流れる電流の経路である、ゲート絶縁膜界面付近の半導体膜部分に、微結晶半導体膜が形成される。微結晶半導体膜などの結晶性半導体膜では、結晶欠陥によるトラップ密度や欠陥準位が抑えられるため、高い電界効果移動度や低い閾値電圧シフトのＴＦＴ特性が得られる。さらに、微結晶半導体膜の場合は、一般的に結晶サイズが１００ｎｍ以下の均一な結晶を有しているため、ＴＦＴ特性バラツキを抑えることができる。
なお、微結晶半導体膜の形成方法については、非晶質半導体膜にレーザーを照射させ、レーザー光を吸収させて非晶質半導体膜を加熱することにより微結晶半導体膜に変換するレーザーアニール法や、非晶質半導体膜の形成方法と同様にプラズマＣＶＤ装置などの成膜装置内で直接形成する方法がある。
然しながら、微結晶シリコンＴＦＴは、ＴＦＴオフ時のリーク電流（オフ電流）が大きいという問題がある。そのため、実際に微結晶シリコンＴＦＴを画素ＴＦＴとして作り込み液晶表示装置とする場合には、オフ電流による表示不良を招かぬ様な対処が必要である。例えば、非特許文献１により開示されているように、微結晶半導体膜とソース電極やドレイン電極とを直接接触させない構造にして、ＴＦＴオフ時のリーク電流がソース電極やドレイン電極に流れにくくする工夫が必要となる。このリーク電流は、さらには表示中のバックライト光照射下で特に増大することがわかっている。
特開平５−５５５７０号公報
SELAX Technology for Poly-Si TFTs Integrated with Amorphous-Si TFTs、SID 08 DIGEST pp.1066-1069、Takuo Kaitoh, Toshio Miyazawa, Hidekazu Miyake, Takeshi Sakai, Yoshiharu Owaku, and Terunori Saitoh
本発明は、上記のような問題点を解決するためになされたものであり、特性の優れた半導体膜を簡便に得ることができる微結晶半導体膜の結晶化方法と、これを応用した薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法を提供することを目的とする。
本発明にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に形成され、ソース領域となる第１非晶質領域、ドレイン領域となる第２非晶質領域、及び前記第１非晶質領域と前記第２非晶質領域との間に配置されたチャネル領域となる結晶性領域を有する半導体膜と、前記半導体膜上に前記結晶性領域と直接接触することなく形成され、前記ソース領域及び前記ドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、を備えるものである。
また、本発明にかかる非晶質半導体膜の結晶化方法は、基板上に非晶質半導体膜を成膜する工程と、前記非晶質半導体膜上に、所定の形状の透光性絶縁膜を形成する工程と、前記非晶質半導体膜にレーザー光を照射し、前記透光性絶縁膜を介して前記レーザー光を前記非晶質半導体膜に吸収させることにより、前記透光性絶縁膜の下の部分の前記非晶質半導体膜を結晶化するレーザーアニール工程と、を備えるものである。
また、本発明にかかる薄膜トランジスタの製造方法は、基板上に所定の形状のゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に非晶質の第１半導体膜を形成する工程と、前記第１半導体膜上に、所定の形状の透光性絶縁膜を形成する工程と、前記第１半導体膜にレーザー光を照射し、前記透光性絶縁膜を介して前記レーザー光を前記第１半導体膜に吸収させることにより、前記透光性絶縁膜の下の部分の前記第１半導体膜を結晶化するレーザーアニール工程と、前記第１半導体膜を、前記レーザーアニール工程にて結晶化された結晶性領域と、前記結晶性領域を介して対向配置された非晶質領域とを含む形状にパターニングする工程と、を備えるものである。
本発明によれば、特性の優れた半導体膜を簡便に得ることができる微結晶半導体膜の結晶化方法と、これを応用した薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法を提供することができる。
実施の形態１に係る液晶表示装置に用いられる液晶表示パネルの構成を示す平面概略図である。 実施の形態１に係る微結晶ＴＦＴの構成を示した断面図である。 実施の形態１に係る微結晶ＴＦＴの製造工程を示した断面図である。 実施の形態１に係る微結晶ＴＦＴの製造工程を示した断面図である。 、非晶質シリコン膜表面におけるレーザー光の反射率と、ＳｉＮ膜の膜厚との関係を示すグラフである。 実施の形態１係る液晶表示装置の製造過程におけるマザー液晶セル基板の構成を示す平面概略図である。 従来の一般的なアモルファスＴＦＴを用いた液晶表示装置の液晶表示パネルを示す平面図である。 実施の形態２に係る微結晶ＴＦＴの構成を示した断面図である。 実施の形態３に係る微結晶ＴＦＴの構成を示した断面図である。
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態１．
始めに、図１を用いて、本実施の形態１に係る微結晶ＴＦＴを用いた半導体装置について説明する。図１は、実施の形態１に係る液晶表示装置に用いられる液晶表示パネルの構成を示す平面概略図である。本実施の形態１に係る微結晶ＴＦＴを用いた半導体装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）や他の半導体装置を用いることも可能である。本実施の形態１においては、一般的な液晶表示装置に本発明を適用した場合を例にとって説明するものとする。この液晶表示装置の全体構成については、以下に述べる実施の形態１〜３で共通である。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。
本実施の形態１に係る液晶表示装置は、図１に示す液晶表示パネルを備えている。液晶表示パネルは、２枚のガラス基板等の透明絶縁性基板が、互いに対向して配置されている。そして、これら両基板を貼り合わせるシール材との間の空間に液晶を封入した構成を有する。一方の基板には、図１に示す様に、画像を表示する単位となる画素１０５に対応して、液晶に印加する表示電圧の供給のオンとオフを制御するスイッチング素子である画素ＴＦＴ１０６が配置されている。
画素１０５毎に設けられた画素ＴＦＴ１０６が基板上にアレイ状に配列していることから、この画素ＴＦＴ１０６が配置される基板をアレイ基板１００と呼んでいる。また、アレイ基板１００には、画像を表示する表示部１０１と表示部１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示部１０１には、複数のゲート配線（走査信号線）１０９、複数の蓄積容量配線１１１、及び複数のソース配線（表示信号線）１１０が形成されている。
複数のゲート配線１０９及び複数の蓄積容量配線１１１は対向して配置されており、其々が平行に設けられている。また、複数のソース配線は平行に設けられている。ソース配線１１０は、ゲート配線１０９及び蓄積容量配線１１１と直交するように配置されている。そして、隣接するゲート配線１０９及び蓄積容量配線１１１と、隣接する２つのソース配線１１０とで囲まれた領域が画素１０５となる。従って、アレイ基板１００では画素１０５がマトリクス状に配列される。
画素１０５内には、少なくとも１つの画素ＴＦＴ１０６と、少なくとも１つの蓄積容量１０８とが形成されている。蓄積容量１０８は画素ＴＦＴ１０６と直列に接続されている。画素ＴＦＴ１０６は、画素電極に表示電圧を供給するためのスイッチング素子となる。画素ＴＦＴ１０６のゲート電極はゲート配線１０９に接続され、ゲート配線１０９から供給されるゲート信号によって画素ＴＦＴ１０６のオンとオフを制御している。画素ＴＦＴ１０６のソース電極はソース配線１１０に接続されている。画素ＴＦＴ１０６がオンされると画素ＴＦＴ１０６のソース電極側からドレイン電極側に電流が流れる。これによって、ドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。更に、蓄積容量１０８は画素電極と並列に接続されている。よって、画素電極に電圧が印加されると同時に蓄積容量１０８にも電圧印加が生じ、この蓄積容量１０８にて一定時間電荷を保持することができる。
アレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。走査信号駆動回路１０３及び表示信号駆動回路１０４は、表示部１０１内の画素ＴＦＴ１０６と同時形成された駆動用ＴＦＴ１０７によって回路が構成されている。ゲート配線１０９は表示部１０１から額縁領域１０２まで延設されている。そして、ゲート配線１０９は、額縁領域１０２で走査信号駆動回路１０３に接続される。同様に、ソース配線１１０は表示部１０１から額縁領域１０２まで延設され、表示信号駆動回路１０４に接続される。
その他の構成としては、走査信号駆動回路１０３や表示信号駆動回路１０４から、アレイ基板１００端部の外部端子までを、それぞれ外部配線１１２が接続している。外部端子には、ＩＣチップ１１３やプリント基板１１５が実装され、電気的に接続されている。この様に、プリント基板１１５から外部端子を介して、走査信号駆動回路１０３及び表示信号駆動回路１０４に外部からの各種信号が供給される。それら信号に基づいて、ゲート信号（走査信号）がゲート配線１０９に供給され、順次、ＴＦＴ１０６が選択される。同様に、表示信号がソース配線１１０に供給され、表示データに応じた表示電圧が各画素１０５に供給される。なお、アレイ基板１００の最表面には配向膜が形成されている。アレイ基板１００は以上の様に構成される。
このように構成されたアレイ基板１００には、図示しない対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。以下、図示説明は省略するが、対向基板には、カラーレジスト（色材）、ブラックマトリクス（Black Matrix：ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えばＩＰＳ（In-Plane Switching）方式（横電界方式）の液晶表示装置の様に対向電極がアレイ基板１００側に配置される場合もある。
そして、アレイ基板１００と対向基板との間に液晶が注入されている。アレイ基板１００と対向基板との外側には、偏光板が貼り付けられている。以上の様に液晶表示パネルは構成されている。
更に、以上の様に構成された液晶表示パネルの反視認側には、位相差板などの光学フィルムを介して、バックライトユニットが配設される。また、液晶表示パネルとこれら周辺部材は、樹脂や金属などからなるフレーム内に適宜収納される。本実施の形態１の液晶表示装置は以上の様に構成されている。
続いて、本実施の形態１の液晶表示装置の表示動作について簡単に説明する。画素電極と対向電極との電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化し、液晶を通過する光量が変化する。具体的には、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画像として視認される光量を制御することができる。なお、この一連の動作で、蓄積容量１０８については表示電圧の保持に寄与する。
次に、図２を参照して、アレイ基板１００上に配置される画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７に用いられる微結晶ＴＦＴの構成について詳細に説明する。図２は、実施の形態１に係る微結晶ＴＦＴの構成を示した断面図である。本実施の形態１では、画素ＴＦＴ１０６と駆動用ＴＦＴ１０７とは、同時形成されており、同じ構成の微結晶ＴＦＴによって形成されている。すなわち、画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７は同一なものである。本実施の形態１の液晶表示装置に用いられる微結晶ＴＦＴは逆スタガ構造のＴＦＴである。
図２において、ガラスや石英等の透明な絶縁性の基板１上には、画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７の形成される領域の其々の領域に対して、ゲート電極２が設けられている。ゲート電極２は、例えば、アルミニウム（Ａｌ）、もしくはそれを含む合金によって形成されている。ゲート電極２は、モリブデン（Ｍｏ）、クロム（Ｃｒ）等の高融点金属によって形成されていてもよい。なお、ゲート電極２の端面は、図２に示すように、基板１に対して順テーパー状であることが好ましい。すなわち、ゲート電極２の断面は、下部から上部にかけて幅が狭くなる台形形状となっていることが好ましい。これにより、上層に形成される層の被膜性が向上し、絶縁耐圧の向上や断線等に起因する不良の低減が可能となる。
そして、ゲート電極２を覆うように、ゲート絶縁膜３が形成されている。このゲート絶縁膜３は、窒化シリコン膜（ＳｉＮ膜）の上に、酸化膜（ＳｉＯＸ膜）が積層された積層構造を有している。すなわち、ゲート絶縁膜３として、基板１側からＳｉＮ膜とＳｉＯＸ膜とが順次積層された積層膜が形成されている。ここでは、例えば、膜厚約３００ｎｍのＳｉＮ膜の上に、膜厚約６０ｎｍのＳｉＯＸ膜が積層されたゲート絶縁膜３が形成されている。なお、ゲート絶縁膜３は、ＳｉＮ膜とＳｉＯＸ膜との積層膜に限定されるものではなく他の構成でもよいが、このように少なくとも後述する半導体膜４と接する部分に酸化膜が配設される構成とすることにより、結晶性の良好な結晶性領域４３を得ることができる。
ゲート絶縁膜３上には、能動層である半導体膜４が形成されている。この半導体膜４は、ゲート絶縁膜３を介してゲート電極２の対面に設けられている。ここでは、例えば膜厚約５０ｎｍの半導体膜４が形成されている。また、半導体膜４は、第１非晶質領域４１、第２非晶質領域４２、及び第１非晶質領域４１と第２非晶質領域４２間に配置された結晶性領域４３によって構成される。第１非晶質領域４１及び第２非晶質領域４２は、例えば非晶質シリコン等の非晶質半導体膜である。第１非晶質領域４１はソース領域として機能し、第２非晶質領域４２はドレイン領域として機能する。結晶性領域４３は、例えば微結晶シリコンなど、結晶粒径が１００ｎｍ以下の微結晶を有する微結晶半導体膜であり、チャネル領域として機能する。
このように、半導体膜４の両端にはソース領域となる第１非晶質領域４１と、ドレイン領域となる第２非晶質領域４２とが形成されている。そして、半導体膜４のソース・ドレイン領域に挟まれるように、チャネル領域となる結晶性領域４３が形成されている。
そして、半導体膜４の上に、透光性絶縁膜５が形成されている。透光性絶縁膜５は、半導体膜４のうちの結晶性領域４３の部分上に形成されている。透光性絶縁膜５は、結晶性領域４３上の略全面に形成されていて、第１非晶質領域４１と第２非晶質領域４２上には形成されていない。すなわち、半導体膜４のうち、結晶性領域４３の上のみに透光性絶縁膜５が設けられている。従って、換言すると、結晶性領域４３は、半導体膜４のうち、透光性絶縁膜５下のみに形成されていることとなる。透光性絶縁膜５は、ＳｉＯＸ膜などの透光性を有する絶縁膜であるが、好ましくは膜厚２０〜４０ｎｍのＳｉＮ膜であるとする。ここでは、例えば膜厚約３０ｎｍのＳｉＮ膜によって、透光性絶縁膜５が形成されている。
透光性絶縁膜５の上に、非晶質半導体層６が形成されている。具体的には、非晶質半導体層６は、第１非晶質領域４１上から透光性絶縁膜５上の一部にかけての領域と、第２非晶質領域４２上から透光性絶縁膜５上の一部にかけての領域とにそれぞれ形成されている。
非晶質半導体層６は、第１非晶質領域４１上の略全面に設けられている。そして、第１非晶質領域４１上から、透光性絶縁膜５のパターン端部を乗り越え、透光性絶縁膜５のパターン上の一部にかけて連続的に形成されている。同様に、非晶質半導体層６は、第２非晶質領域４２上の略全面に設けられている。そして、第２非晶質領域４２上から、透光性絶縁膜５のパターン端部を乗り越え、透光性絶縁膜５のパターン上の一部にかけて連続的に形成されている。このように、半導体膜４上において、２つの非晶質半導体層６のパターンが設けられている。２つの非晶質半導体層６は、透光性絶縁膜５の上で分離されている。
そして、非晶質半導体層６上に、オーミックコンタクト層７が形成されている。オーミックコンタクト層７は、非晶質半導体層６上の略全面に配設されている。オーミックコンタクト層７は、２つの非晶質半導体層６上のそれぞれに設けられている。オーミックコンタクト層７は、導電性不純物が導入された非晶質半導体層によって形成されており、後述するソース電極８１及びドレイン電極８２とのコンタクト層となる。
オーミックコンタクト層７の上に、ソース電極８１とドレイン電極８２とが形成されている。具体的には、半導体膜４の第１非晶質領域４１側のオーミックコンタクト層７上に、ソース電極８１が形成されている。また、第２非晶質領域４２側のオーミックコンタクト層７の上に、ドレイン電極８２が形成されている。ソース電極８１及びドレイン電極８２は、半導体膜４の外側へ延在するように形成されている。そして、ソース電極８１及びドレイン電極８２は、第１非晶質領域４１又は第２非晶質領域４２の端面と接するように形成されている。このように、逆スタガ型の微結晶ＴＦＴが構成されている。
このように構成された微結晶ＴＦＴは、半導体膜４のチャネル領域の部分が微結晶半導体膜（結晶性領域４３）によって形成されているため、高移動度（３−４ｃｍ２／Ｖｓ）と低閾値電圧シフトとを図ることができる。また、微結晶半導体膜（結晶性領域４３）は、透光性絶縁膜５の下の部分の半導体膜４にのみ形成されていて、それ以外の部分の半導体膜４は非晶質半導体膜（第１非晶質領域４１及び第２非晶質領域４２）である。従って、ソース電極８１及びドレイン電極８２と、微結晶半導体とが直接接触することを回避でき、リーク電流を流れにくくすることができる。すなわち、ＴＦＴオフ時のリーク電流がソース電極８１やドレイン電極８２へ流れにくくするために、結晶性領域４３の半導体膜４と、ソース電極８１やドレイン電極８２とを直接接触させない構造になっている。よって、オフ電流を抑制できる。こうしたことから、本実施の形態１の微結晶ＴＦＴは、優れた特性を有する。
なお、図２においては、本発明の主要部では無いことから図示を省略しているが、画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７においては、ソース電極８１及びドレイン電極８２を含む、ＴＦＴ全体を覆うようにパッシベーション膜が形成されている。更に、画素ＴＦＴ１０６については、ドレイン電極８２上のパッシベーション膜の一部に開口部が設けられている。そして、この開口部を介してドレイン電極８２と接続する画素電極がパッシベーション膜上に形成されている。画素電極は、画素１０５の略全面に形成される。
このように構成された、画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７に用いられるＴＦＴの動作について簡単に説明する。画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７の各ゲート電極２にゲート電圧を印加すると、チャネル領域である、半導体膜４の結晶性領域４３のゲート絶縁膜３側にチャネルが形成される。そして、ソース電極８１とドレイン電極８２との間に電圧が与えられると、ソース領域である第１非晶質領域４１とドレイン領域である第２非晶質領域４２との間に電流が流れる。
次に、本実施の形態１に係る液晶表示装置の製造方法について説明する。まず、本発明の主要部にあたる微結晶ＴＦＴの製造方法について、図３及び図４を参照して説明する。図３及び図４は、実施の形態１に係る微結晶ＴＦＴの製造工程を示した断面図である。なお、図３及び図４の各図は、図２に対応する箇所における製造工程毎の断面図である。
まず、基板１上に、スパッタ法を用いてゲート電極２となる金属膜を成膜する。基板１としては、ガラス基板等の透明な絶縁性の基板を用いることができる。ゲート電極２となる金属膜としては、アルミニウム（Ａｌ）もしくはそれを含む合金を用いることができる。好ましくは、ゲート電極２となる金属膜として、高融点金属であるモリブデン（Ｍｏ）、クロム（Ｃｒ）などを用いる。ゲート電極２となる金属膜として高融点金属を用いることにより、後述するエキシマレーザー照射において、熱ダメージによる損傷を抑えることができる。
成膜した金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布する。そして、塗布したフォトレジストを露光、現像する第１のフォトリソグラフィー工程（写真製版工程）を行う。これにより、フォトレジストが所望の形状にパターニングされ、金属膜上にレジストパターンが形成される。このレジストパターンをマスクとして、金属膜をエッチングし、所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図３（ａ）に示すように、所定のパターン形状のゲート電極２が形成される。なお、ゲート電極２の端面がテーパー形状となるように、ゲート電極２を形成することが望ましい。テーパー形状とすることにより、以後に行われる成膜の被膜性が向上する。例えば、以後に行われる成膜がゲート絶縁膜３の場合、絶縁耐圧が向上するという効果を奏する。
次に、ゲート絶縁膜３、非晶質半導体膜４ａ、及び透光性絶縁膜５を成膜する。具体的には、ゲート絶縁膜３を、ゲート電極２を覆うように形成する。そして、ゲート絶縁膜３の上に、第１半導体膜である非晶質半導体膜４ａと、透光性絶縁膜５とをこの順に積層する。例えば、プラズマＣＶＤ法を用いて、ゲート絶縁膜３、非晶質半導体膜４ａ、及び透光性絶縁膜５を基板１全面に順次連続成膜する。
例えば、ゲート絶縁膜３として、基板１側から、窒化シリコン膜（ＳｉＮ膜）、酸化膜（ＳｉＯＸ膜）の順に順次積層された積層膜を形成する。なお、ゲート絶縁膜３として、他の構成の絶縁膜を用いても良いが、この様に少なくとも非晶質半導体膜４ａと接触する部分にＳｉＯＸ膜を含む絶縁膜を形成することにより、後述するエキシマレーザー照射によって形成される結晶性領域４３の結晶性がよくなる。特に、結晶性領域４３の、ゲート絶縁膜３のＳｉＯＸ膜との界面付近における結晶性を保つことができる。
また、非晶質半導体膜４ａとして、例えば非晶質シリコン膜を形成する。透光性絶縁膜５の材質として、例えばＳｉＯＸ膜などの透光性を有する絶縁膜を用いることができるが、好ましくはＳｉＮ膜を用いる。これは、後述する工程でエキシマレーザー照射を行うが、この際に、ＳｉＮ膜が非晶質半導体膜４ａ表面で反射するレーザー光を低減する反射防止膜として効果的に機能し、透光性絶縁膜５の下の部分の非晶質半導体膜４ａにレーザー光を効率的に吸収させることができるからである。
ここで、非晶質半導体膜４ａ上に透光性絶縁膜５として形成されるＳｉＮ膜の膜厚と、これを介して照射されるレーザー光が非晶質半導体膜４ａ表面で反射される反射率との関係について、図５を用いて説明する。図５は、非晶質シリコン膜表面におけるレーザー光の反射率と、ＳｉＮ膜の膜厚との関係を示すグラフである。図５は、非晶質半導体膜４ａとして非晶質シリコン膜を用い、その上に形成されるＳｉＮ膜の膜厚を変化させたときの、非晶質半導体膜４ａ表面におけるレーザー光の反射率の変化を示すものである。
非晶質シリコン膜表面におけるレーザー光の反射率は、その上に設けられるＳｉＮ膜の膜厚によって反射率が変化することが図５のグラフから分かる。具体的には、ＳｉＮ膜無しの場合（図５においてＳｉＮ膜の膜厚が０の場合）と比較し、非晶質シリコン膜表面反射率（Ｓｉ表面反射率）は、次の（１）式に示すような関係で周期的に反射率が小さくなる。
Ｓｉ表面反射率＝（２ｍ−１）λ/（４・ｎ） ・・・（１）
ｍは整数、λはレーザー光波長（３０８ｎｍ）、ｎはＳｉＮ膜の屈折率
そして、非晶質シリコン膜表面での反射率が小さくなるに従い、非晶質シリコン膜へのレーザー光の吸収が大きくなる。
ＳｉＮ膜の膜厚に対して周期的な反射率特性を示すが、比較的膜厚の薄い膜である方がエッチング時間などを短くでき生産性の点で都合が良いことから、透光性絶縁膜５としてＳｉＮ膜を用いる場合、膜厚は２０〜４０ｎｍ範囲にすることが望ましい。より好ましくは、透光性絶縁膜５として、膜厚３０ｎｍのＳｉＮ膜を成膜する。非晶質シリコン膜表面におけるレーザー光の反射率は、膜厚３０ｎｍのＳｉＮ膜越しに非晶質シリコン膜にレーザー光照射する場合は約１１％、ＳｉＮ膜を介さずに直接非晶質シリコン膜にレーザー光を照射する場合は約５６％となり、これらの間には約４５ポイントの差がある。
その後、成膜した透光性絶縁膜５の上に、第２のフォトリソグラフィー工程により所定の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとして透光性絶縁膜５のエッチングを行い、透光性絶縁膜５をパターニングする。これにより、図３（ｂ）に示すように、非晶質半導体膜４ａのチャネル領域の形成領域上に所定の形状を有する透光性絶縁膜５が形成される。チャネル領域の形成領域以外の領域では、非晶質半導体膜４ａの表面が露出する。
表面が露出した非晶質半導体膜４ａは、自然酸化膜を形成し易い。従って、濃度数％程度の希フッ酸やバッファードフッ酸などのフッ酸を用いて、非晶質半導体膜４ａ表面の自然酸化膜を除去する。自然酸化膜の除去を行うことで、大気からの汚染を同時に取り除くことができる。また、透光性絶縁膜５のエッチングでエッチングしきれずに残った残渣部分の除去を、自然酸化膜除去とアシストさせても良い。ただし、フッ酸は、同時に透光性絶縁膜５も僅かながらエッチングしてしまうので、自然酸化膜除去後の非晶質半導体膜４ａと透光性絶縁膜５の膜厚が設定した通りになるように予め調整を行っておくとよい。
そして、自然酸化膜除去後、直ちに、基板１上の非晶質半導体膜４ａに対しエキシマレーザー等のレーザー光を照射するレーザーアニール工程を行う。このレーザーアニール工程では、図３（ｃ）に示すように、横幅を広げたラインビームに成型したレーザー光Ｌを、基板１全域に渡りスキャンさせながらレーザー照射を行う。このとき、非晶質半導体膜４ａには、透光性絶縁膜５に覆われている領域ではこの透光性絶縁膜５越しにレーザー光Ｌが照射され、透光性絶縁膜５に覆われていない領域では透光性絶縁膜５を介さずに直接レーザー光Ｌが照射される。透光性絶縁膜５を介してレーザー光Ｌが照射された領域では、この透光性絶縁膜５により非晶質半導体膜４ａ表面におけるレーザー光Ｌの反射率が低減されるので、非晶質半導体膜４ａにレーザー光Ｌを効率的に吸収させることができる。
レーザー光Ｌの照射条件は、透光性絶縁膜５の下の部分の非晶質半導体膜４ａが結晶粒径１００ｎｍ以下の微結晶を有する微結晶半導体膜に変換され、かつ、透光性絶縁膜５の下以外の部分の非晶質半導体膜４ａが非晶質状態を保つ条件とする。すなわち、レーザー光Ｌの照射エネルギー密度は、透光性絶縁膜５の下の部分の非晶質半導体膜４ａが、透光性絶縁膜５を介して非晶質半導体膜４ａに吸収されるレーザー光Ｌにより、結晶粒径１００ｎｍ以下の微結晶を有する微結晶半導体膜に変換される条件よりも高く、透光性絶縁膜５の外側の部分の非晶質半導体膜４ａが、透光性絶縁膜５を介さずに直接非晶質半導体膜４ａに吸収されるレーザー光Ｌにより、結晶化される条件よりも低いものとする。
従って、このような条件でレーザー光Ｌが照射されると、透光性絶縁膜５の下の部分の非晶質半導体膜４ａは、結晶化され、微結晶半導体膜となる。すなわち、非晶質半導体膜４ａに吸収されたレーザー光Ｌが熱に変換され、その熱により非晶質半導体膜４ａが溶融したのち、結晶粒径が１００ｎｍ以下の微結晶を有する微結晶半導体膜に変換される。一方、透光性絶縁膜５の下以外の部分の非晶質半導体膜４ａは、結晶化されず、非晶質のままである。
このように、部分的に設けた透光性絶縁膜５により生ずる非晶質半導体膜４ａ表面におけるレーザー光Ｌの反射率の差を利用して、非晶質半導体膜４ａの一部のみを結晶化する。これにより、図３（ｃ）に示すように、非晶質半導体膜４ａの一部が微結晶半導体膜に変換され、結晶性領域４３となる。なお、このときに結晶化される結晶性領域４３と接する部分のゲート絶縁膜３に酸化膜が配設されていると、結晶性領域４３が酸化膜上に直接形成されることになり、結晶性の良好な結晶性領域４３を得ることができる。
ここで、レーザー光Ｌにより非晶質半導体膜４ａが微結晶半導体膜に変換される詳細な説明を追加する。まず、前述したゲート絶縁膜３の形成工程でゲート絶縁膜３として成膜するＳｉＮ膜及びＳｉＯＸ膜の各膜厚は、例えば、それぞれ約３００ｎｍ、約６０ｎｍとする。このようにＳｉＯＸ膜の膜厚を厚く形成しておくと、非晶質半導体膜４ａに吸収されたレーザー光Ｌが熱に変換され、その熱がＳｉＯＸ膜に蓄積される。即ち、ＳｉＯＸ膜の部分がバッファー膜となり、微結晶半導体膜へ変換するのに要するレーザー光Ｌの照射エネルギー密度を抑えることができる。
また、前述した非晶質半導体膜４ａの成膜工程で成膜する非晶質半導体膜４ａの厚さは、例えば、約５０ｎｍとする。これよりもさらに薄膜の非晶質半導体膜４ａとすることで、レーザー光Ｌの照射エネルギー密度を抑えることができるが、このように薄膜化する場合は、前述した透光性絶縁膜５のエッチングで非晶質半導体膜４ａが削れてしまうことを加味して、成膜する膜厚を決定するとよい。さらに、非晶質半導体膜４ａが例えば１０ｎｍ程度まで薄膜になると、レーザーアニール工程において加熱溶融される際にシリコンが凝集してしまい、好ましくない。また、エキシマレーザー照射による非晶質半導体膜４ａのアブレーション等を抑制する目的で、エキシマレーザー照射前に３００℃以上、好ましくは４００℃で加熱処理する脱水素処理を行う。
レーザー光Ｌの照射エネルギー密度の具体的な適正範囲は、１００〜１３０ｍＪ／ｃｍ２の範囲とする。これは、以下のような理由によるものである。
膜厚３０ｎｍのＳｉＮ膜からなる透光性絶縁膜５越しに非晶質半導体膜４ａにレーザー光Ｌを照射する場合、照射エネルギー密度が８０ｍＪ／ｃｍ２以上で非晶質半導体膜４ａ表面側から溶融が始まり、１００〜１３０ｍＪ／ｃｍ２で微結晶半導体膜に変換されるようになる。従って、透光性絶縁膜５の下の部分の非晶質半導体膜４ａを完全に溶融して、その後、結晶粒径が１００ｎｍ以下の微結晶を有する微結晶半導体膜に変換するのに要する照射エネルギー密度としては、１００〜１３０ｍＪ／ｃｍ２の範囲が好適である。
一方、透光性絶縁膜５を介さず直接レーザー光Ｌを非晶質半導体膜４ａに照射する場合は、透光性絶縁膜５越しに照射する場合と比べると、非晶質半導体膜４ａ表面におけるレーザー光Ｌの反射率が高く、非晶質半導体膜４ａへの吸収が少なくなる。そのため、直接レーザー光Ｌが照射される非晶質半導体膜４ａ表面を溶融させるのに必要な照射エネルギー密度は１４０ｍＪ／ｃｍ２である。従って、透光性絶縁膜５の下の部分を微結晶半導体膜に変換するのに要する適した照射エネルギー密度１００〜１３０ｍＪ／ｃｍ２の範囲では、直接レーザー光Ｌが照射される非晶質半導体膜４ａを溶融させるに十分な温度に達せず、非晶質半導体膜４ａのままを保つ。
このように、レーザー光Ｌの照射エネルギー密度は、１００〜１３０ｍＪ／ｃｍ２の範囲であれば、透光性絶縁膜５の下の部分の非晶質半導体膜４ａのみを微結晶半導体膜に変換して微結晶を有する結晶性領域４３を形成しつつ、それ以外の部分の非晶質半導体膜４ａを非晶質状態のままとすることができる。
なお、レーザー光Ｌの照射エネルギー密度をこの範囲よりもさらに高くすることで、結晶化される結晶粒径は大きくなり、多結晶半導体膜の形成が可能である。しかし、本発明が望む結晶性領域４３は微結晶半導体膜であるため、レーザー光Ｌの照射エネルギー密度はそれ以上高くする必要はない。また、レーザー光Ｌの照射エネルギー密度を高くすると、第１非晶質領域４１及び第２非晶質領域４２の形成領域の非晶質半導体膜４ａまでもが結晶化してしまうことになり、好ましくない。
このように、本実施の形態１の非晶質半導体膜の結晶化方法は、透光性絶縁膜５を反射防止膜としてレーザー光Ｌが照射される非晶質半導体膜４ａと、直接レーザー光Ｌが照射される非晶質半導体膜４ａとの反射率の差を利用した、レーザー結晶化方法である。この結晶化方法によって、非晶質領域と結晶性領域の２つの異なる領域を有する半導体膜を得ることが可能となる。
なお、上記、レーザー光Ｌにより非晶質半導体膜４ａが微結晶半導体膜に変換される詳細な説明は一例であって、上述したものに限定されるものではない。そのため、例えば、透光性絶縁膜５はＳｉＮ膜に限るものではなく、膜厚も適宜変更が可能である。また、レーザー光Ｌの照射エネルギー密度の適正範囲においても、照射時の構成などによって、適宜、適正化すれば良い。
以上説明した様にレーザーアニール工程を行った後、透光性絶縁膜５の上から、非晶質半導体膜６ａと不純物を含む非晶質半導体膜７ａとをこの順に形成する。例えば、第２半導体膜である非晶質半導体膜６ａとして、非晶質シリコン膜を形成する。また、第３半導体膜である不純物を含む非晶質半導体膜７ａとして、ｎ型不純物を含む非晶質シリコン膜を形成する。これら非晶質半導体膜６ａと不純物を含む非晶質半導体膜７ａの形成は、同一装置あるいは同一チャンバ内にて連続的に行うことができる。あるいは、非晶質半導体膜６ａを成膜した後、成膜した非晶質半導体膜６ａの一部に不純物を注入することにより、非晶質半導体膜６ａの表層に不純物領域を形成し、これを、不純物を含む非晶質半導体膜７ａとしても良い。これにより、図４（ｄ）に示す構成となる。
続いて、第３半導体膜、第２半導体膜、及び第１半導体膜をパターニングする。具体的には、第３のフォトリソグラフィー工程及びエッチング工程によって、不純物を含む非晶質半導体膜７ａ、非晶質半導体膜６ａ、及び非晶質半導体膜４ａからなる積層膜をパターニングする。すなわち、１回のフォトリソグラフィー工程で、不純物を含む非晶質半導体膜７ａ、非晶質半導体膜６ａ、及び非晶質半導体膜４ａを順次パターニングする。
こうして、不純物を含む非晶質半導体膜７ａ、非晶質半導体膜６ａ、及び非晶質半導体膜４ａからなる積層膜を、其々のＴＦＴに分離された島状にパターニングする。このとき、本実施の形態１では、第１半導体膜を、レーザーアニール工程にて結晶化された結晶性領域４３と、この結晶性領域４３を介して対向配置された非晶質半導体膜４ａからなる第１非晶質領域４１及び第２非晶質領域４２とを含む形状にパターニングする。これにより、図４（ｅ）に示す構成となる。
次に、不純物を含む非晶質半導体膜７ａ、非晶質半導体膜６ａ、及び非晶質半導体膜４ａからなる積層膜を覆うように、ソース電極８１及びドレイン電極８２となるメタル膜を成膜する。例えば、スパッタ法などにより、メタル膜を基板１全面に成膜する。そして、このメタル膜を、第４のフォトリソグラフィー工程及びエッチング工程によって所望の形状にパターニングする。これにより、ソース電極８１及びドレイン電極８２が形成される。
続いて、形成したソース電極８１及びドレイン電極８２をマスクとし、透光性絶縁膜５をエッチングストッパーとして用いて、透光性絶縁膜５上の不純物を含む非晶質半導体膜７ａと非晶質半導体膜６ａをエッチング除去する。例えば、ドライエッチングにより、ソース電極８１及びドレイン電極８２間において、不純物を含んだ非晶質半導体膜７ａと非晶質半導体膜６ａを透光性絶縁膜５上まで取り除く。これにより、図２に示すように、不純物を含む非晶質半導体膜７ａが透光性絶縁膜５上で分離され、互いに分離した２つのオーミックコンタクト層７が形成される。同様に、非晶質半導体膜６ａが透光性絶縁膜５上で分離され、互いに分離した２つ非晶質半導体層６が形成される。非晶質半導体層６は、半導体膜４の第１非晶質領域４１及び第２非晶質領域４２、ならびに透光性絶縁膜５の一部を乗り上げるように形成されている。
このようにして、本実施の形態１のＴＦＴが完成する。すなわち、第１非晶質領域４１及び第２非晶質領域４２と、結晶性領域４３の２つの異なる領域を有する半導体膜４からなる能動層を有する逆スタガ構造のＴＦＴが、図１に示した画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７として形成される。このＴＦＴは、画素ＴＦＴ１０６として表示部１０１に形成されるとともに、駆動用ＴＦＴ１０７として走査信号駆動回路１０３や表示信号駆動回路１０４に形成される。
その他、アレイ基板１００の完成には、図２においては図示省略されているが、ソース電極８１及びドレイン電極８２を形成後、全体を覆うようにパッシベーション膜を形成する。更に、画素ＴＦＴ１０６の場合、第５のフォトリソグラフィー工程及びエッチング工程によって、ドレイン電極８２上のパッシベーション膜の一部を開口する。そして、第６のフォトリソグラフィー工程及びエッチング工程により、パッシベーション膜上に画素電極を形成する。更に、上記説明した第１から第６のフォトリソグラフィー工程及びエッチング工程により、画素ＴＦＴ１０６及び駆動用ＴＦＴ１０７以外の構成、例えば、表示部１０１においては、ゲート配線１０９、蓄積容量配線１１１、ソース配線１１０、蓄積容量１０８、及び外部端子などが同時に形成される。以上の様にして、図１を用いて説明したアレイ基板１００が完成する。
続いて、このようにして形成されたアレイ基板１００を用いて液晶表示装置を製造する際のセル組み立て工程について、図５を用いて説明を行う。図６は、実施の形態１係る液晶表示装置の製造過程におけるマザー液晶セル基板の構成を示す平面概略図である。
通常、小型の液晶表示装置を製造する場合には、量産効率の点から、図６に示す様に複数の液晶セル基板１０ａ、１０ｂ、・・・、１０ｎがアレイ状に区画配置されるマザー液晶セル基板１０を形成する。すなわち、マザー液晶セル基板１０は、液晶表示パネルを構成する液晶セル基板１０ａ、１０ｂ、・・・、１０ｎがアレイ状に多面配置された状態のものである。このマザー液晶セル基板１０から、これら液晶セル基板１０ａ、１０ｂ、・・・、１０ｎが、個々の液晶表示パネル単位のサイズに切り出されることにより、図１に示すような液晶表示パネルが得られる。従って、上記説明したアレイ基板１００の製造方法においても、複数個のアレイ基板１００がアレイ状に区画配置されるような大きな基板である１枚のマザーアレイ基板１ａを形成することで、複数個のアレイ基板１００を同時に製造することができる。
具体的には、上述のアレイ基板１００の製造方法により製造されたマザーアレイ基板１ａを準備し、更にマザーアレイ基板１ａと対向して配置されるマザー対向基板（不図示）を準備する。マザー対向基板については、カラーレジスト（色材）、ブラックマトリクス（ＢＭ）、対向電極などを有する一般的なもので構わない。準備されたマザーアレイ基板１ａ及びマザー対向基板の基板表面に、其々一般的な方法により配向膜を形成する。その後、一方の基板に、液晶封入領域を囲むシールパターンを、液晶セル基板１０ａ、１０ｂ、・・・、１０ｎの其々に対応して形成し、マザーアレイ基板１ａとマザー対向基板とを貼り合せる。これにより、図６に示すマザー液晶セル基板１０が形成される。
なお、シールパターン内への液晶の注入は、貼り合わせ後に注入口より真空中で行う真空注入法を用いても良いし、シールパターン内に液晶を滴下し、液晶注入と貼り合わせを同時に行う液晶滴下法を用いても良い。個々の液晶表示パネル単位のサイズに切り出す液晶セル基板切断工程は、真空注入法の場合には、液晶注入の前に行われ、液晶滴下法の場合には、液晶注入の後に行われる。この様にして、セル組み立て工程は完了し、個々の液晶セル基板１０ａ、１０ｂ、・・・、１０ｎが得られる。
最後に、液晶セル基板１０ａ、１０ｂ、・・・、１０ｎの個々のアレイ基板１００及び対向基板の外側に偏光板を貼り付ける。また、アレイ基板１００に形成された外部端子に対してＩＣチップ１１３やプリント基板１１５の実装を行う。この実装をスムーズに行うため、アレイ基板１００に形成された外部端子が対向基板から露出されるよう、すなわち、外部端子の対面に対向基板が配置されないように対向基板を予め切断しておく。以上の様にして、図１に示される液晶表示パネルが完成する。
更に、液晶表示パネルの反視認側となるアレイ基板１００の裏面側に、位相差板などの光学フィルムを介して、バックライトユニットを配設する。そして、樹脂や金属などよりなるフレーム内に、液晶表示パネル及びこれら周辺部材を適宜収納し、本実施の形態１の液晶表示装置が完成する。
続いて、本実施の形態１の微結晶ＴＦＴを用いた液晶表示装置の作用について、従来の液晶表示装置と適宜比較しながら説明を行う。図７は、従来の一般的なアモルファスＴＦＴを用いた液晶表示装置の液晶表示パネルを示す平面図である。
アモルファスＴＦＴは、一般的に連続動作が長時間になると閾値電圧シフトが発生し、正常な駆動動作をしなくなる。ところが、図１に示した駆動回路を構成する駆動用ＴＦＴ１０７においては、常時ＴＦＴ動作しているものがある。即ち、アモルファスＴＦＴを、液晶表示装置における駆動回路内の駆動用ＴＦＴ１０７として、特に常時ＴＦＴ動作が必要なものに用いた場合には、閾値電圧シフトが生じ、正常な駆動動作ができなくなる。結果的に正常な表示ができなくなる。また、駆動回路内の駆動用ＴＦＴ１０７として、所望の駆動回路動作をするためには、ある程度のＴＦＴの駆動能力が要求される。アモルファスＴＦＴを用いた場合にもＴＦＴのサイズを大きくすることにより技術的にはカバーすることは可能であるが、駆動回路の面積が膨大な大きさとなってしまう。
従って、スイッチング用の画素ＴＦＴ１０６についてはアモルファスＴＦＴを用いることが可能であるが、図１に示した走査信号駆動回路１０３や表示信号駆動回路１０４などの基板上に形成される駆動回路に用いるＴＦＴにアモルファスＴＦＴは通常選択されない。そこで、従来の一般的なアモルファスＴＦＴを用いた液晶表示装置では、図７に示すように、走査信号駆動回路１０３や表示信号駆動回路１０４の代わりに、駆動回路の動作にも外付けのＩＣチップ１１４をいくつか追加する必要がある。その結果、全体としてＩＣチップ１１３及び１１４の数が増加していた。
一方、本実施の形態１の液晶表示装置によれば、画素ＴＦＴ１０６と駆動用ＴＦＴ１０７とに、上述した構成の微結晶ＴＦＴを同時形成することができる。また、非晶質半導体膜４ａ成膜後、その上に透光性絶縁膜５を駆動用ＴＦＴ１０７のみに対して形成すれば、駆動用ＴＦＴ１０７のみに微結晶ＴＦＴを形成するとともに、画素用ＴＦＴ１０６にアモルファスＴＦＴを同時形成することができる。すなわち、画素１０５に形成された画素ＴＦＴ１０６に好適なアモルファスＴＦＴを備え、走査信号駆動回路１０３や表示信号駆動回路１０４の駆動用ＴＦＴ１０７には閾値電圧シフトが少ない微結晶ＴＦＴを併設することが可能である。
いずれにしても、駆動用ＴＦＴ１０７として微結晶ＴＦＴを形成することで、少なくともＩＣチップ１１４の部品点数を減らすことが可能となり、ＩＣチップ１１３、１１４のための比較的大きな配置スペースも省略することができる。即ち、部品の減量化、液晶表示装置の軽量化、更には液晶表示装置の狭額縁化（必要な表示領域面積あたりの小型化）が可能である。また、ＩＣチップ１１４の実装工程も削減することができるので、不良品の発生による品質ロスの発生防止も含め製造時における生産性向上が可能である。更に、画素ＴＦＴ１０６としてアモルファスＴＦＴ、駆動用ＴＦＴ１０７として微結晶ＴＦＴをそれぞれ形成する場合、アモルファスＴＦＴと微結晶ＴＦＴは製造工程内で同時に形成することが可能であることから生産性を損なうことはない。以上の結果として、製造全体における生産性が向上され、コスト低減を実現することができる。
この様に、本実施の形態１によれば、特殊な技術や管理を必要とせず、液晶表示パネルメーカーが一般的に保有している製造設備（製造装置）を用いることができる。微結晶ＴＦＴを用いることで、以下に述べるような効果を同時に実現することができる。まず、画素ＴＦＴ１０６のＴＦＴ特性のバラツキとリーク電流を容易に小さくできることにより生ずる、表示ムラを抑える効果がある。また、ＩＣチップを一部、基板上に形成した駆動回路に置き換えることにより生ずる、部品の減量化、液晶表示装置の軽量化、液晶表示装置の狭額縁化、及び製造時における生産性向上の効果がある。更に、走査信号駆動回路１０３や表示信号駆動回路１０４を表示部１０１と近接配置することにより生ずる、液晶表示装置の狭額縁化の効果がある。
以上のように、本実施の形態１では、非晶質半導体膜４ａの上に形成した所定の形状の透光性絶縁膜５を利用してレーザー光Ｌを照射することにより、結晶性領域４３と、その両側に第１非晶質領域４１及び第２非晶質領域４２を有する半導体膜４を形成する。これにより、例えば駆動用ＴＦＴ１０７の要求を満たすような、高移動度、かつ、低閾値電圧シフトの微結晶ＴＦＴを形成することができる。また、結晶性領域４３を透光性絶縁膜５の下の部分のみに形成することができるため、ソース電極８１及びドレイン電極８２を、結晶性領域４３と直接接触させない構造とすることができる。これにより、例えば画素ＴＦＴ１０６の要求を満たすような、低オフ電流の微結晶ＴＦＴを形成することができる。これらのことから、例えば画素ＴＦＴ１０６と駆動用ＴＦＴ１０７とを両立できるような、特性の優れたＴＦＴを、比較的簡単に形成することが可能である。従って、特性の優れた半導体膜を簡便に得ることができる微結晶半導体膜の結晶化方法と、これを応用した薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法を提供することができる。
なお、本実施の形態１においては、本発明の微結晶ＴＦＴを、一般的な液晶表示装置における、画素ＴＦＴ１０６と、走査信号駆動回路１０３や表示信号駆動回路１０４を構成する駆動用ＴＦＴ１０７とに対して適用した場合を例にとって説明をおこなったが、本発明の適用範囲はこれに限らない。例えば、光センサ部を内蔵した液晶表示装置においては、表示信号の駆動用以外にも光センサ部内の素子などを駆動する駆動用ＴＦＴが用いられている。この様な駆動用ＴＦＴに対して、本発明の微結晶ＴＦＴを用いても構わない。
なお、上記実施の形態１では、例えば、非晶質半導体膜４ａの結晶化工程において、レーザー光Ｌの照射エネルギーや照射時の雰囲気、基板温度などの照射条件を制御することにより、結晶粒を大きく形成しても良い。つまり、結晶化工程により結晶化される半導体層は微結晶シリコンに限られず、多結晶シリコンでも構わない。結晶性半導体膜であれば上記実施の形態１と同様の効果を得ることができる。但し、微結晶半導体膜である方が、適正条件の範囲が広く製造が容易である点、得られた結晶性半導体膜を用いたＴＦＴの特性バラツキを小さくできる点などから、微結晶半導体膜であることが好ましい。なお、半導体の種類については、シリコンを例に取って説明を行っているが、レーザー照射によって非晶質半導体から微結晶或いは結晶性半導体に変換可能であれば、他の半導体でも良いことは言うまでも無い。
また、上記実施の形態１において説明した微結晶ＴＦＴの用途についても、液晶表示装置に限らず、有機ＥＬ表示装置、その他表示装置、及び撮像装置などの半導体装置であってもよい。従って、上記実施の形態１において説明した微結晶ＴＦＴは、駆動回路を構成するＴＦＴであれば様々な素子等を駆動する駆動回路において適用可能である。例えば、デジタル動作する論理回路を構成するＴＦＴにも適用可能である。いずれの回路に適用した場合にも、回路面積を増大することなく高速動作でき、新たなＩＣチップの配置が不要で、表示装置或いは半導体装置のサイズ増加やコスト増加を防止することができるなど、実施の形態１と同様の効果を得ることができる。
実施の形態２．
本実施の形態２に係る微結ＴＦＴの構成について、図８を用いて説明をする。図８は、実施の形態２に係る微結晶ＴＦＴの構成を示した断面図である。本実施の形態２では、実施の形態１と微結晶ＴＦＴの構成が異なっていて、それ以外の構成については実施の形態１と同様であるため、説明を省略する。以下、実施の形態１の微結晶ＴＦＴの構成の変形例である、本実施の形態２の微結晶ＴＦＴについて説明する。
図８において、基板１上には、実施の形態１と同様、ゲート電極２が形成され、このゲート電極２を覆うようにゲート絶縁膜３が形成されている。ゲート絶縁膜３上には、半導体膜４が形成されている。この半導体膜４は実施の形態１と異なる構成を有している。すなわち、本実施の形態２では、半導体膜４は、不純物を含む第１非晶質領域４１ａ、不純物を含む第２非晶質領域４２ａ、及び第１非晶質領域４１ａと第２非晶質領域４２ａ間に配置された結晶性領域４３によって構成されている。導電性不純物が導入された第１非晶質領域４１ａ及び第２非晶質領域４２ａは、ソース電極８１及びドレイン電極８２とのコンタクト層として機能する。
また、半導体膜４のうちの結晶性領域４３の部分上には、実施の形態１と同様、透光性絶縁膜５が形成されている。そして、本実施の形態２では、ソース電極８１及びドレイン電極８２が、透光性絶縁膜５の上に形成される。具体的には、ソース電極８１及びドレイン電極８２は、第１非晶質領域４１ａ上から透光性絶縁膜５上の一部にかけての領域と、第２非晶質領域４２ａ上から透光性絶縁膜５上の一部にかけての領域とにそれぞれ形成されている。このように、ソース電極８１は第１非晶質領域４１ａ上に直接接して形成され、ドレイン電極８２は第２非晶質領域４２ａ上に直接接して形成されている。さらに、ソース電極８１及びドレイン電極８２は、第１非晶質領域４１ａ又は第２非晶質領域４２ａの端面と接するように形成されている。
このような構成の微結晶ＴＦＴは、透光性絶縁膜５形成後、かつレーザーアニール工程前に、透光性絶縁膜５をマスクとして用いて、非晶質半導体膜４ａに不純物を導入する。すなわち、実施の形態１の図３（ｂ）に示した状態のときに、不純物導入を行う。なお、ここでは、透光性絶縁膜５をマスクとして用いて不純物導入を行う場合について例示的に説明をしたが、透光性絶縁膜５とこの上に形成されたレジストパターンとをともにマスクとして用いて、不純物導入を行ってもよい。すなわち、透光性絶縁膜５のパターニング後、透光性絶縁膜５をパターニングするために用いたレジストパターンを除去する前の状態で不純物導入を行なってもよい。
その後、レーザーアニール工程により、透光性絶縁膜５下の非晶質半導体膜４ａが結晶化されるとともに、加熱（アニール）処理が加わることで不純物が導入された部分の非晶質半導体膜４ａが活性化される。
次に、非晶質半導体膜４ａを、レーザーアニール工程にて結晶化された結晶性領域４３と、この結晶性領域４３を介して対向配置された非晶質半導体膜４ａからなる第１非晶質領域４１ａ及び第２非晶質領域４２ａとを含む所定の形状に適宜パターニングする。これにより、半導体膜４が形成される。そして、この半導体膜４上に、ソース電極８１及びドレイン電極８２となるメタル膜を成膜し、成膜したメタル膜をパターニングして、ソース電極８１及びドレイン電極８２を形成する。
以上のように、本実施の形態２によれば、透光性絶縁膜５下以外の非晶質半導体膜４ａに不純物を導入する工程を取り入れることで、半導体膜４の第１非晶質領域４１ａ及び第２非晶質領域４２ａをコンタクト層として機能させることができる。これにより、非晶質半導体層６を半導体膜４の上に積層形成させる必要がなくなり、実施の形態１の微結晶ＴＦＴにおける第１非晶質領域４１及び第２非晶質領域４２と、非晶質半導体層６との界面において、オン電流の妨げとなっていた欠陥準位が少なくなる。従って、さらに良好なＴＦＴ特性が得られる。また、ソース電極８１及びドレイン電極８２が結晶性領域４３と直接接触することが回避されており、オフ電流を抑制できるという実施の形態１と同様の効果を奏することができる。
実施の形態３．
本実施の形態３に係る微結ＴＦＴの構成について、図９を用いて説明をする。図９は、実施の形態３に係る微結晶ＴＦＴの構成を示した断面図である。本実施の形態３では、実施の形態１と微結晶ＴＦＴの構成が異なっていて、それ以外の構成については実施の形態１と同様であるため、説明を省略する。
基板１上には、実施の形態１と同様、ゲート電極２が形成され、このゲート電極２を覆うようにゲート絶縁膜３が形成されている。ゲート絶縁膜３上には、半導体膜４が形成されている。この半導体膜４は、実施の形態１と同様、第１非晶質領域４１、第２非晶質領域４２、及び結晶性領域４３によって構成されているが、本実施の形態３では、第１非晶質領域４１及び第２非晶質領域４２が、結晶性領域４３よりも薄い膜厚を有している。ここでは、例えば、厚さ約５０ｎｍの結晶性領域４３と、厚さ約４０ｎｍの第１非晶質領域４１及び第２非晶質領域４２とが形成されている。
また、本実施の形態３では、透光性絶縁膜５が結晶性領域４３の上に設けられていてもよいが、図９に示すように、設けられていなくてもよい。そして、半導体膜４上に、非晶質半導体層６が形成されている。非晶質半導体層６は、半導体膜４上の略全面に形成されている。すなわち、実施の形態１では、半導体膜４の上に２つの非晶質半導体層６のパターンが設けられていたが、本実施の形態３では、これらが分離されずに１つの連続したパターンとして形成されている。従って、透光性絶縁膜５が設けられていない場合は、図９に示すように非晶質半導体層６が、第１非晶質領域４１と第２非晶質領域４２だけでなく、結晶性領域４３の上にも直接接して形成される。
非晶質半導体層６の上に、オーミックコンタクト層７が形成されている。本実施の形態３では、半導体膜４上に配設された１つの非晶質半導体層６のパターンの上に、互いに分離されている２つのオーミックコンタクト層７のパターンが設けられている。そして、オーミックコンタクト層７の上に、実施の形態１と同様、ソース電極８１とドレイン電極８２とが形成されている。
このような構成の微結晶ＴＦＴは、レーザーアニール工程後、非晶質半導体膜６ａ成膜前に、透光性絶縁膜５を全部、もしくは一部を残す程度にエッチングする。例えば、濃度１％の希フッ酸処理を３分程度行なう。これにより、レーザー光Ｌによってダメージを受けた部分の透光性絶縁膜５を除去することができる。好ましくは、このエッチングで、透光性絶縁膜５を完全に除去し、その下の結晶性領域４３の最表層付近まで除去するとよい。結晶性領域４３の表面付近は、レーザーアニール工程で生じた、結晶欠陥を多く含んでいる部分でもある。従って、透光性絶縁膜５のエッチングで、多少多く結晶性領域４３を消失したほうが、実施の形態２同様、オン電流の妨げとなっていた欠陥準位が少なくなり、さらに良好なＴＦＴ特性が得られる。
なお、透光性絶縁膜５のエッチングと同時に、表面に露出している非晶質半導体膜４ａもエッチングされるが、エッチング速度がＳｉＮ膜を用いた場合の透光性絶縁膜５の１/６程度なので完全に除去されることはない。例えば、この透光性絶縁膜５のエッチングにより、非晶質半導体膜４ａの膜厚が４０ｎｍ程度まで薄膜化される。
その後、実施の形態１と同様、非晶質半導体膜６ａと不純物を含む非晶質半導体膜７ａとをこの順に形成し、不純物を含む非晶質半導体膜７ａ、非晶質半導体膜６ａ、及び非晶質半導体膜４ａからなる積層膜を、其々のＴＦＴに分離された島状にパターニングする。そして、パターニングされた島状の積層膜の上に、実施の形態１と同様、ソース電極８１及びドレイン電極８２を形成する。
続いて、形成したソース電極８１及びドレイン電極８２をマスクとし、透光性絶縁膜５上の不純物を含む非晶質半導体膜７ａと、非晶質半導体膜６ａの膜厚方向の一部をエッチング除去する。これにより、不純物を含む非晶質半導体膜７ａが分離され、互いに分離した２つのオーミックコンタクト層７が形成される。この様に、オーミックコンタクト層７の分離は、ソース電極８１及びドレイン電極８２を形成した後に、これらをマスクとしてエッチングを行なう。この方法は、バックチャネルエッチと呼ばれる。
以上のように、本実施の形態３によれば、透光性絶縁膜５のエッチング工程を導入することで、レーザー光Ｌ照射によりダメージを受けた透光性絶縁膜５と、結晶欠陥を多く含んだ結晶性領域４３の最表層付近を除去できる。これにより、実施の形態１の微結晶ＴＦＴにおいて、オン電流の妨げとなっていた欠陥準位が少なくなる。従って、さらに良好なＴＦＴ特性が得られる。また、ソース電極８１及びドレイン電極８２が、非晶質半導体層６及びオーミックコンタクト層７を介して、半導体層４の上に形成されていることから、結晶性領域４３と直接接触することが回避されている。従って、オフ電流を抑制できるという実施の形態１と同様の効果を奏することができる。
なお、ソース電極８１及びドレイン電極８２が結晶性領域４３と直接接触することなく第１非晶質領域４１及び第２非晶質領域４２に電気的に接続されている構成であれば同様の効果を得ることが可能である。そのため、例えば、半導体膜４を覆う絶縁膜に第１非晶質領域４１と第２非晶質領域４２部のみを開口するコンタクトホールを形成し、このコンタクトホールを介して、ソース電極８１及びドレイン電極８２を結晶性領域４３と直接接触することなく第１非晶質領域４１及び第２非晶質領域４２とにそれぞれ接続させても良い。その他、ソース電極８１及びドレイン電極８２が結晶性領域４３と直接接触することなく第１非晶質領域４１及び第２非晶質領域４２に電気的に接続されている構成であれば、何れの方法により接続しても同様の効果を得られる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかる微結晶ＴＦＴを液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかる微結晶ＴＦＴは、表示装置に限らず、半導体装置など他のデバイスにおいても好適に適用することができる。
１ 基板、１ａ マザーアレイ基板、２ ゲート電極、
３ ゲート絶縁膜、４ 半導体膜、４ａ 非晶質半導体膜、
５ 透光性絶縁膜、６ 非晶質半導体層、６ａ 非晶質半導体膜、
７ オーミックコンタクト層、７ａ 不純物を含む非晶質シリコン膜、
１０ マザー液晶セル基板、
１０ａ、１０ｂ、・・・１０ｎ 液晶セル基板、
４１ 第１非晶質領域、４１ａ 不純物を含む第１非晶質領域、
４２ 第２非晶質領域、４２ａ 不純物を含む第２非晶質領域、
４３ 結晶性領域、８１ ソース電極、８２ ドレイン電極、
１００ アレイ基板、１０１ 表示部、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、
１０５ 画素、１０６ 画素ＴＦＴ、１０７ 駆動用ＴＦＴ、
１０８ 蓄積容量、１０９ ゲート配線、１１０ ソース配線、
１１１ 蓄積容量配線、１１２ 外部配線、
１１３、１１４ ＩＣチップ、１１５ プリント基板、
Ｌ レーザー光

Claims (8)

  1. 基板上に形成されたゲート電極と、
    前記ゲート電極を覆うゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲート電極の対面に形成され、ソース領域となる第１非晶質領域、ドレイン領域となる第２非晶質領域、及び前記第１非晶質領域と前記第２非晶質領域との間に配置されたチャネル領域となる結晶性領域を有する半導体膜と、
    前記半導体膜上に前記結晶性領域と直接接触することなく形成され、前記ソース領域及び前記ドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、
    前記半導体膜のうちの前記結晶性領域の部分上に形成された透光性絶縁膜と、
    前記第１非晶質領域上から前記透光性絶縁膜上の一部にかけての領域と、前記第２非晶質領域上から前記透光性絶縁膜上の一部にかけての領域とにそれぞれ形成された非晶質半導体層と、
    前記ソース電極と前記非晶質半導体層との間、及び前記ドレイン電極と前記非晶質半導体層との間にそれぞれ形成されたオーミックコンタクト層と、を備え、
    前記オーミックコンタクト層は、導電性不純物が導入された非晶質半導体層である薄膜トランジスタ。
  2. 前記結晶性領域は、前記半導体膜のうち、前記透光性絶縁膜下のみに形成されている請求項１に記載の薄膜トランジスタ。
  3. 前記ソース電極及び前記ドレイン電極は、前記第１非晶質領域又は前記第２非晶質領域の端面と接するように形成されている請求項１又は２に記載の薄膜トランジスタ。
  4. 前記ゲート絶縁膜は、少なくとも前記半導体膜と接する部分に形成された酸化膜を含む請求項１乃至３のいずれか１項に記載の薄膜トランジスタ。
  5. 請求項１乃至４のいずれか１項に記載の薄膜トランジスタを有する半導体装置。
  6. 基板上に所定の形状のゲート電極を形成する工程と、
    前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に非晶質の第１半導体膜を形成する工程と、
    前記第１半導体膜上に、所定の形状の透光性絶縁膜を形成する工程と、
    前記第１半導体膜にレーザー光を照射し、前記透光性絶縁膜を介して前記レーザー光を前記第１半導体膜に吸収させることにより、前記透光性絶縁膜の下の部分の前記第１半導体膜を結晶化するレーザーアニール工程と、
    前記第１半導体膜を、前記レーザーアニール工程にて結晶化された結晶性領域と、前記結晶性領域を介して対向配置された非晶質領域とを含む形状にパターニングする工程と、を備え、さらに、
    前記レーザーアニール工程後、前記透光性絶縁膜を覆うよう、前記第１半導体膜上に非晶質の第２半導体膜およびオーミックコンタクト層である第３半導体膜をこの順に形成し、前記第３半導体膜、前記第２半導体膜、及び前記第１半導体膜を一回のフォトリソグラフィー工程でパターニングする工程と、
    前記第３半導体膜の上に、ソース電極及びドレイン電極を形成する工程と、
    前記ソース電極及び前記ドレイン電極をマスクとし、前記透光性絶縁膜をエッチングストッパーとして用いて、前記透光性絶縁膜上の前記第３半導体膜及び前記第２半導体膜をエッチング除去する工程と、を備え、
    前記第３半導体膜は、導電性不純物が導入された非晶質半導体層である薄膜トランジスタの製造方法。
  7. 前記レーザーアニール工程における前記レーザー光の照射エネルギー密度は、
    前記透光性絶縁膜の下の部分の前記第１半導体膜が、前記透光性絶縁膜を介して前記第１半導体膜に吸収される前記レーザー光により、結晶粒径１００ｎｍ以下の微結晶を有する微結晶半導体膜に変換される条件よりも高く、
    前記透光性絶縁膜の外側の部分の前記第１半導体膜が、前記透光性絶縁膜を介さずに直接前記第１半導体膜に吸収される前記レーザー光により、結晶化される条件よりも低い請求項６に記載の薄膜トランジスタの製造方法。
  8. 前記ゲート絶縁膜は、少なくとも前記第１半導体膜と接する部分に酸化膜を含むよう形成されている請求項６又は７に記載の薄膜トランジスタの製造方法。
JP2010022154A 2010-02-03 2010-02-03 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法 Active JP5688223B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010022154A JP5688223B2 (ja) 2010-02-03 2010-02-03 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法
US12/967,683 US20110186845A1 (en) 2010-02-03 2010-12-14 Crystallization method of amorphous semiconductor film, thin film transistor, and manufacturing method of thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010022154A JP5688223B2 (ja) 2010-02-03 2010-02-03 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法

Publications (3)

Publication Number Publication Date
JP2011159907A JP2011159907A (ja) 2011-08-18
JP2011159907A5 JP2011159907A5 (ja) 2013-03-14
JP5688223B2 true JP5688223B2 (ja) 2015-03-25

Family

ID=44340830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010022154A Active JP5688223B2 (ja) 2010-02-03 2010-02-03 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法

Country Status (2)

Country Link
US (1) US20110186845A1 (ja)
JP (1) JP5688223B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5629480B2 (ja) * 2010-03-15 2014-11-19 株式会社ジャパンディスプレイ 薄膜トランジスタとその製造方法と電気光学装置と電子機器
JP5987174B2 (ja) * 2011-10-12 2016-09-07 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置
US10651252B2 (en) 2014-03-26 2020-05-12 International Business Machines Corporation Vertically integrated active matrix backplane
JPWO2016157351A1 (ja) * 2015-03-30 2018-01-18 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び表示パネル
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN115241207A (zh) * 2022-07-06 2022-10-25 Tcl华星光电技术有限公司 阵列基板及显示面板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3873158B2 (ja) * 1998-06-11 2007-01-24 カシオ計算機株式会社 表示パネル及びその製造方法
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP2002151695A (ja) * 2000-11-13 2002-05-24 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP2003133328A (ja) * 2001-10-29 2003-05-09 Sony Corp 薄膜トランジスタ及びその製造方法
JP4380243B2 (ja) * 2003-07-18 2009-12-09 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
JP2006019527A (ja) * 2004-07-01 2006-01-19 Dainippon Printing Co Ltd 多結晶シリコン薄膜の製造方法、薄膜トランジスタの製造方法、及びシリコン薄膜付き基板
JP2006196712A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 薄膜素子の製造方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP2007324425A (ja) * 2006-06-02 2007-12-13 Sony Corp 薄膜半導体装置及びその製造方法と表示装置
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP5245287B2 (ja) * 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
JP2009049384A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
WO2009020168A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device having the display device, and method for manufacturing thereof
US20090073158A1 (en) * 2007-09-18 2009-03-19 Sharp Kabushiki Kaisha Semiconductor element and device using the same
KR100982311B1 (ko) * 2008-05-26 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
JP2009290168A (ja) * 2008-06-02 2009-12-10 Mitsubishi Electric Corp 薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4973698B2 (ja) * 2009-06-30 2012-07-11 カシオ計算機株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5377279B2 (ja) * 2009-12-28 2013-12-25 株式会社ジャパンディスプレイ 静電容量型入力装置および入力機能付き電気光学装置
JP2011155061A (ja) * 2010-01-26 2011-08-11 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、電子機器

Also Published As

Publication number Publication date
JP2011159907A (ja) 2011-08-18
US20110186845A1 (en) 2011-08-04

Similar Documents

Publication Publication Date Title
JP5564879B2 (ja) 非晶質半導体膜の結晶化方法、並びに薄膜トランジスタ、半導体装置、表示装置、及びその製造方法
JP5688223B2 (ja) 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法
US7488979B2 (en) Liquid crystal display device including driving circuit and method of fabricating the same
US7300831B2 (en) Liquid crystal display device having driving circuit and method of fabricating the same
US8309960B2 (en) Display device
JP5615605B2 (ja) Ｆｆｓモード液晶装置
JP5384088B2 (ja) 表示装置
US20060270130A1 (en) Semiconductor device and method for manufacturing the same
CN101183679A (zh) 显示装置和显示装置的制造方法
US20060141685A1 (en) Liquid crystal display device and fabrication method thereof
US20110210347A1 (en) Semiconductor device and method of manufacturing the same
CN101540332A (zh) 显示装置及其制造方法
KR20000075031A (ko) 탑 게이트 방식 티에프티 엘시디 및 제조방법
KR101192746B1 (ko) 폴리형 박막 트랜지스터 기판의 제조방법
JP5475250B2 (ja) 半導体装置の製造方法及び半導体装置
JP5032077B2 (ja) 表示装置及びその製造方法
JP2009290168A (ja) 薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置
KR101668325B1 (ko) 표시장치용 박막트랜지스터 및 그 제조방법
JP5691285B2 (ja) 表示装置の製造方法
JP5342898B2 (ja) 逆スタガ構造の薄膜トランジスタ及びその製造方法
JP2010245438A (ja) 薄膜トランジスタ、表示装置、及びそれらの製造方法
JP5253990B2 (ja) 薄膜トランジスタ
KR101301520B1 (ko) 액정표시장치 제조방법
KR100683142B1 (ko) 박막트랜지스터-액정표시장치의 제조방법
JP2008112807A (ja) Ｔｆｔ基板の製造方法、及びこれを用いた表示装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150126

R151 Written notification of patent or utility model registration

Ref document number: 5688223

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250