JP2009290168A - 薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置 - Google Patents

Abstract

【課題】歩留まり向上が可能で、かつ品質向上につながる薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置を提供すること。
【解決手段】本発明に係る薄膜トランジスタの製造方法は、基板１上にゲート電極２を形成する工程と、ゲート電極２上にゲート絶縁膜３を形成する工程と、ゲート絶縁膜３上に、ゲート電極２の少なくとも一部と対向配置する半導体層１０のパターン形成する工程と、半導体層１０上にソース電極５、及びドレイン電極６を形成する工程と、ソース電極５、及びドレイン電極６をマスクとして、チャネル領域１０Ｃに相当する半導体層１０を所望の膜厚までエッチングする工程と、露出した半導体層１０にレーザ光を照射する工程とを備える。
【選択図】図４

Description

本発明は、薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法に関する。また、前記薄膜トランジスタを備える表示装置に関する。

薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）は、アクティブマトリクス型の液晶表示装置に広く適用されている。ＴＦＴの中でも、非晶質（アモルファス）シリコン（Ｓｉ）を半導体層として用いるバックチャネルエッチ型の逆スタガ構造のＴＦＴは、少ない製造工程数で製造が可能であり、絶縁性基板の大型化が容易なため、生産性が高い。

非晶質シリコンを半導体層として用いる逆スタガ構造のＴＦＴは、以下のようにして製造することができる。まず、ガラス等の透明絶縁性基板上にゲート電極をフォトリソグラフィー工程、エッチング工程によってパターン形成する。次いで、プラズマＣＶＤ法によってゲート絶縁膜、不純物を含まない非晶質シリコン層、及び不純物を含む非晶質シリコン層を、順次、連続成膜する。そして、フォトリソグラフィー工程、エッチング工程によって島状の半導体層を得る。その後、金属膜をスパッタ法等で形成し、フォトリソグラフィー工程、エッチング工程によりソース電極、ドレイン電極をそれぞれ一括形成する。

ソース電極、ドレイン電極を形成後、両電極が存在しない領域の不純物を含む非晶質シリコン層を、いわゆるバックチャネルエッチングにより除去し、チャネル領域を形成する。その後、窒化シリコン等を用いてパッシベーション膜を形成する。

上記製造方法によれば、ソース電極とドレイン電極をマスクとしてセルファラインによりチャネル領域を形成することができる。また、ゲート絶縁膜、半導体層を順次連続して成膜することができる。このため、製造工程が簡便である。また、ゲート絶縁膜と半導体層の成膜を連続的に行うのでＴＦＴ特性のバラツキが小さいというメリットもある。

しかしながら、ＴＦＴのチャネル領域を構成する非晶質シリコン層は、通常は水素を多く含んでいる非晶質シリコン層（以下、「ａ−Ｓｉ：Ｈ層」とも称する）により構成され、膜中には欠陥準位が多く存在する。このため、上記製造方法により得られたＴＦＴは、電界効果移動度（μ）が１ｃｍ^２／Ｖ・ｓ以下である、リーク電流（Ｉoff）が大きい、長時間動作時のストレスで閾値電圧（Ｖｔｈ）シフトが発生するという特徴を有する。これらの特性は、スイッチング素子として用いる際には問題ないが、これらを駆動させるための周辺回路に適用することは困難である。

そこで、これらの問題を克服する方法として、非晶質シリコン層にレーザ光を照射してレーザアニール処理を施すことにより非晶質シリコンを多結晶化する方法がある（特許文献１〜５）。

特許文献１に記載のＴＦＴは、まず、絶縁性基板上にゲート電極を形成し、その上層にゲート絶縁層を形成する。次いで、多結晶半導体層を形成するための非晶質シリコン層を形成する。そして、多結晶シリコン層を形成したい領域にエキシマレーザ（ＸｅＣｌ 波長：３０８ｎｍ）を選択的に照射する。レーザアニール後、エッチングにより多結晶シリコン層のパターンを得る。その後、非晶質シリコン層、ソース電極、及びドレイン電極を形成する。この方法により、各トランジスタの役割に応じて、非晶質シリコン層のみからなる半導体層、多結晶シリコン層を備える半導体層を同一基板上に作り分けることができる。

図９に、特許文献２に記載のＴＦＴの切断部断面図を示す。ＴＦＴ１５２は、同図に示すように、ガラス等の絶縁性基板１０１、ゲート電極１０２、ゲート絶縁膜１０３、ａ−Ｓｉ：Ｈ層からなる第1半導体層１１１及びｎ^＋ａ−Ｓｉ：Ｈ層からなる第２半導体層１１２、ソース電極１０５、ドレイン電極１０６、ＳｉＯ_２膜からなるパッシベーション膜１０７を備えている。同文献においては、図９に示すように、パッシベーション膜１０７越しに、表面側からエキシマレーザを照射することにより、第1半導体層１１１のａ−Ｓｉ：Ｈ層のチャネル領域を、多結晶化又は単結晶化する方法が提案されている。

図１０に、特許文献３に記載のＴＦＴ２５２の切断部断面図を示す。同文献においては、以下のような製造方法が提案されている。すなわち、絶縁性基板２０１上にゲート電極２０２、ゲート絶縁膜２０３を形成し、その上層に、第３半導体層２１３を形成する。この際、まず１０〜４０ｎｍの膜厚でａ−Ｓｉ：Ｈ層を堆積する。次いで、このａ−Ｓｉ：Ｈ層にエキシマレーザを１３０〜２００ｍＪ／ｃｍ^２のエネルギーで照射することにより多結晶シリコン膜からなる第３半導体層２１３を得る。その後ａ−Ｓｉ：Ｈ層により構成される第1半導体層２１１、ｎ型シリコン層からなる第２半導体層２１２を堆積してパターン形成後、ソース電極２０５、ドレイン電極２０６を形成し、最後にパッシベーション膜２０７を形成する。

特許文献４及び５においては、非晶質シリコン膜上にバッファー層、光−熱変換膜を順に成膜し、光−熱変換膜に半導体レーザ光を照射して非晶質シリコン膜を微結晶シリコン膜に変換する方法が提案されている。図１１に、特許文献４に記載のＴＦＴ３５２の製造工程断面図を示す。まず、絶縁性基板３０１上にゲート電極３０２、ゲート絶縁膜３０３を形成し、その上層に非晶質シリコン膜３１５、バッファー膜３１６、光-熱変換膜３１７をこの順に成膜する。そして、光−熱変換膜３１７に半導体レーザ光を照射して非晶質シリコン膜３１５を微結晶シリコン膜からなる第３半導体層３１３に変換する（図１１（ａ）参照）。

その後、バッファー膜３１６、光−熱変換膜３１７を除去する（図１１（ｂ）参照）。その後、非晶質シリコン膜である第１半導体層３１１を形成し（図１１（ｃ）参照）、チャネル領域上にストッパー層３０９を形成する。その後、ｎ^＋ａ−Ｓｉ層である第２半導体層３１２を成膜し、半導体層を島状にパターニングする。次いで、ソース電極３０５、ドレイン電極３０６を形成する（図１１（ｄ）参照）。
特許２８１４３１９号 第２−８図 特開昭６０−２４５１２４号公報 第４−８頁、第２図 特開２００２−１４１５１０号公報 第１図 特開２００７−５５０８号公報 段落番号００１８−００２９、第２図 特開２００７−３５９６４号公報

エキシマレーザによれば、酸化膜やガラス基板等の材料に熱的影響をほとんど与えることなく、ａ−Ｓｉ：Ｈ層のみを溶融させることができる。そして、ａ−Ｓｉ：Ｈ層を溶融させた後、冷却することで多結晶シリコンを形成することができる。

しかしながら、ａ−Ｓｉ：Ｈ層をエキシマレーザにより多結晶シリコン等に変換する場合には、ａ−Ｓｉ：Ｈ層に対するエキシマレーザの吸収係数が１０^６ｃｍ^−１であるので、エキシマレーザからの照射光の吸収は、ａ−Ｓｉ：Ｈ層表面より７ｎｍ程度までの表面付近に限られる。

逆スタガ構造のＴＦＴのキャリアである電子の移動経路は、レーザ光を照射する側とは反対側に位置するゲート絶縁膜との界面付近の半導体層に限られる。このため、ａ−Ｓｉ：Ｈ層を結晶化させる際には、ゲート絶縁膜の界面近傍まで多結晶化シリコン等に変換する必要がある。しかしながら、ａ−Ｓｉ：Ｈ層の深さ方向の溶融は、潜熱によって行うため、ゲート絶縁膜の界面近傍のａ−Ｓｉ：Ｈ層の結晶化を制御することは難しい。ゲート絶縁膜の界面近傍に、ａ−Ｓｉ：Ｈ層が残ったり、一部に非晶質な部分が存在する場合には、ＴＦＴ特性（電界効果移動度、リーク電流、閾値電圧シフト抑制）が改善されない。

上記特許文献２に記載の図９の構成において、ａ−Ｓｉ；Ｈ膜からなる第１半導体層１１１をゲート絶縁膜１０３界面近傍まで結晶化させるためには、第１半導体層１１１の膜厚を５０ｎｍ程度、好ましくはそれ以下に設定する必要がある。しかしながら、この第１半導体層１１１の膜厚を薄く設定すると、その上層に形成するｎ^＋ａ−Ｓｉ：Ｈ層からなる第２半導体層１１２をバックチャネルエッチングする際に、プロセス余裕度が低くなってしまう。その結果、製品歩留まりが低下してしまう。

上記特許文献３においては、結晶化した第３半導体層２１３上に、第１半導体層２１１、第２半導体層２１２を積層する。この際、結晶化したシリコン層表面では少なくとも大気との暴露が生じ、接合面には界面が生じる。界面では密着力低下や結晶欠陥によるトラップ準位が生じやすいという問題がある。

特許文献４及び５においては、図１１（ａ）及び（ｂ）に示すように、ａ−Ｓｉ：Ｈ層を結晶化したシリコン層に変換した後、光−熱変換層３１７やバッファー層３１６を除去する必要がある。この際、結晶化したシリコン層である第３半導体層３１３にダメージを与えないように細心の注意を払わなければならない。

本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、歩留まり向上が可能で、かつ品質向上につながる薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置を提供することである。

本発明に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート電極の少なくとも一部と対向配置する半導体層のパターン形成する工程と、前記半導体層上にソース電極、及びドレイン電極を形成する工程と、前記ソース電極、及びドレイン電極をマスクとして、チャネル領域に相当する前記半導体層を所望の膜厚までエッチングする工程と、露出した前記半導体層にレーザ光を照射する工程と、を備えるものである。

本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上に第1金属膜を形成する工程と、前記第1金属膜上に絶縁膜を形成する工程と、前記絶縁膜上に、前記第1金属膜の少なくとも一部の領域と対向配置する半導体層のパターンを形成する工程と、前記絶縁膜、前記半導体層を被覆するように第２金属膜を形成する工程と、前記半導体層のうちの所望の位置が露出するように開口パターンを形成する工程と、前記開口パターン越しに、レーザ光を照射する工程と、を備え、前記開口パターンの下層には、前記第1金属膜が配設されているものである。

本発明によれば、歩留まり向上が可能で、かつ品質向上につながる薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置を提供することができるという優れた効果がある。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、これに限定されるものではない。

本実施形態１に係る表示装置は、多結晶シリコンを備えた薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載された表示装置である。ここでは、表示装置の一例として液晶表示装置について説明する。

図１は、ＴＦＴアレイ基板となる部分が複数形成された、本実施形態１に係るマザー基板５５の模式的平面図であり、図２は、液晶表示装置５０の模式的平面図である。なお、図２においては、説明の便宜上、対向基板の図示を省略する。

マザー基板５５には、液晶表示装置５０を構成する一対の基板のうちのＴＦＴアレイ基板５１となる部分が複数形成されている（図１参照）。図１の例においては、ガラス基板などの透明絶縁性基板５６上に１２個のＴＦＴアレイ基板５１となる部分がマトリクス状に形成されている。

ＴＦＴアレイ基板５１は、図２に示すように、ゲート信号線２１、ゲート駆動回路２２、蓄積容量配線２４、ソース信号線３１、ソース駆動回路３２等を備える。

ゲート信号線（走査信号線）２１は、図１中の横方向に延在し、縦方向に複数並設されている。ソース信号線（表示信号線）３１は、ゲート信号線２１とゲート絶縁層（不図示）を介して交差するように、図１中の縦方向に延在し、横方向に複数並設されている。複数のゲート信号線２１と、複数のソース信号線３１は、ほぼ直交するようにマトリクスを形成し、隣接するゲート信号線２１及びソース信号線３１とで囲まれた領域が、画素４０となる。従って、画素４０は、マトリクス状に配列される。複数の画素４０が形成されている領域が表示領域４５となる。そして、表示領域４５の外側に区画された領域が、額縁領域４６である。

ゲート駆動回路２２及びソース駆動回路３２は、周辺回路として額縁領域４６に形成されている。各ゲート信号線２１は、表示領域４５からゲート駆動回路２２まで延設されている。同様に、各ソース信号線３１は、表示領域４５から当該ソース駆動回路３２まで延設されている。ゲート駆動回路２２やソース駆動回路３２からは、配線が端子まで延設され、端子を介してＩＣチップ３４や、ＦＰＣ（Flexible Printed Circuit）などの配線基板３３に接続されている。

外部からの各種信号は、配線基板３３を介してゲート駆動回路２２、ソース駆動回路３２に供給される。ゲート駆動回路２２は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線２１に供給する。このゲート信号によって、ゲート信号線２１が順次選択されることになる。ソース駆動回路３２は、外部からの制御信号や、表示データに基づいて表示信号をソース信号線３１に供給する。これにより、表示データに応じた表示電圧を各画素４０に供給することができる。

各画素のゲート信号線２１とソース信号線３１の交差点付近には、少なくとも一つの信号伝達用のＴＦＴ５２が設けられている。また、各画素には、ＴＦＴ５２と接続する蓄積容量素子３２が形成されている。画素に形成されたＴＦＴ５２のゲート電極はゲート信号線２１に、ＴＦＴ５２のソース電極５はソース信号線３１に接続されている。ゲート電極に電圧を印加するとソース信号線３１から電流が流れるようになる。これにより、ソース信号線３１から、ＴＦＴ５２のドレイン電極６に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。

一方、蓄積容量素子４２は、ＴＦＴ５２のほか、蓄積容量配線２４を介して対向電極とも電気的に接続されている。従って、蓄積容量素子４２は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ゲート駆動回路２２及びソース駆動回路３２にも、画素４０内に設けられたＴＦＴ５２を駆動するための駆動用のＴＦＴ５２が配置されている。ＴＦＴアレイ基板５１の液晶側表面には、配向膜が形成されている。

上記マザー基板５５には、対向基板（不図示）となる領域が複数形成された対向マザー基板（不図示）が対向配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴアレイ基板５１側に配置されている場合もある。液晶表示パネルは、マザー基板５５と、これに対向配置された対向マザー基板とを、液晶表示パネル単位に切り出し、これら一対の基板間に液晶を注入して封止することにより得られる。

ＴＦＴアレイ基板５１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。液晶表示装置５０は、液晶表示パネルの反視認側に、バックライトユニット等を配設することにより得られる。

液晶分子は、画素電極と対向電極との間の電界によって配向方向が変化する。液晶分子の配向変化に応じて、液晶層を通過する光の偏光状態が変化する。すなわち、バックライトユニットから偏光板を通過することにより形成された直線偏光が、液晶層を通過することによって、偏光状態が変化する。従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。

液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、蓄積容量素子４２において、画素電極と対向電極との間の電界と並列に電界を形成することにより、表示電圧を保持することができる。

次に、本実施形態１に係る薄膜トランジスタ（ＴＦＴ）の構造について説明する。図３に、本実施形態１に係るＴＦＴ近傍の模式的断面図を示す。ＴＦＴ５２は、逆スタガ型のものであり、チャネルエッチにより製造する。ＴＦＴ５２は、図３に示すように、絶縁性基板１、ゲート電極２、ゲート絶縁膜３、半導体層１０、ソース電極５、ドレイン電極６、パッシベーション膜７等を有している。

絶縁性基板１としては、ガラス基板や石英基板などの透過性を有する基板を用いる。ゲート電極２は、絶縁性基板１上に形成され、ゲート信号線２１、共通容量配線２４、共通容量電極層（不図示）等と同一のレイヤである第1金属膜により形成されている。ゲート絶縁膜３は、ゲート電極２を覆うように、その上層に形成されている。

半導体層１０は、ゲート絶縁膜３の上に形成され、ゲート絶縁膜３を介してゲート電極２の少なくとも一部と対向配置されている。本実施形態１に係る半導体層１０は、第1半導体層１１である不純物を含まない非晶質シリコン層、第２半導体層１２である不純物を含む非晶質シリコン層、第３半導体層１３である不純物を含まない多結晶シリコン層により構成される。なお、第３半導体層１３は、不純物を含まない多結晶シリコン層に代えて、不純物を含まない微結晶シリコン層に代えてもよい。ここで、第1半導体層１１である不純物を含まない非晶質シリコン層は、通常、水素を多く含む非晶質シリコン層であるので、以降、ａ−Ｓｉ：Ｈ層とも称する。

第２半導体層１２は、第１半導体層１１の上層に形成されている。そして、ソース電極５及びドレイン電極６は、第２半導体層１２上に形成されている。ソース電極５の下層に位置する半導体層１０の領域がソース領域１０Ｓ、ドレイン電極６の下層に位置する半導体層１０の領域がドレイン領域１０Ｄとなる。そして、ソース電極５、及びドレイン電極６が形成されていない半導体層１０の領域がチャネル領域１０Ｃとなる。換言すると、チャネル領域１０Ｃは、ソース領域１０Ｓとドレイン領域１０Ｄに挟まれた領域に配置されている。チャネル領域１０Ｃは、バックチャネルエッチにより形成されており、第２半導体層１２が除去されている。

ソース電極５及びドレイン電極６は、ゲート絶縁膜３、第１半導体層１１、第２半導体層１２を介して、少なくともゲート電極２の一部と対向配置されている。すなわち、ＴＦＴ５２として動作するために、薄膜トランジスタ領域が、ゲート電極２上に存在して、ゲート電極２に電圧を印加した時の電界の影響を受けやすい状態とする。

パッシベーション膜７は、チャネル領域１０Ｃ、ソース電極５、ドレイン電極６を覆うように形成されている（図３参照）。画素４０の領域に配設されるＴＦＴ５２においては、パッシベーション膜７上に、画素電極（不図示）が形成され、パッシベーション膜７に形成されたコンタクトホール（不図示）を介して、ドレイン電極６と画素電極が電気的に接続されている。

チャネル領域１０Ｃは、前述したように第３半導体層１３により構成されている。具体的には、不純物を含まない多結晶シリコンにより構成されている。ソース領域１０Ｓ及びドレイン領域１０Ｄは、ａ−Ｓｉ：Ｈ層である第1半導体層１１と、オーミックコンタクト層からなる第２半導体層１２により構成されている。

上記のように構成されたＴＦＴ５２におけるキャリアとなる電子の移動経路は、図３の矢印で示すように、チャネル領域１０Ｃにおけるゲート絶縁膜３との界面近傍に限られる。従って、ゲート絶縁膜３近傍のチャネル領域１０Ｃの結晶状態を制御することが重要となる。

次に、図４を用いて、本実施形態１に係る薄膜トランジスタの製造方法について説明する。なお、本実施形態１において、画素４０内に配設されたスイッチング素子用の薄膜トランジスタと、ゲート駆動回路２２及びソース駆動回路３２に配置された薄膜トランジスタが同様の構成となっており、両ＴＦＴを区別せずにＴＦＴ５２と表記する。これらは、同時に形成する。

まず、絶縁性基板１上に第1金属膜を成膜し、ゲート電極２を形成する。第1金属膜としては、Ａｌ、Ｍｏ，Ｃｒ、これらを主成分とする合金等を挙げることができる。ＭｏやＣｒは、高融点材料であるのでより好ましい。第1金属膜は、これらの金属の積層膜としてもよい。なお、ゲート電極２の形成と同時に、ゲート信号線等も形成する。

次に、ゲート電極２及び絶縁性基板１上に、プラズマＣＶＤ法により、ゲート絶縁膜３と、第1半導体層１１、第２半導体層１２を順次連続成膜する（図４（ａ）参照）。第1半導体層１１は、前述したように、不純物を含まないａ−Ｓｉ：Ｈ層であり、第２半導体層１２は、不純物を含む非晶質シリコン層である。第２半導体層１２としては、例えば、リンドープしたｎ型の非晶質シリコン層とすることができる。連続成膜することにより、それぞれの膜の接合面のオーミック性を良好に保つことができる。また、製造ばらつきを小さくすることができる。

次に、フォトリソグラフィー工程、エッチング工程を経て、ＴＦＴ５２となる領域の半導体層１０を島状に形成する（図４（ｂ）参照）。続いて、ソース電極５、ドレイン電極６を形成するための第２金属膜を成膜する。この第２金属膜には、ゲート電極２と同様に、Ａｌ、ＣｒやＭｏ、これらを含む合金等の材料を用いることができる。積層膜により構成することも可能である。成膜後、この第２金属膜を、フォトリソグラフィー工程、エッチング工程により所望の形状のソース電極５、ドレイン電極６のパターンを得る。

露出されたオーミックコンタクト層として機能する第２半導体層１２、及びその下層に位置する第1半導体層１１の一部をエッチングにより除去する。これにより、バックチャネルが形成される（図４（ｃ）参照）。ソース電極５、ドレイン電極６が形成された領域には、ｎ型非晶質シリコン層である第２半導体層１２が残り、ソース電極５及びドレイン電極６と、第1半導体層１１とのオーミックコンタクト層として機能する。バックチャネルエッチング後のチャネル領域となる領域の第1半導体層１１の膜厚は、４０ｎｍ以上、１００ｎｍ以下となるように制御する。より好ましくは、６０ｎｍ以上、８０ｎｍ以下である。ａ−Ｓｉ：Ｈ層の膜厚が４０ｎｍ未満の場合には、バックチャネルエッチングの際のプロセス余裕度が狭くなってしまうので好ましくない。一方、ａ−Ｓｉ：Ｈ層の膜厚が１００ｎｍを超えると、ゲート絶縁膜３の界面近傍まで結晶化を促進させるための照射エネルギーが高くなるため好ましくない。

次いで、Ｎｄ：ＹＡＧレーザの第２高調波（波長５３２ｎｍ）を、ソース電極５、並びにドレイン電極６越しにチャネル領域１０Ｃの第1半導体層１１に選択的に照射を行う。これにより、第1半導体層１１が露出している領域が結晶化され、ａ−Ｓｉ：Ｈ層から多結晶シリコン層である第３半導体層１３に変換される。換言すると、ソース電極５、ドレイン電極６により被覆されている領域は、結晶化されず、ａ−Ｓｉ：Ｈ層からなる第1半導体層１１を維持する。従って、結晶化した領域が、チャネル領域１０Ｃとしてセルフアラインに形成されることになる。第３半導体層１３は、チャネル領域１０Ｃにおいて、ゲート絶縁膜３の界面まで結晶化するようにレーザ光照射を行う。

ＹＡＧレーザの第２高調波は、ａ−Ｓｉ：Ｈ層の吸収係数が１０^５ｃｍ^−１程度であり、７０ｎｍ程度まで吸収されずに、深さ方向に対して結晶化が進行しやすい。すなわち、ゲート絶縁膜３との界面付近まで結晶化させるにも比較的ａ−Ｓｉ：Ｈ層の厚膜化が可能であり、バックチャネルエッチングの際の第２半導体層１２の除去工程のプロセス余裕度を上げることができる。その結果、製品歩留まりを向上させ、生産性向上を実現することができる。

ＹＡＧレーザの照射領域は、チャネル領域１０Ｃ、及び周辺に配置されているソース電極５、及びドレイン電極６、並びにゲート電極２が配置されている領域内に設定する。このような構成とすることにより、ＹＡＧレーザの光は、ゲート電極２、ソース電極５、ドレイン電極６により遮光され絶縁性基板１に到達しないようにすることができる。なお、チャネル領域１０Ｃは、その下層にゲート電極２が配設されている。

レーザ光が絶縁性基板１に到達しない構成とすることにより、レーザ光照射装置（不図示）のステージの形状が模様としてＴＦＴに映り込んだりして照射エネルギーが変動してしまうことを防止することができる。また、これを防止するためにステージに反射防止等を設置する必要がない。勿論、レーザ光照射装置のステージに反射防止処理を施した上で、ＹＡＧレーザの照射部位を拡張したり、基板全面にスキャンさせたりしてもよい。

ゲート電極２、ソース電極５、ドレイン電極６として、おおよそ６００℃程度の融点を有するＡｌ系膜を用いた場合、照射エネルギーは、３００ｍＪ/ｃｍ^２以下とすることが好ましい。３００ｍＪ/ｃｍ^２を超えると、Ａｌ系膜に熱ダメージを与えてしまうためである。一方、照射エネルギーの下限値は、ゲート電極２の材料やゲート絶縁膜３の膜厚、第1半導体層１１の膜厚に応じて、さらには求められるＴＦＴの特性に応じて適宜調整する。通常は、１６０ｍＪ／ｃｍ^２以上とすることが好ましい。

ＹＡＧレーザの第２高調波は、連続的に照射を繰り返すことによって、結晶化した第３半導体層１３にも部分的に照射されることになる。多結晶化、若しくは微結晶化した第３半導体層１３に対するＹＡＧレーザの第２高調波の吸収係数は、１０^４ｃｍ^−１程度である。従って、第３半導体層１３に照射されたレーザ光の一部は吸収されずにゲート絶縁膜３を通過し、ゲート電極２表面にて反射する。そして、半導体層１０とゲート絶縁膜３界面等との反射を繰返して干渉し合う。従って、ＹＡＧレーザを用いる場合、反射光の影響を考慮した照射エネルギーの設定が必要である。

図５及び図６に、第１半導体層１１のチャネル領域に、ＹＡＧレーザの第２高調波を照射して結晶化させた第３半導体層１３の表面の電子顕微鏡（ＳＥＭ）像、及び原子間力顕微鏡（ＡＦＭ）像を示す。具体的には、図５（ａ）に、２５０ｍＪ／ｃｍ^２を照射した際のＳＥＭ像、図５（ｂ）に同ＡＦＭ像を示す。また、図６（ａ）に、３００ｍＪ／ｃｍ^２を照射した際のＳＥＭ像、図６（ｂ）に同ＡＦＭ像を示す。なお、ＳＥＭ像は、セコエッチ後のものである。

上記条件とした場合には、結晶サイズは、概ね１００ｎｍ以下の微結晶となる。非晶質半導体層からなる第1半導体層１１を結晶化させることによって、すなわち第３半導体層１３に変換することによって膜中の欠陥準位を減らすことができる。その結果、Ｖｔｈシフトを抑制することができる。なお、目的とするＴＦＴは、高移動度を必要としているものではなく、電界効果移動度（μ）は、１ｃｍ^２／Ｖ・ｓ程度で十分なものである。

その後、ゲート絶縁膜３、チャネル領域１０Ｃ、ソース電極５、及びドレイン電極６を覆うように、プラズマＣＶＤ法等によりパッシベーション膜７を形成する。パッシベーション膜７としては、例えば窒化シリコンを用いることができる。これにより、ＴＦＴ５２が完成する。

なお、パッシベーション膜越しにａ−Ｓｉ：Ｈ層にＹＡＧレーザの第２高調波を照射する方法について、パッシベーション膜として窒化シリコン、酸化シリコン膜等を用い、様々な膜厚、膜質において実験を重ねた。しかしながら、いずれもパッシベーション膜として機能し得る膜質を得ることができなかった。具体的には、パッシベーション膜に空洞部が生じたり、剥離が生じたりしてしまった。パッシベーション膜越しにａ−Ｓｉ：Ｈ層にレーザ光照射を行うと、ａ−Ｓｉ：Ｈ層が溶融した際に生じるａ−Ｓｉ：Ｈ層に含まれる水素が、その逃げ場として、パッシベーション膜に空洞部を生じさせたり、剥離を生じさせたりするためであると考える。

本実施形態１に係るＴＦＴ５２の製造方法によれば、レーザ光を照射するステップ以外は、従来のバックチャネル型の逆スタガ構造のＴＦＴ５２の製造方法を適用することができる。従って、既存の製造装置を用いることができる。無論、グレイトーン（ハーフトーン）プロセスを用いて、半導体層、並びにソース電極５、ドレイン電極６を一括形成して、フォトリソグラフィー工程の削減を図ることも可能である。

本実施形態１においては、ａ−Ｓｉ：Ｈ層からなる半導体層を多結晶化させるために、ＹＡＧレーザの第２高調波を用いているので、前述したように深さ方向に対して結晶化を進行させやすい。従って、レーザ光照射部分において、非晶質シリコン層が残らないように制御しやすい。また、ａ−Ｓｉ：Ｈ層の厚膜化がエキシマレーザに比して可能であり、バックチャネルエッチングの際のプロセス余裕度を上げることができる。その結果、製品歩留まりを向上させ、生産性向上を実現することができる。

ゲート駆動回路２２やソース駆動回路３２に用いるＴＦＴは、常時動作しているものである。このため、非晶質シリコン層からなるＴＦＴをゲート駆動回路２２やソース駆動回路３２に用いる場合には、連続動作が長時間に及ぶとＶｔｈシフトが発生し、正常な駆動動作をしなくなるという問題があった。すなわち、正常な表示ができなくなってしまうという問題があった。そのため、ゲート駆動回路２２やソース駆動回路３２の動作には、外付けのＩＣチップを用いていた。

本実施形態１に係るＴＦＴ５２をゲート駆動回路２２やソース駆動回路３２に適用することにより、上記問題を解決することができる。すなわち、ａ−Ｓｉ：Ｈ層からなる第1半導体層１１のチャネル領域１０Ｃを結晶化することにより、結晶化した第３半導体層１３の膜中の欠陥準位が減ることになる。その結果、電界効果移動度（μ）を高めることができる。また、半導体層として非晶質シリコン層のみからなるＴＦＴに比して、長時間動作時のＶｔｈシフト量を小さくすることができる。その結果、ＴＦＴ性能向上と信頼性向上を実現することができる。

また、ゲート駆動回路２２やソース駆動回路３２を絶縁性基板１上に画素領域のＴＦＴと同時に形成することが可能となるので、ＩＣチップの部品点数を減らすことが可能となる。すなわち、減量化、軽量化、さらには小型化の実現が期待できる。

また、上記特許文献３〜５のように、結晶化したシリコン層の表面に、非晶質シリコン層を積層することがないので、界面での密着力低下の問題を気にしなくてよい。また、結晶欠陥によるトラップ準位を少なくすることができる。さらに、接合のオーミック性も考慮する必要がない。また、チャネル領域のみという限られた領域のみを結晶化し、ソース領域、及びドレイン領域においては、従来のＴＦＴのように連続成膜した状態を維持させているので、ＴＦＴばらつきを小さくすることができる。

以上のことから、本発明を適用することにより、信頼性向上、歩留まり向上、及び品質向上を兼ね備えた薄膜トランジスタ、薄膜トランジスタアレイ基板、及びその製造方法を提供することができる。

なお、レーザアニールの光源としては、バックチャネルエッチング時のプロセス余裕度を高める観点から、ＹＡＧレーザの第２高調波を用いることが好ましいことを述べたが、これに限定されるものではなく、本発明の趣旨を逸脱しない範囲において他のレーザ光を用いることができる。また、上記実施形態１においては、非晶質の半導体層として非晶質シリコンの例を、多結晶の半導体層として多結晶シリコンを例にとり説明したが、これに限定されるものではなく、本件発明を他の半導体層に広く適用することができる。

また、本実施形態１においては、ＴＦＴアレイ基板を液晶表示装置に搭載した例について述べたが、これに限定されるものではなく、ＥＬ表示装置（有機ＥＬ表示装置、無機ＥＬ表示装置）等の平面型表示装置（フラットパネルディスプレイ）に好適に搭載することができる。有機ＥＬ表示装置の場合、ＴＦＴアレイ基板上に、画素電極であるアノード電極、対向電極であるカソード電極を設ける。また、アノード電極とカソード電極との間には、有機層が配置される。なお、画素電極をアノード電極とするか、カソード電極とするかは、光学的な設計により適宜選択すればよい。

アノード電極とカソード電極との間に電流を供給することによって、アノード電極からは正孔が、カソード電極からは電子がそれぞれ有機層に注入されて再結合する。その際に生ずるエネルギーにより有機層内の発光性化合物の分子が励起される。励起された分子は基底状態に失活し、その過程において有機層が発光する。そして、有機層から発光された光は、視認側に出射する。有機ＥＬ素子に所望の電流を伝播するために駆動回路やスイッチング素子、補正回路が必要となり、複数のＴＦＴが形成されている。特にこれらのＴＦＴの駆動能力や閾値電圧の変動の低減が要求されている。従って、本件発明は、有機ＥＬ表示装置に搭載するＴＦＴアレイ基板として特に有効である。

［実施形態２］
上記実施形態１とは異なるＴＦＴアレイ基板の一例について説明する。なお、以降の説明において上記実施形態１と同一の要素部材には同一の符号を付し、適宜その説明を省略する。

本実施形態２に係るＴＦＴアレイ基板の製造方法は、以下の点を除く基本的な製造方法は、上記実施形態１と同様である。すなわち、上記実施形態１においては、ＹＡＧレーザの第２高調波をソース電極５、及びドレイン電極６越しにａ−Ｓｉ：Ｈ層である第1半導体層１１に照射していたのに対し、本実施形態２においては、ＹＡＧレーザの第２高調波をラインビームとし、マザー基板５５の全面に対してスキャンしてレーザ光照射を行っている点において相違する。

また、上記実施形態１においては、第２金属膜をパターニングしてソース電極５、ドレイン電極６、ソース信号線３１等を形成した後に、チャネル領域１０Ｃを形成する位置に選択的にＹＡＧレーザを照射していたのに対し、本実施形態２においては、第２金属膜を成膜後、まず、第３半導体層１３に変換したい領域の第１半導体層１１が露出するように開口パターンを形成し、ＹＡＧレーザの照射を基板全面に行った後に、ソース電極５、ドレイン電極６、ソース信号線３１等のパターンを形成している点において相違する。

図７に、マザー基板５５の全面に対してスキャンするためのレーザ光照射装置６０の模式図の一例を示す。このレーザ光照射装置６０は、同図に示すように、レーザ発信機６１、ビーム導入光学ユニット６２、転写アレイユニット６３、集光レンズユニット６４を備える。光学レンズ等によりレーザ光６５を均一に伸ばすことによりラインビーム６６を形成する。そして、このラインビーム６６をマザー基板５５に照射する。マザー基板５５を所定の速度で移動させることによって、ラインビーム６６がスキャンされ、レーザ光がマザー基板５５全面に照射される。通常、複数回スキャンさせることでマザー基板５５全面の照射が可能となる。

図８に、本実施形態２に係るＴＦＴアレイ基板の製造工程断面図を示す。本実施形態２に係るＴＦＴアレイ基板の製造方法は、第２金属膜を成膜するステップまでは、上記実施形態１と同様である。第２金属膜９を成膜後、まず、第１半導体層１１のうち、第３半導体層１３に変換したい領域の第１半導体層１１が露出するように開口パターン８を形成する。

本実施形態２においては、画素４０領域に配置されるスイッチング用のＴＦＴのチャネル領域には、開口パターンを設けず、ゲート駆動回路２２及びソース駆動回路３２に配置されるＴＦＴ５２のチャネル領域に開口パターン８を設けた。具体的には、フォトリソグラフィー工程、エッチング工程により、第２金属膜９の開口パターンを形成する。そして、露出された第２半導体層１２をエッチングにより除去する。これにより開口パターン８を得る。その後、レーザ光照射装置６０により、ラインビームを一定速度でスキャンさせてマザー基板５５全面にレーザ光を照射する（図８（ａ）参照）。

マザー基板５５全面に照射する際、第1半導体層１１を第３半導体層１３に変換するチャネル領域１０Ｃ以外は、第２金属膜９により被覆されている。また、チャネル領域１０Ｃの下層には、ゲート電極２が配置されている。従って、ＹＡＧレーザの光は、ゲート電極２、及び第２金属膜９により遮光され、絶縁性基板１に到達しないようにすることができる。レーザ光が絶縁性基板１に到達しない構成とすることにより、レーザ光照射装置６０のステージの形状が模様として映り込んだりして照射エネルギーが変動してしまうことを防止することができる。また、これを防止するためにステージに反射防止等を設置する必要がない。

その後、第２金属膜をソース電極５、ドレイン電極６、ソース信号線３１等の所望のパターンとなるようにパターン形成を行う（図８（ｂ）参照）。この際、既に開口している開口パターン８は、フォトレジストにより被覆した状態でパターン形成を行う。

なお、第３半導体層１３の結晶化度合い（結晶サイズ等）を場所に応じて設定したい場合には、開口パターンを複数回に分けて形成し、レーザ光を複数回に分けて照射すればよい。但し、多重照射部位は、照射エネルギーの設定に注意を払う必要がある。一度結晶化した多結晶シリコン層は、ＹＡＧレーザの第２高調波の場合、吸収はほとんどされないものの、ゲート電極２等の影響は受けてしまうためである。

本実施形態２に係る製造方法によれば、同一のＴＦＴアレイ基板内に配設されるＴＦＴにおいて、求められる特性に応じて、半導体層を多結晶シリコン層若しくは微結晶シリコン層としたり、非晶質シリコン層を維持するように選択することができる。

本実施形態２に係るＴＦＴの製造方法によれば、レーザ光を照射する前までのステップは、従来のバックチャネル型の逆スタガ構造のＴＦＴの製造方法を適用することができる。また、マザー基板５５全面にレーザ光をスキャンさせているので、レーザ光照射のプロセスを簡便化することができる。また、レーザー光の照射部位の位置ずれ等の問題が生じないので、製造歩留まりを向上させることができる。

また、上記実施形態１と同様にＹＡＧレーザの第２高調波を用いているので、ａ−Ｓｉ：Ｈ層からなる半導体層を多結晶化させる際に、深さ方向に対して結晶化を進行させやすい。従って、ａ−Ｓｉ：Ｈ層の厚膜化がエキシマレーザに比して可能であり、バックチャネルエッチングの際のプロセス余裕度を上げることができる。その結果、製品歩留まりを向上させ、生産性向上を実現することができる。

また、本実施形態２に係るＴＦＴ５２をゲート駆動回路２２やソース駆動回路３２に適用することにより、半導体層に非晶質シリコン層のみからなるＴＦＴを用いる場合に比して、電界効果移動度（μ）を高め、長時間動作時のＶｔｈシフト量を小さくすることができる。また、ゲート駆動回路２２やソース駆動回路３２を絶縁性基板１上に画素領域のＴＦＴと同時に形成することが可能となるので、ＩＣチップの部品点数を減らすことが可能となる。すなわち、減量化、軽量化、さらには小型化の実現が期待できる。

さらに、画素４０内に設けられたＴＦＴは、スイッチング動作として機能すればよいのでゲート駆動回路２２やソース駆動回路３２に配置するＴＦＴほどのＴＦＴ特性は要求されない。そこで、画素４０内のＴＦＴの第1半導体層１１のチャネル領域は結晶化させずに連続成膜の状態を維持する。これにより、特性のばらつきをより効果的に低減しつつ、ニーズに合わせたＴＦＴ特性を実現することができる。

また、上記特許文献３〜５のように、結晶化したシリコン層の表面に、非晶質シリコン層を積層することがないので、界面での密着力低下や接合不良を気にする必要がない。すなわち、チャネル領域のみという限られた領域のみを結晶化し、ソース領域、及びドレイン領域においては、従来のＴＦＴのように連続成膜した状態を維持させているので、ＴＦＴばらつきを小さくすることができる。

以上のことから、本発明を適用することにより、信頼性向上、歩留まり向上、及び品質向上を兼ね備えた薄膜トランジスタ、薄膜トランジスタアレイ基板、及びその製造方法を提供することができる。

なお、本実施形態２においては、ゲート駆動回路２２、ソース駆動回路３２等に配設されるＴＦＴのチャネル領域を多結晶シリコン層により構成し、画素４０の領域に形成されたスイッチング素子として機能するＴＦＴのチャネル領域を非晶質シリコン層により構成する例について述べたが、これに限定されず、本発明の趣旨を逸脱しない範囲にて種々の態様が可能である。

実施形態１に係るマザー基板の構成を示す模式的平面図。 実施形態１に係る液晶表示装置の模式的平面図。 実施形態１に係るＴＦＴ近傍の模式的断面図。 （ａ）〜（ｄ）は、実施形態１に係るＴＦＴの製造工程断面図。 実施形態１に係る第３半導体層のＳＥＭ像、（ｂ）は同ＡＦＭ像。（２５０ｍＪ／ｃｍ^２） 実施形態１に係る第３半導体層のＳＥＭ像、（ｂ）は同ＡＦＭ像。（３００ｍＪ／ｃｍ^２） 実施形態２に係るレーザ光照射装置の一例を示す模式図。 実施形態２に係るＴＦＴの製造工程断面図。 特許文献２に記載のＴＦＴの模式的断面図。 特許文献３に記載のＴＦＴの模式的断面図。 （ａ）〜（ｄ）は、特許文献４に記載のＴＦＴの模式的な製造工程断面図。

符号の説明

１ 絶縁性基板
２ ゲート電極
３ ゲート絶縁膜
５ ソース電極
６ ドレイン電極
７ パッシベーション膜
１０ 半導体層
１１ 第1半導体層
１２ 第２半導体層
１３ 第３半導体層
２１ ゲート信号線
２２ ゲート駆動回路
２４ 蓄積容量配線
３１ ソース信号線
３２ ソース駆動回路
３３ 配線基板
４０ 画素
４５ 表示領域
４６ 額縁領域
５０ 液晶表示装置
５１ 薄膜トランジスタアレイ基板
５２ ＴＦＴ
５５ マザー基板
６０ レーザ光照射装置
６１ レーザ発振器
６２ ビーム導入光学ユニット
６３ 転写アレイユニット
６４ 集光レンズユニット
６５ レーザ光
６６ ラインビーム

Claims (11)

1. 基板上にゲート電極を形成する工程と、
   前記ゲート電極上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、前記ゲート電極の少なくとも一部と対向配置する半導体層のパターン形成する工程と、
   前記半導体層上にソース電極、及びドレイン電極を形成する工程と、
   前記ソース電極、及びドレイン電極をマスクとして、チャネル領域に相当する前記半導体層を所望の膜厚までエッチングする工程と、
   露出した前記半導体層にレーザ光を照射する工程と、を備える薄膜トランジスタの製造方法。
2. 前記半導体層は、不純物を含まない非晶質シリコン層と、その上層に形成され、当該非晶質シリコン層と前記ソース電極、及びドレイン電極とのオーミックコンタクト層となる不純物を含む非晶質シリコン層とからなり、
   前記エッチング工程において、前記不純物を含む非晶質シリコン層を除去し、
   前記レーザ光を照射する工程により、前記不純物を含まない非晶質シリコン層を多結晶シリコン層、若しくは微結晶シリコン層に変換することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
3. 前記レーザ光は、Ｎｄ：ＹＡＧレーザの第２高調波（波長５３２ｎｍ）であることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
4. 前記ＹＡＧレーザの照射エネルギーは、１６０ｍＪ／ｃｍ^２以上、３００ｍＪ／ｃｍ^２以下であることを特徴とする請求項１〜３のいずれか1項に記載の薄膜トランジスタの製造方法。
5. 前記ＹＡＧレーザは、ラインビームであり、
   当該ラインビームをスキャンさせることにより、前記基板全面にレーザ光を照射することを特徴とする請求項１〜４のいずれか1項に記載の薄膜トランジスタの製造方法。
6. 前記エッチング工程により露出した前記半導体層の膜厚が、４０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１〜５のいずれか1項に記載の薄膜トランジスタの製造方法。
7. 請求項１〜６のいずれか1項に記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタ。
8. 基板上に第1金属膜を形成する工程と、
   前記第1金属膜上に絶縁膜を形成する工程と、
   前記絶縁膜上に、前記第1金属膜の少なくとも一部の領域と対向配置する半導体層のパターンを形成する工程と、
   前記絶縁膜、前記半導体層を被覆するように第２金属膜を形成する工程と、
   前記半導体層のうちの所望の位置が露出するように開口パターンを形成する工程と、
   前記開口パターン越しに、レーザ光を照射する工程と、を備え、
   前記開口パターンの下層には、前記第1金属膜が配設されている薄膜トランジスタアレイ基板の製造方法。
9. 前記半導体層は、不純物を含まない非晶質シリコン層と、その上層に形成され、当該非晶質シリコン層とその上層の前記ソース電極、及びドレイン電極とのオーミックコンタクト層となる不純物を含む非晶質シリコン層とからなり、
   前記開口パターンを形成する工程において、前記不純物を含む非晶質シリコン層を除去し、
   前記レーザ光を照射する工程により、前記不純物を含まない非晶質シリコン層を多結晶シリコン層、若しくは微結晶シリコン層に変換することを特徴とする請求項８に記載の薄膜トランジスタアレイ基板の製造方法。
10. 前記レーザ光は、Ｎｄ：ＹＡＧレーザの第２高調波（波長５３２ｎｍ）であることを特徴とする請求項８又は９に記載の薄膜トランジスタアレイ基板の製造方法。
11. 請求項７に記載の薄膜トランジスタを備える表示装置。