JP2005322935A

JP2005322935A - 半導体装置およびその作製方法

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Publication number: JP2005322935A
Application number: JP2005157524A
Authority: JP
Inventors: Hiroshi Shibata; 寛柴田; Shinji Maekawa; 慎志前川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-06-01
Filing date: 2005-05-30
Publication date: 2005-11-17

Abstract

【課題】異種基板上では大粒径化を行うため、連続発振レ−ザを照射する際、下地膜や金属電極との格子不整合や熱衝撃等によって歪みが蓄積されてしまう。これによってしきい値電圧がずれる問題が生じ、駆動電圧を下げることができない問題がある。
【解決手段】絶縁表面上に遮光性を有する第１導電層を形成し、第１導電層を覆う第１絶縁層を形成し、第１絶縁層上に第１非晶質半導体膜を形成し、該第１非晶質半導体膜を加熱処理により溶融させることなく結晶化させて第１結晶性半導体膜を形成し、第１結晶性半導体膜上に第２非晶質半導体膜を接して形成し、レーザー光を照射して、当該照射領域における第２非晶質半導体膜の一部又は全部を溶融させた後、結晶化する段階を有する。
【選択図】図２６

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。

例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。

アクティブマトリクス型の液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。

このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。

アクティブマトリクス型表示装置の利点は、画素部に信号を伝送する駆動回路として、シフトレジスタ、ラッチもしくはバッファといった集積回路を同一の基板上にＴＦＴで形成することが可能な点である。これにより外部回路との接点数を非常に少なくすることが可能となり、表示装置の信頼性を高めている。

また、画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。加えて、十分小さなゲート・ドレイン間寄生容量などの特性が要求される。画素に設ける補助容量は、画素容量が小さく保持の動作が不十分であるためこれを補い、寄生容量の影響を防ぐために設けている。

オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。

また、オフ電流値のバラツキを低減するためのＴＦＴの構造として、複数のチャネル形成領域を有するダブルゲート構造、またはトリプルゲート構造等のマルチゲート構造が知られている。図２７に示したように単純に２つのＴＦＴを連結してダブルゲート構造とした場合、一つの画素に対してＴＦＴのサイズが大きくなり、開口率の低減に繋がっていた。

アクティブマトリクス駆動方式の画素は、液晶に電圧を印加する画素電極の他に、ゲート電極に接続する走査線（ゲート線）とソースまたはドレインに接続するデータ線とが交差している。補助容量には画素電極と前段の走査線（ゲート線）とを重ねる付加容量型と、専用の容量線を設ける蓄積容量型の２種類が知られている。いずれにしても、画質の高精細化が進むにつれ、必然的に画素一つ当たりに許されるＴＦＴや補助容量のサイズは縮小を余儀なくされる。従って、規定の画素サイズの中で各画素の高開口率を得るためには、これらの画素の構成に必要な要素を効率よくレイアウトすることが不可欠となってくる。

また、液晶表示装置は、画素部に映し出される映像を直接見る直視型の他に、画像を光学系を用いてスクリーンに映し出す投影型の２種類が開発されている。両者は画面サイズを基にして３０インチ型程度までは直視型で、それ以上のサイズは投影型で対応するように製品の棲み分けが考えられている。

また、あらゆる液晶表示装置、特にプロジェクター用の液晶表示装置において、様々な経路で半導体層に光が入射して発生する光リーク電流により各画素に配置されるＴＦＴ特性に変動が生じ、画質の劣化（コントラストの低下、フリッカ、クロストーク等）が問題となっていた。

上述した従来の画素構成またはＴＦＴ構造では、高開口率と光リーク電流低減の両立、または高開口率とオフ電流値低減の両立が難しいという問題がある。

こうした要求は、液晶表示装置の高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進める上で大きな課題となっている。

また、マルチゲート構造のＴＦＴは、オン電流値が低く、液晶表示装置において高速駆動させる場合、障害となっていた。

本発明は、オフ電流値が低く、オン電流値の高いＴＦＴ構造を提供すると同時に、半導体層に入射する光による画質劣化に強く、且つ、一つの画素においてＴＦＴが占める面積を縮小したＴＦＴ構造を提供する。

また、透過型のアクティブマトリクス型液晶表示装置において、遮光層は必要な構成要素である。半導体層は光照射により抵抗値が変化する光導電効果あり、光源からの光が照射されることによりオフ電流が増加する。特に投影型の表示装置では、液晶表示装置を通過する光の一部が基板と空気層との界面で反射したり、光学系で反射して逆方向に戻されＴＦＴに入射することが問題となっている。

メタルハライドランプなどを光源とする投写型の場合には、１００万〜２０００万ルクスの光が液晶表示装置に照射されるので遮光層の設計は重要となってくる。一方、ＴＦＴへの入射光は１００ルクス程度に抑え、オフ電流を低減しておく必要がある。通常、ＴＦＴの半導体層の上層部又は下層部には遮光層が形成されているが、入射光（光源からの光）の０．１〜１％程度が回折光として入射してしまう。

半導体層は光導電効果により導電率が上昇し、ＴＦＴのオフ電流を増加させ、コントラストの低下やクロストークの発生など画像表示に悪影響を与えてしまう。しかし、このような光を遮るため遮光性を優先させ、遮光層の面積を増加させると開口率が自ずと低下してしまう。

限定された画素サイズの中で高開口率を実現するためには、画素部の構成に必要な要素を効率よく配置することが不可欠となる。本発明は画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。

また、絶縁表面上に結晶性珪素膜を形成する手段として、減圧ＣＶＤ法により直接結晶性珪素膜を形成する方法の他に、非晶質珪素膜をレーザーアニールや電熱炉を用いた熱処理により結晶化させる方法が採用されている。しかし、これらいずれの方法を適用したとしても、ＴＦＴの電界効果移動度はｎチャネル型ＴＦＴで１００〜２００cm²/Vsec程度、ｐチャネル型ＴＦＴで５０〜１００cm²/Vsec程度の値しか得ることができなかった。また、しきい値電圧は、ｎチャネル型ＴＦＴで３V、サブスレッショルド係数（Ｓ値）が３００mV/decである為、駆動電圧は１４Vとなり、電源電圧の低電圧化と低消費電力化が課題であった。

低電圧化と低消費電力化を実現するには、結晶性珪素膜における結晶粒の大粒径化を図り、移動度を向上させ、Ｓ値を小さくする必要がある。また、しきい値電圧のばらつきを抑えることが必要とされる。

結晶粒の大粒径化に関する技術とＴＦＴへの応用は、例えば、「"Ultra-high
Performance Poly-Si TFTs on a Glass by a Stable Scanning CW Laser Latera
l Crystallization",A. Hara, F. Takeuchi, M. Takei, K. Yoshino, K. Suga a
nd N. Sasaki, AMLCD '01 Tech. Dig.,2001,pp.227-230.」に報告例が有り、ダイオード励起の固体連続発振レーザー（ＹＶＯ₄）の第２高調波を用いて結晶化した多結晶珪素膜を用いてＴＦＴを試作し、電界効果移動度の改善が成果として記載されている。

しかし、結晶性珪素膜の大粒径化が実現できるとしても、前述の遮光膜と半導体膜とが重ね合わせて設けられた構成では、連続発振レーザー光を照射した際に、遮光膜が変質し、半導体膜の下層側に形成されている遮光膜で反射したレーザー光が乱反射して均一な結晶化を阻害してしまう。これによって歪みが蓄積されて、しきい値電圧変動してしまうことが問題となる。

また、連続発振レーザー光を照射した際、半導体膜の下層側に形成されている遮光膜及び絶縁膜からの内部応力変化によっても、しきい値電圧が変動する問題が生じる。

加えて、本発明は上記問題に鑑み、ＴＦＴで形成される各種集積回路の駆動電圧を下げ、低消費電力化を実現することをも目的とする。

本発明は、画素ＴＦＴを複数のチャネル形成領域を有するダブルゲート構造、またはトリプルゲート構造等のマルチゲート構造とし、一つの画素ＴＦＴにおいて互いに隣り合うゲート電極間での間隔を低濃度不純物領域（ＬＤＤ領域）の幅より短くする。この低濃度不純物領域は、一つのマルチゲート構造の画素ＴＦＴにおいてソース領域と該ソース領域に最も近い位置にあるチャネル形成領域との間、ドレイン領域と該ドレイン領域に最も近い位置にあるチャネル形成領域との間、計２箇所に設ける。なお、液晶を用いた画素は一般には交流駆動するため、画素ＴＦＴにおけるソース領域とドレイン領域は交互に入れ替わる。従って、一方のチャネル形成領域とソース領域との間に隣接して設けられた低濃度不純物領域の幅と、もう一方のチャネル形成領域とドレイン領域との間に隣接して設けら
れた低濃度不純物領域の幅を等しいものとする。

また、一つのＴＦＴにおいて互いに隣り合う二つのチャネル形成領域に挟まれた領域は、ソース領域またはドレイン領域と同程度、あるいはそれ以上の濃度で不純物元素を含有している高濃度不純物領域のみとし、ＴＦＴがオン状態の半導体層全体の抵抗を低減しつつ、何らかの理由でＴＦＴに光が入射した場合の光感度を低減する。

即ち、本発明は、互いに隣り合う二つのチャネル形成領域に挟まれた高濃度不純物領域のチャネル長方向における幅を低濃度不純物領域のチャネル長方向における幅より短くすることで一つの画素に占めるＴＦＴの面積を縮小して画素の開口率を向上させる。また、本発明は、複数のチャネル形成領域を備えることで１つのチャネル形成領域で電流リーク等の不良が発生しても他のチャネル形成領域が正常に働き、オフ電流の異常値が低減されバラツキが抑えられる。更に、何らかの理由で画素ＴＦＴへの遮光性が低下し、ＴＦＴへの光入射があった場合でもオフ電流値の光感度を低下させることにより表示不良を抑制する。

本明細書で開示する発明の構成（１）は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成された複数のゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記半導体層は、前記絶縁膜を間に挟んでゲート電極と重なる複数のチャネル形成領域と、ソース領域またはドレイン領域と、前記チャネル形成領域と前記ソース領域または前記ドレイン領域との間に低濃度不純物領域とを有し、
前記複数のゲート電極のうち、互いに隣り合う二つのゲート電極の間隔は、前記低濃度不純物領域の幅より短いことを特徴とする半導体装置である。

また、他の発明の構成（２）は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成された複数のゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記半導体層は、前記絶縁膜を間に挟んでゲート電極と重なる複数のチャネル形成領域と、ソース領域またはドレイン領域と、前記複数のチャネル形成領域と隣接する高濃度不純物領域と、前記チャネル形成領域と前記ソース領域または前記ドレイン領域との間に低濃度不純物領域とを有し、
前記複数のゲート電極のうち、互いに隣り合う二つのゲート電極の間隔は、前記半導体層の低濃度不純物領域の幅より短いことを特徴とする半導体装置である。

上記構成（２）において、高濃度不純物領域と、ソース領域またはドレイン領域とを同じ工程で作製すれば、前記高濃度不純物領域は、前記ソース領域または前記ドレイン領域と同じ不純物濃度となる。

また、上記構成（２）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記ソース領域または前記ドレイン領域よりも高い不純物濃度とすることもできる。このように高濃度不純物領域の濃度を他の領域よりも高くすることで、ＴＦＴのオン状態での半導体層全体の抵抗が低減され、オン電流が向上するとともに、高濃度不純物領域で発生する光励起によるキャリアライフタイムを弱め、光感度を低下させることができる。

また、上記構成（２）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記低濃度不純物領域より高い不純物濃度で、前記ソース領域または前記ドレイン領域よりも低い不純物濃度とすることもできる。

また、上記構成（２）において、前記高濃度不純物領域の幅は、互いに隣り合うゲート電極との間隔と等しいことを特徴としている。

また、上記構成（１）または上記構成（２）または上記各構成において、複数のチャネル形成領域のうち、前記互いに隣り合う二つのチャネル形成領域の間隔は、互いに隣り合う二つのゲート電極の間隔と等しいことを特徴としている。

また、本発明をダブルゲート構造のＴＦＴに適用した場合、一方のチャネル形成領域とドレイン領域との間には低濃度不純物領域（ＬＤＤ領域）を設け、もう一方のチャネル形成領域とソース領域との間には低濃度不純物領域（ＬＤＤ領域）を設け、２つのチャネル形成領域の間には高濃度不純物領域を設けるＴＦＴ構造とし、高濃度不純物領域のチャネル長方向における幅を低濃度不純物領域のチャネル長方向における幅より短くする。

また、他の発明の構成（３）は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成された第１のゲート電極及び第２のゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記半導体層は、
前記絶縁膜を間に挟んで第１のゲート電極と重なる第１のチャネル形成領域と、
前記絶縁膜を間に挟んで第２のゲート電極と重なる第２のチャネル形成領域と、
前記第１のチャネル形成領域と前記第２のチャネル形成領域との両方に隣接する高濃度不純物領域と、
前記第１のチャネル形成領域に接する第１の低濃度不純物領域と、該第１の低濃度不純物領域に接するドレイン領域と、
前記第２チャネル形成領域に接する第２の低濃度不純物領域と、該第２の低濃度不純物領域に接するソース領域とを有し、
第１ゲート電極と第２ゲート電極の間隔は、前記第１の低濃度不純物領域の幅より短いことを特徴とする半導体装置である。

上記構成（３）において、高濃度不純物領域と、ソース領域またはドレイン領域とを同じ工程で作製すれば、前記高濃度不純物領域は、前記ソース領域または前記ドレイン領域と同じ不純物濃度となる。

また、上記構成（３）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記ソース領域または前記ドレイン領域よりも高い不純物濃度とすることもできる。このように高濃度不純物領域の濃度を他の領域よりも高くすることで、ＴＦＴのオン状態での半導体層全体の抵抗が低減され、オン電流が向上するとともに、高濃度不純物領域で発生する光励起によるキャリアライフタイムを弱め、光感度を低下させることができる。

また、上記構成（３）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記低濃度不純物領域より高い不純物濃度で、前記ソース領域または前記ドレイン領域よりも低い不純物濃度とすることもできる。

また、上記構成（３）または上記各構成において、前記高濃度不純物領域の幅は、前記第１の低濃度不純物領域の幅より短いことを特徴としている。

また、上記構成（３）または上記各構成において、前記高濃度不純物領域の幅は、前記第２の低濃度不純物領域の幅より短い、或いは同一であることを特徴としている。

また、本発明は、２つのチャネル形成領域の間には高濃度不純物領域を設けるＴＦＴ構造とし、高濃度不純物領域のチャネル長方向における幅を低濃度不純物領域のチャネル長方向における幅と同じであってもよい。

また、他の発明の構成（４）は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成された複数のゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記半導体層は、前記絶縁膜を間に挟んでゲート電極と重なる複数のチャネル形成領域と、ソース領域またはドレイン領域と、前記複数のチャネル形成領域と隣接する高濃度不純物領域と、前記チャネル形成領域と前記ソース領域または前記ドレイン領域との間に低濃度不純物領域とを有し、
前記複数のゲート電極のうち、互いに隣り合う二つのゲート電極の間隔は、前記低濃度不純物領域の幅と同一であることを特徴とする半導体装置である。

上記構成（４）において、高濃度不純物領域と、ソース領域またはドレイン領域とを同じ工程で作製すれば、前記高濃度不純物領域は、前記ソース領域または前記ドレイン領域と同じ不純物濃度となる。

また、上記構成（４）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記ソース領域または前記ドレイン領域よりも高い不純物濃度とすることもできる。このように高濃度不純物領域の濃度を他の領域よりも高くすることで、ＴＦＴのオン状態での半導体層全体の抵抗が低減され、オン電流が向上するとともに、高濃度不純物領域で発生する光励起によるキャリアライフタイムを弱め、光感度を低下させることができる。

また、上記構成（４）において、高濃度不純物領域と、ソース領域またはドレイン領域とを別々の工程で作製すれば、前記高濃度不純物領域が、前記低濃度不純物領域より高い不純物濃度で、前記ソース領域または前記ドレイン領域よりも低い不純物濃度とすることもできる。

また、上記構成（１）〜（４）または上記各構成において、前記ＴＦＴはｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴであることを特徴としている。

また、本発明は、上記構成（１）〜（４）または上記各構成において、前記ソース領域または前記ドレイン領域と電気的に接続する画素電極を備えたことを特徴とする半導体装置、代表的には液晶表示装置、或いはＥＬ素子を備えた発光装置である。

また、本発明の表示装置は、基板上に、画素電極と、薄膜トランジスタと、容量素子とが設けられた半導体装置（代表的には液晶表示装置）において、容量素子の一方の電極が、薄膜トランジスタのソース又はドレインの一方と接続し、かつ、当該電極及びそれと同一層で形成される導電膜とが、薄膜トランジスタのゲート電極上に延在しているものである。

また、他の構成は、基板上に、画素電極と、薄膜トランジスタと、容量素子とが設けられた半導体装置において、容量素子の一方の電極が、薄膜トランジスタのソース又はドレインの一方と接続し、かつ、当該電極及びそれと同一層で形成される遮光層とが、薄膜トランジスタのゲート電極上に延在し、その上層に設けられた遮光層と重畳しているものである。

また、他の構成は、基板上に、画素電極と、薄膜トランジスタと、容量素子とが設けられた半導体装置において、容量素子の絶縁層上に形成される一方の電極が、薄膜トランジスタのソース又はドレインの一方と接続し、絶縁層が薄膜トランジスタのゲート電極を覆い、容量素子の一方の電極及びそれと同一層で形成される遮光層とが、薄膜トランジスタのゲート電極上に延在し、その上層に設けられた遮光層と重畳している半導体装置である。

また、他の構成は、基板上に形成された半導体層と、基板と半導体層との間に形成された第１遮光層と、半導体層の基板側とは反対側に形成されたゲート電極と、ゲート電極の上層に形成された画素電極と、ゲート電極と画素電極との間に形成された第３遮光層と、ゲート電極と第３遮光層との間に形成された第２遮光層とを有し、ゲート電極と第１乃至第３遮光層とが重畳している半導体装置である。

また、他の構成は、基板上に画素電極と薄膜トランジスタと容量素子とが設けられた半導体装置において、基板上に形成された第１遮光層と、遮光層上に形成された第１絶縁層と、第１絶縁層上に形成された半導体層と、半導体層上に形成された第２絶縁層と、第２絶縁層上に形成されたゲート電極と、容量配線と、ゲート電極及び容量配線上に形成された第３絶縁層と、第３絶縁層上に形成された第２遮光層と、第２遮光層に上層に形成された第４絶縁層と、第４絶縁層上に形成されたソース及びドレイン配線とソース及びドレイン配線の上層に形成された第５絶縁層と、第５絶縁層上に形成された第３遮光層と、第３遮光層の上層に形成された第６絶縁層と、第６絶縁層上に形成された画素電極とを有し、半導体層と第２絶縁層と容量配線と第３絶縁層と、第２遮光層との重畳部において容量素
子を形成し、第２遮光層がゲート電極上に延在しているものである。

上記構成において、遮光層をゲート電極上に延在させることにより、半導体層への回折光の侵入を防止し、ＴＦＴのオフ電流が当該回折光により増大してしまうのを防ぐことができる。また、こうして、画素部の構成に必要な要素を効率よく配置することにより、限定された画素サイズの中で高開口率を実現することができる。

また、ＴＦＴで形成される各種集積回路の駆動電圧を下げ、低消費電力化を実現するため、本発明の構成は、絶縁性基板上に第１結晶性半導体膜と第２結晶性半導体膜が接して形成され、絶縁性基板と第１結晶性半導体膜との間に形成された第１遮光膜と、第２結晶性半導体膜の絶縁性基板とは反対側に形成されたゲ−ト電極と、ゲ−ト電極の上層に形成された画素電極と、ゲ−ト電極と前記画素電極との間に形成された第３遮光層と、ゲ−ト電極と第３遮光層との間に形成された第２遮光層とを有し、第２結晶性半導体膜の平均結晶粒径は、第１結晶性半導体膜の平均結晶粒径よりも大きいことを特徴としている。

また、本発明により、絶縁表面上に遮光性を有する第１導電層を形成し、第１導電層を覆う第１絶縁層を形成し、第１絶縁層上に第１非晶質半導体膜を形成し、該第１非晶質半導体膜を加熱処理により溶融させることなく結晶化させて第１結晶性半導体膜を形成し、第１結晶性半導体膜上に第２非晶質半導体膜を接して形成し、レーザー光を照射して、当該照射領域における第２非晶質半導体膜の一部又は全部を溶融させた後、結晶化する段階を有する半導体装置の作製方法が提供される。

上記発明の構成において、レーザー光の光源として、固体レーザー発振装置、気体レーザー発振装置が適用される。固体レーザー発振装置としては、ＹＡＧレーザー発振装置、ＹＶＯ₄レーザー発振装置、ＹＬＦレーザー発振装置、ＹＡｌＯ₃レーザー発振装置、ガラスレーザー発振装置、ルビ−レーザー発振装置、アレキサンドライドレーザー発振装置、Ｔｉ：サファイアレーザー発振装置から選ばれた一種が適用され、レーザー光は、非線形光学素子により第２高調波乃至第３高調波に変換されていることが望ましい。また、気体レーザー発振装置としては連続発振またはパルス発振のエキシマレーザー発振装置、Ａｒレーザー発振装置、Ｋｒレーザー発振装置、ＣＯ₂レーザー発振装置から選ばれた一種が適用される。その他に、金属レーザー発振装置として、ヘリウムカドミウムレーザー発
振装置、銅蒸気レーザー発振装置、金蒸気レーザー発振装置を適用しても良い。

第１結晶性半導体膜を形成した後に、第２非晶質半導体膜を形成し、レーザー光の照射により結晶化させることで、第１結晶性半導体膜がレ−ザ−照射時に下地絶縁膜及び遮光膜から受ける異種膜からの内部応力を緩和させる働きをもつ。また、第１結晶性半導体膜は、レ−ザ−光の照射時によって遮光膜が変質してしまうのを防ぎ、第１結晶性半導体膜の下層側に形成されている遮光膜で反射したレーザー光が乱反射することを防ぎ、これによって歪みが蓄積されることを緩和して、ＴＦＴのしきい値電圧変動を防止することができる。

本発明により、一つの画素に占めるＴＦＴの面積を縮小して画素の開口率を向上させることができる。また、本発明により、さまざまな要因（自然光、多重反射、回折光、光源からの光、戻り光等）によりＴＦＴに入射する光に対してＴＦＴ特性劣化を抑えることができる。また、本発明により、液晶表示装置の高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進めることができる。

（実施の形態１）
本発明の実施形態１について、ダブルゲート構造のＴＦＴに適用した場合における一例を図１に示し、以下に説明する。

図１中、１００は基板、１０１、１０２はチャネル形成領域、１０３、１０５はソース領域またはドレイン領域、１０４は高濃度不純物領域、１０６、１０７は低濃度不純物領域（ＬＤＤ領域）、１０８はゲート絶縁膜、１０９はゲート電極、１１０は層間絶縁膜、１１１、１１２はソース電極またはドレイン電極である。なお、図１（Ａ）は、ＴＦＴの上面図を示す図１（Ｂ）での点線Ａ−Ａ’で切断した時の断面図を示している。

本発明は二つのチャネル形成領域１０１、１０２に挟まれた領域を高濃度不純物領域１０４のみとすることを特徴としている。互いに隣り合うゲート電極１０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域１０６、１０７の幅ｄ２より短く設計することによって二つのチャネル形成領域の間隔を縮小することができ、一つの画素に対するＴＦＴの占める面積を縮小することができる。また、二つのチャネル形成領域に挟まれた領域が高濃度不純物領域であるので、ＴＦＴがオン状態の半導体層全体の抵抗を低減しつつ、何らかの理由でＴＦＴに光が入射した場合の光感度を低減する。

従来では、チャネル形成領域を挟んで両側にＬＤＤ領域が必要とされ、図２７に示したように単純に２つのＴＦＴを連結したダブルゲート構造（特開平６−２６５９４０号公報記載）を備えたＴＦＴ構造（ここでは、Ａタイプと呼ぶ）であった。従って、この構造（Ａタイプ）では一つの画素に対するＴＦＴの占める面積が拡大していた。なお、このＴＦＴ構造（Ａタイプ）は、図２７に示したように２つのチャネル形成領域１１、１２の間に低濃度不純物領域１６、１７と高濃度不純物領域１４との両方が形成されており、この点で本発明と大きく異なっている。また、この構造（Ａタイプ）では、互いに隣り合うゲート電極１９の間隔ｄ１が低濃度不純物領域１６、１７の幅ｄ２より長いもの、即ちｄ１＞ｄ２となっていた。本発明のＴＦＴ構造では、２つのチャネル形成領域の間に高濃度不純物領域のみが形成され、ＴＦＴ構造（Ａタイプ）よりもオン電流値は高い。なお
、図２７中、１０は基板、１３、１５はソース領域またはドレイン領域、１８はゲート絶縁膜、２０は層間絶縁膜、２１、２２はソース電極またはドレイン電極である。

また、特開平４−３４４６１８号公報、及び特開平７−２６３７０５号公報記載のＴＦＴ構造も提案されている。これら公報に記載のＴＦＴ構造（ここではＢタイプと呼ぶ）は、２つのチャネル形成領域の間に低濃度不純物領域のみが形成されており、この点で本発明と大きく異なっている。本発明のＴＦＴ構造では、２つのチャネル形成領域の間に高濃度不純物領域のみが形成され、ＴＦＴ構造（Ｂタイプ）よりもオン電流値は高い。また、ＴＦＴ構造（Ｂタイプ）は、ｄ１＞ｄ２である。

さらに、上記ＴＦＴ（Ａタイプ及びＢタイプ）においては、２つのチャネル形成領域の間に低濃度不純物領域が形成されているため、２つのチャネル形成領域の間に光が入射した場合、本発明と比べてＴＦＴ特性が大きく変動しまう構造である。

また、特開平７−２２６２７号公報記載のＴＦＴ構造（ここではＣタイプと呼ぶ）も提案されている。このＴＦＴ構造（Ｃタイプ）は、２つのチャネル形成領域の間に高濃度不純物領域のみが形成されているが、低濃度不純物領域を備えていない一方、オフセット領域が形成されており、この点で本発明と大きく異なっている。本発明のＴＦＴ構造では、チャネル形成領域とソース領域またはドレイン領域との間に低濃度不純物領域が形成され、ＴＦＴ構造（Ｃタイプ）よりもオフ電流値は低く、且つオン電流値は高い。また、ＴＦＴ構造（Ｃタイプ）は、ｄ１＞ｄ２である。

また、上記ＴＦＴ（Ｃタイプ）においては、チャネル形成領域とソース領域またはドレイン領域の間に設けられたオフセット領域に光が入射した場合、チャネル形成領域とソース領域またはドレイン領域との間に低濃度不純物領域を備えた本発明と比べてＴＦＴ特性が大きく変動しまう構造である。

また、本発明は、互いに隣り合うゲート電極１０９の間隔ｄ１が低濃度不純物領域１０６、１０７の幅ｄ２よりも短く設けられており、従来のＴＦＴ（Ａタイプ、Ｂタイプ、及びＣタイプ）と比べて２つのチャネル形成領域の間へ光が入射しにくい。

以下に本発明者が行った比較実験及びその実験結果を示す。

まず、絶縁表面を有する基板上に非晶質シリコン膜を形成した後、結晶化を行い結晶構造を有するシリコン膜を形成し、該シリコン膜を活性層とするＴＦＴを作製し、本発明の画素ＴＦＴ構造、即ち２つのチャネル形成領域の間に高濃度不純物領域のみを配置したＴＦＴを備えた画素（２３μｍ×２３μｍ）を作製した。チャネル方向における各部位の幅は、ゲート電極及びチャネル形成領域の幅＝２μｍ、ＬＤＤ領域の幅ｄ２＝１．３μｍとし、互いに隣り合うゲート電極の間隔ｄ１をそれぞれ１μｍ、２μｍとした画素ＴＦＴを作製し、オン電流値、オフ電流値をそれぞれ測定した結果を図３、図４に示した。

また、比較のため上述のタイプＡに相当するＴＦＴを備えた画素、即ち２つのチャネル形成領域の間にＬＤＤ領域と該ＬＤＤ領域で挟まれた高濃度不純物領域を配置したＴＦＴを備えた画素を作製した。チャネル方向における各部位の幅は、ゲート電極及びチャネル形成領域の幅＝２μｍ、ＬＤＤ領域の幅ｄ２＝１．３μｍとし、互いに隣り合うゲート電極の間隔ｄ１をそれぞれ３μｍ（ＬＤＤ領域１μｍ×２、高濃度不純物領域１μｍ）とした画素ＴＦＴを作製し、同様にオン電流値、オフ電流値を測定した結果を図３、図４に示した。

また、比較のため上述のタイプＢに相当するＴＦＴを備えた画素、即ち２つのチャネル形成領域の間に低濃度不純物領域のみを配置したＴＦＴを備えた画素を作製した。チャネル方向における各部位の幅は、ゲート電極及びチャネル形成領域の幅＝２μｍ、ＬＤＤ領域の幅ｄ２＝１．３μｍとし、互いに隣り合うゲート電極の間隔ｄ１をそれぞれ１μｍ、２μｍとした画素ＴＦＴを作製し、オン電流値、オフ電流値をそれぞれ測定した結果を図３、図４に示した。

また、それぞれのＴＦＴのオフ電流異常の発生割合を求めた。マトリクス状に１２×１７個の画素を配置したサンプルに対して、オフ電流が１００ｆＡを越える画素の個数の割合をオフ電流異常値を有する画素発生割合として求めたところ、本発明は１．９％、タイプＡは２．７％、タイプＣは２３％となった。本発明のＴＦＴ構造が最もオフ電流異常発生率が低い。即ち、本発明のＴＦＴ構造は、ＴＦＴのオフ電流異常の発生割合を低減することができ、歩留まり向上にもつながる。

さまざまな要因（自然光、多重反射、回折光、光源からの光、戻り光等）によりＴＦＴに入射する光に対してＴＦＴ特性劣化を抑えることができる本発明のＴＦＴ構造を、液晶表示モジュールに搭載される画素ＴＦＴや駆動部のＴＦＴに適用することは、非常に有用である。また、同様の理由により本発明のＴＦＴ構造は、ＥＬ（Electro Luminescence）素子を備えた発光表示装置、および密着型イメージセンサに用いた場合においても非常に有用である。

また、ここでは絶縁表面を有する基板を用いて説明したが、半導体基板を用いることも可能である。

（実施の形態２）
実施の形態１ではｄ１＜ｄ２とした例を示したが、ｄ１＝ｄ２とした本発明の実施形態２について、ダブルゲート構造のＴＦＴに適用した場合における一例を図２に示し、以下に説明する。

図２中、２００は基板、２０１、２０２はチャネル形成領域、２０３、２０５はソース領域またはドレイン領域、２０４は高濃度不純物領域、２０６、２０７は低濃度不純物領域（ＬＤＤ領域）、２０８はゲート絶縁膜、２０９はゲート電極、２１０は層間絶縁膜、２１１、２１２はソース電極またはドレイン電極である。なお、図２（Ａ）は、ＴＦＴの上面図を示す図２（Ｂ）での点線Ａ−Ａ’で切断した時の断面図を示している。

本発明は二つのチャネル形成領域２０１、２０２に挟まれた領域を高濃度不純物領域２０４のみとすることを特徴としている。互いに隣り合うゲート電極２０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域２０６、２０７の幅ｄ２と同じ長さに設計することによって二つのチャネル形成領域の間隔を縮小することができ、一つの画素に対するＴＦＴの占める面積を縮小することができる。また、二つのチャネル形成領域に挟まれた領域が高濃度不純物領域であるので、ＴＦＴがオン状態の半導体層全体の抵抗を低減しつつ、何らかの理由でＴＦＴに光が入射した場合の光感度を低減する。

（実施の形態３）
本実施の形態を図２１に示す。基板１１０１上には半導体層１１０５のチャネル形成領域に合わせて第１遮光層１１０２が形成されている。第１遮光層１１０２はＷ、Ｔａ、Ｔｉ及びこれらにシリサイドなどの耐熱性を有し非透光性材料により形成している。これは、後の工程で半導体層等に対して行われる５００℃以上の熱処理工程に対し、安定性を保つために選択される材料である。第１絶縁層は酸化窒化シリコン膜１１０３及び酸化シリコン膜１１０４で形成され、酸化シリコン膜の表面は化学的機械研磨（ＣＭＰ）で平坦化しておいても良い。

半導体層１１０５は、非晶質半導体層を熱処理により結晶化させた多結晶半導体層で形成し、厚さは３０〜７５０nm程度の厚さで形成する。半導体層１１０５上には３０〜１００nmの酸化シリコン膜により第２絶縁膜１１０６が形成され、容量素子においてはその厚さを薄くしている。ゲート電極１１０７、容量配線１１０８は同一層で形成され、その上に１５０〜２００nmの酸化シリコン膜から成る第３絶縁層１１０９が形成されている。

第２遮光層１１１１、１１１０はソース及びドレインとのコンタクトを形成する電極でもあり、特に第２遮光層１１１０は容量配線１１０８上に形成され、容量素子を形成している。この第２遮光層１１１１、１１１０はゲート電極１１０７上に延在し、遮光層としての機能を兼ねている。この場合、第３絶縁層１１０９を１５０〜２００nmの厚さとすることにより回折光が回り込んで半導体層１１０５に入射する量を減らしている。さらに、容量素子においては容量を増大させる効果がある。

半導体層１１０５にはチャネル形成領域１１２０、ソース又はドレイン領域１１２１、１１２２、ＬＤＤ領域１１２４が形成されている。また、ソース又はドレイン領域１１２２から延在した半導体領域１１２３は容量素子の一方の電極として機能している。

図２１に示す構成は、光電導効果により導電率の変化が比較的大きいＬＤＤ領域１１２４上に第２遮光層１１１１、１１１０が形成され遮光層となり、ほぼ完全に迷光を遮ることを可能としている。その上層には第４絶縁層１１１２、ソース及びドレイン配線１１１３、１１１４、第５絶縁層１１１５、第３遮光層１１１６、第６絶縁層１１１７、画素電極１１１８が形成されている。

本発明の構造によれば、回折光を含む迷光に対して完全な遮光を得ることができるが、その反面ＬＤＤ領域１１２４の直上部に第２遮光層が重なり、ＬＤＤ領域１１２４の電界分布が変化してＴＦＴの特性に悪影響を及ぼすことが懸念される。

図２３は図２１と同様な構成である本発明の構造におけるＬＤＤ領域の横方向電界強度分布をシミュレーションした結果を示している。図２３（Ａ）は計算に用いた素子構造であり、第１遮光層とＬＤＤ領域との間隔が５８０nm、ゲート絶縁膜の厚さが８０nm、ＬＤＤ領域と第２遮光層の間隔が１８０nmとなっている。ゲート電圧は−８V、ドレイン電圧は＋５Vである。また、図２４は、ＬＤＤ領域直上に第２遮光層のない従来構造における同様のシミュレーション結果を示している。

図２３（Ｂ）と図２４（Ｂ）との対比から、本発明の構造を採用した場合においては、第２遮光層からの電界の影響によりゲート電極端部でのＬＤＤ部の電界強度が強まることが解る。しかし、この影響を試作したＴＦＴで調べたところ、図２５で示すようにオフ電流は殆ど増加しないことが判明した。従って、本発明の構造は、ＴＦＴの特性を悪化させることなく、遮光性を高めることが可能であることが確認されている。

（実施の形態４）
図２６は本発明における画素の断面構造を示し、ＴＦＴとそれに接続する画素電極、及び容量部が形成された形態を示している。基板１２０１上には結晶性半導体膜で形成される活性層のチャネル形成領域に合わせて第１遮光層１２０２が形成されている。

第１遮光層１２０２はＷ、Ｔａ、Ｔｉ及びこれらのシリサイドなどの耐熱性を有し非透光性材料により形成している。これは、後の工程で半導体層等に対して行われる５００℃以上の熱処理工程に対し、安定性を保つために選択される材料である。第１絶縁層は酸窒化珪素膜１２０３及び酸化珪素膜１２０４で形成され、酸化珪素膜の表面は化学的機械研磨（ＣＭＰ）で平坦化しておいても良い。

活性層は少なくとも２層の結晶性半導体膜で形成され、第１結晶性半導体膜１２０５は、非晶質半導体膜を熱処理により結晶化させて形成され、３０〜３００nmの厚さで形成する。

更に第１結晶性半導体膜１２０５上に、非晶質半導体膜を厚さ３０〜３００nmで形成し、レーザー光の照射により結晶化させて第２結晶性半導体膜１２０６を形成する。レーザー光の光源は、固体レ−ザー発振装置、気体レ−ザー発振装置、又は金属レ−ザー発振装置を適用することができる。最も好ましくは連続発振固体レーザー装置であり、連続発振ＹＡＧレ−ザー、ＹＶＯ₄レ−ザー、ＹＬＦレ−ザー、ＹＡｌＯ₃レ−ザー、ガラスレ−ザー、ルビ−レ−ザー、アレキサンドライドレ−ザー、Ｔｉ：サファイアレ−ザーを適用することができる。

また、上記各構成において、レ−ザー光は、非線形光学素子により高調波に変換されていることが望ましい。例えば、ＹＡＧレ−ザーは基本波として、波長１０６５nmのレ−ザー光を出すことで知られている。このレ−ザー光の半導体膜に対する吸収係数は低いので、下地に形成される絶縁膜や基板にダメージを与えることなく非晶質半導体膜のみを結晶化することが難しい。基本波ではなく、非線形光学素子を用いて第２高調波(５３２nm)、第３高調波(３５５nm)、第４高調波(２６６nm)、第５高調波(２１３nm)を形成し、この波長のレーザー光を照射することにより、半導体膜の光吸収係数との兼ね合いで、非晶質半導体膜のみを選択的に過熱して結晶化を行うことができる。

このような二段階の結晶化処理により、形成された結晶性半導体膜は大粒径で、結晶欠陥の少ない膜であり、結晶粒内は単結晶に近い特性をもつ。そして、第2結晶性半導体膜を形成する際、第1結晶性半導体膜はレ−ザ照射時の保護膜となり下部異種膜との内部応力緩和の役割を果たす。また、第1結晶性半導体膜と第2結晶性半導体膜の接合部において格子不整合性の影響は少ないため、2層を積層してTFTの活性層を形成しても、層の違いにより影響を受けることはない。この第1結晶性半導体膜との選択的な結晶化によって、レ−ザ−光の照射時によって遮光膜が変質してしまうのを防ぎ、第１結晶性半導体膜の下層側に形成されている遮光膜で反射したレーザー光が乱反射することを防ぎ、歪みのない結晶性半導体膜を形成することができる。

また、半導体層上には３０〜１００nmの酸化珪素膜により第２絶縁膜１２０７が形成され、容量素子においてはその厚さを薄くしている。ゲ−ト電極１２０８、容量配線１２０９は同一層で形成され、その上に１５０〜２００nmの酸化珪素膜から成る第３絶縁層１２１０が形成されている。

第２遮光層１２１２、１２１１はソ−ス及びドレインとのコンタクトを形成する電極としての機能を兼ね、特に第２遮光層１２１１は容量配線１２０９上に形成され、容量素子を形成している。この第２遮光層１２１２、１２１１はゲ−ト電極１２０８上に延在して遮光性を高めている。この場合、第３絶縁膜を１５０〜２００nmの厚さとすることにより回折光が回り込んで活性層１２０５に入射する量を減らしている。さらに、容量部においては容量を増大させる効果がある。

活性層にはチャネル形成領域１２２１、ソ−ス又はドレイン領域１２２２、１２２３、ＬＤＤ領域１２２５が形成されている。また、ソ−ス又はドレイン領域１２２３から延在した半導体領域１２２４は容量素子の一方の電極として機能している。

図２６に示す構成は、光電効果により導電率の変化が比較的大きいＬＤＤ領域１２２５上に第２遮光層１２１２、１２１１が形成され遮光層となり、ほぼ完全に迷光を遮ることを可能にしている。その上層には第４絶縁層１２１３、ソ−ス及びドレイン配線１２１４、１２１５、第５絶縁層１２１６、第３遮光層１２１７、第６絶縁層１２１８、画素電極１２１９が形成されている。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
（実施例）

本発明の実施例を図５〜図８を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。

まず、ガラス基板３００上に下地絶縁膜３０１を形成し、結晶構造を有する第１の半導体膜を得た後、所望の形状にエッチング処理して島状に分離された半導体層３０２〜３０６を形成する。

本実施例では、ガラス基板上に設ける下地絶縁膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地絶縁膜３０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を膜厚５０ｎｍで形成する。次いで、下地絶縁膜３０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を膜厚１００ｎｍで形成する。

次いで、下地絶縁膜３０１上にプラズマＣＶＤ法を用いた非晶質シリコン膜を５０ｎｍの膜厚で形成する。次いで、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。

次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜を形成する。この加熱処理は、電気炉の熱処理または強光の照射を用いればよい。電気炉の熱処理で行う場合は、５００℃〜６５０℃で４〜２４時間で行えばよい。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。なお、ここでは炉を用いた熱処理を用いて結晶化を行ったが、ランプアニール装置で結晶化を行ってもよい。

次いで、結晶化率を高め、結晶粒内に残される欠陥を補修するための第１のレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm²に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７６mJ/cm²で第１のレーザー光の照射を大気中で行なう。なお、ここでの第１のレーザー光の照射は、膜中の希ガス元素（ここではアルゴン）を除去または低減する上で非常に重要である。次いで、第１のレーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。

次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成する。本実施例のスパッタ法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷとし、基板温度を１５０℃とする。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０²⁰／ｃｍ³〜６×１０²⁰／ｃｍ³、酸素の原子濃度は１×１０¹⁹／ｃｍ³〜３×１０¹⁹／ｃｍ³である。その後、ランプアニール装置を用いて６５０℃、３分の熱処理を行いゲッタリングする。

次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

次いで、第２のレーザー光の照射を窒素雰囲気、或いは真空中で行い、半導体膜表面を平坦化する。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。なお、第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ²大きくする。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度５３７mJ/cm²で第２のレーザー光の照射を行ない、半導体膜表面における凹凸のＰ―Ｖ値が５ｎｍ以下となる。

また、本実施例では第２のレーザー光の照射を全面に行ったが、オフ電流の低減は、画素部のＴＦＴに特に効果があるため、少なくとも画素部のみに選択的に照射する工程としてもよい。

次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジストからなるマスクを除去する。

また、半導体層を形成した後、ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型あるいはｎ型を付与する不純物元素を添加してもよい。なお、半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。なお、半導体に対してｎ型を付与する不純物元素としては周期律１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）が知られている。

次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜３０７となる珪素を主成分とする絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。

次いで、図５（Ａ）に示すように、ゲート絶縁膜３０７上に膜厚２０〜１００ｎｍの第１の導電膜３０８ａと、膜厚１００〜４００ｎｍの第２の導電膜３０８ｂと、膜厚２０〜１００ｎｍの第３の導電膜３０８ｃを積層形成する。本実施例では、ゲート絶縁膜３０７上に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３０ｎｍのチタン膜を順次積層した。

第１〜第３の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１〜第３の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。例えば、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜に代えてアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜を用いてもよいし、第３の導電膜のチタン膜に代えて窒化チタン膜を用いてもよい。また、３層構造に限定されず、例えば、窒化タンタル膜とタングステン膜との２層構造であってもよい。

次に、図５（Ｂ）に示すように光露光工程によりレジストからなるマスク３１０〜３１５を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。

用いるエッチング用ガスに限定はないが、ここではＢＣｌ₃とＣｌ₂とＯ₂とを用いることが適している。それぞれのガス流量比を６５／１０／５（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１１７秒のエッチングを行う。基板側（試料ステージ）にも３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＡｌ膜及びＴｉ膜をエッチングして第１の導電層の端部をテーパー形状とする。

この後、第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＡｌ膜、Ｔｉ膜、及びＷ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。

この第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層、第２の導電層、及び第３の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層と第３の導電層とから成る第１の形状の導電層３１７〜３２２（第１の導電層３１７ａ〜３２２ａと第２の導電層３１７ｂ〜３２２ｂと第３の導電層３１７ｃ〜３２２ｃ）を形成する。３１６はゲート絶縁膜であり、第１の形状の導電層３１７〜３２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。

次に、レジストからなるマスク３１０〜３１５を除去せずに図５（Ｃ）に示すように第２のエッチング処理を行う。エッチング用ガスにＢＣｌ₃とＣｌ₂を用い、それぞれのガス流量比を２０／６０（sccm）とし、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入する。この第３のエッチング条件により第２導電層及び第３導電層をエッチングする。こうして、上記第３のエッチング条件によりチタンを微量に含むアルミニウム膜及びチタン膜を異方性エッチングして第２の形状の導電層３２４〜３２９（第１の導電層３２４ａ〜３２９ａと第２の導電層３２４ｂ〜３２９ｂと第３の導電層３２４ｃ〜３２９ｃ）を形成する。３２３はゲート絶縁膜であり、第２の形状の導電層３２４〜３２９で覆われない領域は若干エッチングされ薄くなった領域が形成される。

そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第２形状の導電層３２４〜３２８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３３０〜３３４が形成される。第１の不純物領域３３０〜３３４には１×１０¹⁶〜１×１０¹⁷/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。

なお、本実施例ではレジストからなるマスクを除去せずに第１のドーピング処理を行ったが、レジストからなるマスクを除去した後、第１のドーピング処理を行ってもよい。

次いで、レジストからなるマスクを除去した後、図６（Ａ）に示すようにレジストからなるマスク３３５、３３６を形成し第２のドーピング処理を行う。マスク３３５は駆動回路のｎチャネル型ＴＦＴの一つを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクであり、マスク３３６は画素部のＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクである。

第２のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）をドーピングする。ここでは、第２形状の導電層３２４〜３２８及びゲート絶縁膜３２３の膜厚の差を利用して各半導体層に不純物領域を行う。勿論、マスク３３５、３３６で覆われた領域にはリン（Ｐ）は添加されない。こうして、第２の不純物領域３８０〜３８２と第３の不純物領域３３７〜３４１が形成される。第３の不純物領域３３７〜３４１には１×１０²⁰〜１×１０²¹/cm³の濃度範囲でｎ型を付与する不純物元素を添加されている。また、第２の不純物領域はゲート絶縁膜の膜厚差により第３の不純物領域よりも低濃度に形成され、１×１０¹⁸〜１×１０¹⁹/cm³の濃度範囲でｎ型を付与する不純物元素を添加されることになる。また、保持容量となる領域をマスクで覆ってもよい。

なお、第２のドーピング処理により画素部の二つのチャネル形成領域に挟まれた領域には第３の不純物領域のみが形成される。このような構成とすることでＴＦＴのオン状態での半導体層全体の抵抗が低減され、オン電流が向上するとともに、高濃度不純物領域で発生する光励起によるキャリアライフタイムを弱め、光感度を低下させることができる。

次いで、レジストからなるマスク３３５、３３６を除去した後、新たにレジストからなるマスク３４２〜３４４を形成して図６（Ｂ）に示すように第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の導電型を付与する不純物元素が添加された第４の不純物領域３４７及び第５の不純物領域３４５、３４６を形成する。第４の不純物領域は第２形状の導電層と重なる領域に形成されるものであり、１×１０¹⁸〜１×１０²⁰/cm³の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。また、第５の不純物領域３４５、３４６には１×１０²⁰〜１×１０²¹/cm³の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第５の不純物領域３４６には先の工程でリン（Ｐ）が添加された領域であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はｐ型となっている。

なお、第５の不純物領域３４８、３４９及び第４の不純物領域３５０は画素部において保持容量を形成する半導体層に形成される。

以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。第２の形状の導電層３２４〜３２７はゲート電極となる。また、第２の形状の導電層３２８は画素部において保持容量を形成する一方の電極となる。さらに、第２の形状の導電層３２９は画素部においてソース配線を形成する。

次いで、ほぼ全面を覆う絶縁膜（図示しない）を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。ただし、本実施例では、第２の導電層としてアルミニウムを主成分とする材料を用いているので、活性化工程において第２の導電層が耐え得る熱処理条件とすることが重要である。

上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む第３の不純物領域３３７、３３９、３４０、及び第５の不純物領域３４６、３４９ゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。その結果、チャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。なお、本実施例では半導体層を形成する段階で上記実施の形態１に示した方法により１度目のゲッタリングが行われているので、ここでのリンによるゲッタリングは２度目のゲッタリングとなる。また、１度目のゲッタリングで十分ゲッタリングができている場合には、特に２度目のゲッタリングを行う必要はない。

また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を行った後、絶縁膜を形成する工程としてもよい。

次いで、窒化シリコン膜からなる第１の層間絶縁膜３５１を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。（図６（Ｃ））この工程は第１の層間絶縁膜３５１に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜（図示しない）の存在に関係なく半導体層を水素化することができる。ただし、本実施例では、第２の導電層としてアルミニウムを主成分とする材料を用いているので、水素化する工程において第２の導電層が耐え得る熱処理条件とすることが重要である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜３５１上に有機絶縁物材料から成る第２の層間絶縁膜３７４を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成する。次いで、ソース配線３２７に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する。本実施例では複数のエッチング処理を順次行う。本実施例では第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングした後、絶縁膜（図示しない）をエッチングストッパーとして第１の層間絶縁膜をエッチングしてから絶縁膜（図示しない）をエッチングした。

その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線及び画素電極を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。こうして、ソースまたはドレイン配線３５３〜３５８、ゲート配線３６０、接続配線３５９、画素電極３６１が形成される。

以上の様にして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路と、ｎチャネル型ＴＦＴ、保持容量とを有する画素部を同一基板上に形成することができる。（図７）本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

図７中において、画素部の画素ＴＦＴ（第１のｎチャネル型ＴＦＴ）にはチャネル形成領域３７１、ゲート電極を形成する第２の形状の導電層３２７の外側に形成される第１の不純物領域３７２とソース領域またはドレイン領域として機能する第３の不純物領域３７３、３７４を有している。また、二つのチャネル形成領域の間の領域３７７にはソース領域またはドレイン領域と同じ濃度でリンが添加されている。また、領域３７７の幅（チャネル長方向における幅）は、ＬＤＤ領域として機能する第１の不純物領域の幅（チャネル長方向における幅）より狭い。

また、保持容量の一方の電極として機能する半導体層には第４の不純物領域３７６、第５の不純物領域３７７が形成されている。保持容量は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２形状の電極３２８と、半導体層３０６とで形成されている。

また、図８に画素の上面図の一例を示す。図８中、鎖線Ａ−Ａ’で切断したときの断面図が図７中の鎖線Ａ−Ａ’に相当し、図８中、鎖線Ｂ−Ｂ’で切断したときの断面図が図７中の鎖線Ｂ−Ｂ’に相当する。また、図８は図７と同一の符号を用いた。

また、図７中において、駆動回路のｎチャネル型ＴＦＴ（第２のｎチャネル型ＴＦＴ）はチャネル形成領域３６２、ゲート電極を形成する第２の形状の導電層３２４と一部が重なる第２の不純物領域３６３とソース領域またはドレイン領域として機能する第３の不純物領域３６４を有している。ｐチャネル型ＴＦＴにはチャネル形成領域３６５、ゲート電極を形成する第２の形状の導電層３２５と一部が重なる第４不純物領域３６６とソース領域またはドレイン領域として機能する第４の不純物領域３６７を有している。ｎチャネル型ＴＦＴ（第２のｎチャネル型ＴＦＴ）にはチャネル形成領域３６８、ゲート電極を形成する第２の形状の導電層３２６と一部が重なる第２の不純物領域３６９とソース領域またはドレイン領域として機能する第３の不純物領域３７０を有している。このようなｎチャ
ネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。

本実施例では、実施例１のアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図９を用いる。

まず、上記実施例１に従い、図１５の状態のアクティブマトリクス基板を得た後、図１５のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。

次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。

そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。

こうして得られた液晶モジュールの構成を図９の上面図を用いて説明する。

アクティブマトリクス基板８０１の中央には、画素部８０４が配置されている。画素部８０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路８０２が配置されている。画素部８０４の左右には、ゲート信号線を駆動するためのゲート信号線駆動回路８０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路８０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図９に示した左右対称配置が望ましい。

各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）８０５から行われる。ＦＰＣ８０５は、基板８０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極８０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて形成した。

駆動回路、画素部の周辺には、基板外周に沿ってシール剤８０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサによって一定のギャップ（基板８０１と対向基板８０６との間隔）を保った状態で、対向基板８０６が貼り付けられる。その後、シール剤８０７が塗布されていない部分より液晶素子が注入され、封止剤８０８によって密閉される。以上の工程により、液晶モジュールが完成する。

また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。

また、本実施例は、実施の形態１乃至４、実施例１のいずれか一と自由に組み合わせることができる。

本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を以下に示す。

絶縁表面を有する基板（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部、ソース側駆動回路、及びゲート側駆動回路を形成する。これらの画素部や駆動回路は、上記実施例１に従えば得ることができる。また、画素部および駆動回路部はシール材で覆われ、そのシール材は保護膜で覆われている。さらに、接着材を用いてカバー材で封止されている。熱や外力などによる変形に耐えるためカバー材は基板と同じ材質のもの、例えばガラス基板を用いることが望ましく、サンドブラスト法などにより凹部形状（深さ３〜１０μｍ）に加工する。さらに加工して乾燥剤が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ₂レーザー等を用いて端面が一致するように分断してもよい。

次に、断面構造について以下に説明する。基板上に絶縁膜が設けられ、絶縁膜の上方には画素部、ゲート側駆動回路が形成されており、画素部は電流制御用ＴＦＴとそのドレインに電気的に接続された画素電極を含む複数の画素により形成される。また、ゲート側駆動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。これらのＴＦＴは、上記実施例１に従って作製すればよい。

画素電極はＥＬ素子の陽極として機能する。また、画素電極の両端にはバンクが形成され、画素電極上にはＥＬ層およびＥＬ素子の陰極が形成される。

ＥＬ層としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。

陰極は全画素に共通の配線としても機能し、接続配線を経由してＦＰＣに電気的に接続されている。さらに、画素部及びゲート側駆動回路に含まれる素子は全て陰極、シール材及び保護膜で覆われている。

なお、シール材としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材はできるだけ水分や酸素を透過しない材料であることが望ましい。

また、シール材を用いて発光素子を完全に覆った後、すくなくともＤＬＣ膜等からなる保護膜をシール材の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。

以上のような構造でＥＬ素子をシール材及び保護膜で封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。

また、画素電極を陰極とし、ＥＬ層と陽極を積層して上記構成とは逆方向に発光する構成としてもよい。

なお、本実施例は実施例１または実施の形態１、実施の形態２と組み合わせることが可能である。

本実施例では、他のトップゲート型ＴＦＴの例、具体的には、ゲート配線が半導体層の下方に設けられ遮光層としたトップゲート型ＴＦＴを備えたアクティブマトリクス基板の作製工程の例を示す。なお、説明には画素部の一部の上面図および断面図を示した図１０〜図１５を用いる。

まず、絶縁表面を有する基板４０１上に導電膜を形成し、パターニングを施すことにより走査線４０２を形成する。（図１０（Ａ））

この走査線４０２は後に形成される活性層を光から保護する遮光層としても機能する。ここでは基板４０１として石英基板を用い、走査線４０２としてポリシリコン膜（膜厚５０ｎｍ）とタングステンシリサイド（Ｗ−Ｓｉ）膜（膜厚１００ｎｍ）の積層構造を用いた。また、ポリシリコン膜はタングステンシリサイドから基板への汚染を保護するものである。基板４０１には石英基板の他に、ガラス基板、プラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。また、基板４０１のＴＦＴを形成する表面に、基板４０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成するとよい。走査線４０２としては、導電型を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉ_X（Ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造を用いることができる。

次いで、走査線４０２を覆う絶縁膜４０３ａ、４０３ｂを膜厚１００〜１０００ｎｍ（代表的には３００〜５００ｎｍ）で形成する。（図１０（Ｂ））ここではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン膜とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコン膜を積層させた。

また、絶縁膜４０３ｂを形成した後、絶縁膜表面を化学的及び機械的に研磨する処理（代表的にはＣＭＰ技術）等）により平坦化してもよい。例えば、絶縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ましくは０．３μｍ以下となるようにする。

次いで、非晶質半導体膜を膜厚１０〜１００ｎｍで形成する。ここでは膜厚６９ｎｍの非晶質シリコン膜（アモルファスシリコン膜）をＬＰＣＶＤ法を用いて形成した。次いで、この非晶質半導体膜を結晶化させる技術として特開平8-78329号公報記載の技術を用いて結晶化させた。同公報記載の技術は、非晶質シリコン膜に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶質シリコン膜を形成するものである。ここでは結晶化を助長する金属元素としてニッケルを用い、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（６００℃、１２時間）を行った。なお、ここでは、結晶化に上記公報記載の技術を用いたが特に限定されず、公知の結晶化処理（レーザー結晶化法、熱結晶化法等）を用いることが可能である。次いで、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を行う。レーザー光には波長４００nm
以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜４００mJ/cm²に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。

次いで、ＴＦＴの活性層とする領域からＮｉをゲッタリングする。ここでは、ゲッタリング方法として希ガス元素を含む半導体膜を用いて行う例を示す。上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成する。本実施例のスパッタ法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷとし、基板温度を１５０℃とする。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０²⁰／ｃｍ³〜６×１０²⁰／ｃｍ³、酸素の原子濃度は１×１０¹⁹／ｃｍ³〜３×１０¹⁹／ｃｍ³である。その後、ランプアニール装置を用いて６５０℃、３分の熱処理を行いゲッタリングする。な
お、ランプアニール装置の代わりに電気炉を用いてもよい。

次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層４０４を形成する。半導体層４０４を形成した後、レジストからなるマスクを除去する。（図１０（Ｃ１））なお、半導体層４０４を形成した後の画素上面図を図１０（Ｃ２）に示す。図１０（Ｃ２）において、点線Ａ−Ａ’で切断した断面図が図１０（Ｃ１）に相当する。

次いで、保持容量を形成するため、マスク４０５を形成して半導体層の一部（保持容量とする領域）４０６にリンをドーピングする。（図１１（Ａ））

次いで、マスク４０５を除去し、半導体層を覆う絶縁膜を形成した後、マスク４０７を形成して保持容量とする領域４０６上の絶縁膜を除去する。（図１１（Ｂ））

次いで、マスク４０７を除去し、熱酸化を行って絶縁膜（ゲート絶縁膜）４０８ａを形成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎｍとなった。なお、保持容量とする領域上に他の領域より薄い絶縁膜４０８ｂを形成した。（図１１（Ｃ１））ここでの画素上面図を図１１（Ｃ２）に示す。図１１（Ｃ２）において、点線Ｂ−Ｂ’で切断した断面図が図１１（Ｃ１）に相当する。

次いで、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。

次いで、絶縁膜４０８ａ、及び絶縁膜４０３ａ、４０３ｂ上にマスク４０９を形成し、走査線４０２に達するコンタクトホールを形成する。（図１２（Ａ））そして、コンタクトホールの形成後、マスクを除去する。

次いで、導電膜を形成し、パターニングを行ってゲート電極４１０および容量配線４１１を形成する。（図１２（Ｂ））ここでは、リンがドープされたシリコン膜（膜厚１５０ｎｍ）とタングステンシリサイド（膜厚１５０ｎｍ）との積層構造を用いた。本実施例ではダブルゲート構造とし、互いに隣り合うゲート電極の間隔ｄ１＝１μｍとする。なお、保持容量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１と半導体層の一部４０６とで構成されている。

次いで、ゲート電極４１０および容量配線４１１をマスクとして自己整合的にリンを低濃度に添加する。（図１２（Ｃ１））ここでの画素上面図を図１２（Ｃ２）に示す。図１２（Ｃ２）において、点線Ｃ１−Ｃ１’で切断した断面図と、点線Ｃ２−Ｃ２’で切断した断面図が図１２（Ｃ１）に相当する。この低濃度に添加された領域のリンの濃度が、１×１０¹⁶〜５×１０¹⁸ａｔｏｍｓ／ｃｍ³、代表的には３×１０¹⁷〜３×１０¹⁸ａｔｏｍｓ／ｃｍ³となるように調整する。

次いで、マスク４１２を形成してリンを高濃度に添加し、ソース領域またはドレイン領域となる高濃度不純物領域４１３を形成する。（図１３（Ａ））この高濃度不純物領域のリンの濃度が１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²⁰ａｔｏｍｓ／ｃｍ³）となるように調整する。なお、半導体層４０４のうち、ゲート電極４１０と重なる領域はチャネル形成領域４１４となり、マスク４１２で覆われた領域は低濃度不純物領域４１５となりＬＤＤ領域として機能する。本実施例の画素部のＴＦＴにおいては、互いに隣り合うゲート電極の間にはマスク４１２を設けず、２つのチャネル形成領域の間には高濃度不純物領域（チャネル長方向の幅１μｍ）のみを自己整合的に形成する。このマスク４１２により低濃度不純物領域の幅ｄ２＝１．３〜１．５μｍとし
、互いに隣り合うゲート電極の間隔ｄ１＝１μｍとする。ただし、ｄ１＜ｄ２であれば、これらの数値に限定されないことは言うまでもない。なお、本実施例では同一基板上に画素部のＴＦＴと駆動回路のＴＦＴが形成されるが、駆動回路のＴＦＴは、チャネル形成領域の両側に低濃度不純物領域を設けてもよいし、片側に低濃度不純物領域を設けてもよいし、両側に低濃度不純物領域を設けなくてもよく、実施者が適宜マスクを設計すればよい。そして、不純物元素の添加後、マスク４１２を除去する。

次いで、ここでは図示しないが、画素と同一基板上に形成される駆動回路に用いるｐチャネル型ＴＦＴを形成するために、マスクでｎチャネル型ＴＦＴとなる領域を覆い、ボロンを添加してソース領域またはドレイン領域を形成する。

次いで、マスク４１２を除去した後、ゲート電極４１０および容量配線４１１を覆うパッシベーション膜４１６を形成する。ここでは、酸化シリコン膜を７０ｎｍの膜厚で形成した。次いで、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するための熱処理工程を行う。ここでは８５０℃、３０分の加熱処理を行った。

次いで、有機樹脂材料からなる層間絶縁膜４１７を形成する。ここでは膜厚４００ｎｍのアクリル樹脂膜を用いた。次いで、半導体層に達するコンタクトホールを形成した後、ドレイン電極４１８及びソース配線４１９を形成する。本実施例ではドレイン電極４１８及びソース配線４１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。（図１３（Ｂ１））図１３（Ｂ１）に示すように、ソース配線４１９とドレイン電極４１８とで半導体層への光を遮光する。このソース配線４１９とドレイン電極４１８とで後に形成する遮光層の端部で回折した光を遮断する。なお、図１３（Ｂ２）において点線Ｄ−Ｄ’で切断した断面図が図１３（Ｂ１）に相当する。

次いで、水素化処理をおこなった後、アクリルからなる層間絶縁膜４２０を形成する。次いで、層間絶縁膜４２０上に遮光性を有する導電膜１００ｎｍを成膜し、遮光層４２１を形成する。（図１４（Ａ））図１４（Ａ）において、点線Ｅ−Ｅ’で切断した断面図が図１４（Ｂ）に相当する。

次いで、層間絶縁膜４２２を形成する。次いで、ドレイン電極４１８に達するコンタクトホール形成する。次いで、１００ｎｍの透明導電膜（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を形成した後、パターニングして画素電極４２３、４２４を形成する。（図１５（Ａ））図１５（Ａ）において、点線Ｆ−Ｆ’で切断した断面図が図１５（Ｂ）に相当する。

こうして画素部には、表示領域（画素サイズ２３μｍ×２３μｍ）の面積（開口率７４．５％）を確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形成され、十分な保持容量（５５．２ｆＦ）を得ることができる。

以上の様にして、ダブルゲート構造を有するｎチャネル型ＴＦＴ、及び保持容量を有する画素部と、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを有する駆動回路と、を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

また、こうして得られた画素ＴＦＴのオフ電流は小さく、画素部のＴＦＴとして適している。また、ＴＦＴの特性の変動が小さい。

なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。例えば、各導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合金、Ｍｏ―Ｔａ合金）を用いることができる。また、各絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等）膜を用いることができる。

また、本実施例では、画素電極に透明導電膜を用いて透過型表示装置用のアクティブマトリクス基板を作製する例を示したが、画素電極に反射性を有する材料膜を用いて反射型表示装置用のアクティブマトリクス基板を作製してもよい。

なお、本実施例は実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施例２と組み合わせることが可能である。

上記実施の形態１または上記実施の形態２においては、高濃度不純物領域とソース領域（またはドレイン領域）とが同じ不純物濃度である例を示したが、本実施例では高濃度不純物領域とソース領域（またはドレイン領域）との濃度を異ならせる例を図１６および図１７に示す。

図１６中、５００は基板、５０１、５０２はチャネル形成領域、５０３、５０５はソース領域またはドレイン領域、５０４は高濃度不純物領域、５０６、５０７は低濃度不純物領域（ＬＤＤ領域）、５０８はゲート絶縁膜、５０９はゲート電極、５１０は層間絶縁膜、５１１、５１２はソース電極またはドレイン電極である。

本実施例は、ドーピング工程を一つ増やして高濃度不純物領域５０４に含まれる不純物濃度をソース領域またはドレイン領域５０３、５０５よりも高くする。また、二つのチャネル形成領域に挟まれた領域５０４がソース領域またはドレイン領域５０３、５０５よりも高濃度であるので、ＴＦＴがオン状態の半導体層全体の抵抗を低減しつつ、何らかの理由でＴＦＴに光が入射した場合の光感度を低減する。

なお、実施の形態１と同様に、二つのチャネル形成領域５０１、５０２に挟まれた領域を高濃度不純物領域５０４のみとすることを特徴としている。また、実施の形態１と同様に、互いに隣り合うゲート電極５０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域５０６、５０７の幅ｄ２より短く設計することによって二つのチャネル形成領域の間隔を縮小することができ、一つの画素に対するＴＦＴの占める面積を縮小することができる。

また、また、図１６に示すＴＦＴ構成において、実施の形態２のように、互いに隣り合うゲート電極の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域の幅ｄ２と同じ長さに設計しても効果が得られる。

図１７中、６００は基板、６０１、６０２はチャネル形成領域、６０３、６０５はソース領域またはドレイン領域、６０４は高濃度不純物領域、６０６、６０７は低濃度不純物領域（ＬＤＤ領域）、６０８はゲート絶縁膜、６０９はゲート電極、６１０は層間絶縁膜、６１１、６１２はソース電極またはドレイン電極である。

本実施例は、ドーピング工程を一つ増やして高濃度不純物領域６０４に含まれる不純物濃度を低濃度不純物領域６０６，６０７より高くし、ソース領域またはドレイン領域６０３、６０５よりも低くする。

なお、実施の形態１と同様に、二つのチャネル形成領域６０１、６０２に挟まれた領域を高濃度不純物領域６０４のみとすることを特徴としている。また、実施の形態１と同様に、互いに隣り合うゲート電極６０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域６０６、６０７の幅ｄ２より短く設計することによって二つのチャネル形成領域の間隔を縮小することができ、一つの画素に対するＴＦＴの占める面積を縮小することができる。

また、図１７に示すＴＦＴ構成においても、実施の形態２のように、互いに隣り合うゲート電極の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向の幅を低濃度不純物領域の幅ｄ２と同じ長さに設計しても効果が得られる。

なお、本実施例は、実施の形態１乃至４、実施例１乃至４のいずれか一と自由に組み合わせることが可能である。ただし、組み合わせる場合には二つのチャネル形成領域の間に不純物元素を添加するためのドーピング工程を追加することが必要である。

本発明を実施して形成されたＴＦＴは様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８〜図２０に示す。

図１８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。

図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。

図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。

図１８（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。

図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。

図１８（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。

図１９（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。

図１９（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。

なお、図１９（Ｃ）は、図１９（Ａ）及び図１９（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。

また、図１９（Ｄ）は、図１９（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。

ただし、図１９に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。

図２０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本発明を表示部２９０４に適用することができる。

図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。

図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。ちなみに図２０（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施例１、実施例２、実施例３、実施例４、実施例５のうち、いずれか一とどのような組み合わせからなる構成を用いても実現することができる。

本実施例では、実施例４と一部異なるアクティブマトリクス基板の作製工程の例を示す。途中の工程までは実施例４と同じであるので、ここでは簡略化のため詳細な説明を省略する。

実施例４に従って、半導体層にそれぞれの濃度でｎ型またはｐ型不純物元素を添加した後、ゲート電極および容量配線を覆う第３絶縁層を形成する。ここでは、酸化シリコン膜を７０nmの膜厚で形成する。次いで、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するための熱処理工程を行う。ここでは８５０℃、３０分の加熱処理を行う。

そして、第２遮光層１４１７、１４１８を形成する。第２遮光層はＷ、Ｔａ又はＴｉで１００〜１５０nmの厚さで形成する。遮光性をもたせるためにはこの程度の厚さで十分であり、エッチング時に下地の絶縁膜との選択性を考慮してこの厚さとしている。つまり、遮光層が厚い場合は、エッチング時に余裕をも見越してオーバーエッチングをかける必要があるが、その場合早くエッチングが進む場所は下地の絶縁膜が薄くなってしまい好ましくない。また、第２遮光層は、絶縁膜に形成された開口部において、半導体層の高濃度不純物領域とコンタクトを形成している。

次いで、水素化処理をおこなった後、有機樹脂材料からなる第４絶縁層１４１９を形成する。ここでは膜厚４００nmのアクリル樹脂膜を用いる。次いで、第２遮光層１４１７、１４１８に達するコンタクトホールを形成した後、ソース又はドレイン配線１４２０、１４２１を形成する。本実施例ではこれらを、Ｔｉ膜を１００nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜１５０nmをスパッタ法で連続して形成した３層構造の積層膜としている。

次いで、図２２（Ａ）で示すようにアクリルからなる第５絶縁層１４２２を形成する。第５絶縁層１４２２上にＷ、Ｔａ、Ｔｉなどの導電層を１００nmの厚さに成膜し、第３遮光層１４２３を形成する。さらに第６絶縁層１４２４を形成する。次いで、ドレイン電極に達するコンタクトホール形成する。１００nmの透明導電膜（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を形成した後、パターニングして画素電極１４２５を形成する。図２２（Ｂ）において、点線Ｆ−Ｆ’で切断した断面図が図２２（Ａ）に相当する。

こうして画素部には、表示領域（画素サイズ２３μm×２３μm）の面積（開口率７４．５％）を確保しつつ、ｎチャネル型ＴＦＴが形成され、十分な保持容量（５５．２ｆF）を得ることができる。

また、本実施例は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施例１、実施例２、実施例３、実施例４、実施例５、実施例６のうち、いずれか一と自由に組み合わせることができる。

本実施例では、実施の形態４に従ってアクティブマトリクス基板を形成する作製工程を示す。

まず、実施の形態４と同様に絶縁表面を有する基板上に導電膜を形成し、パタ−ニングを施すことにより第１遮光層を形成する。この第１遮光層はパタ−ン形成され、走査線を兼ねている。

この第１遮光層は後に形成される活性層を光から保護する遮光層として機能する。ここでは基板として石英基板を用い、第１遮光層としてポリシリコン膜(膜厚５０nm)とタングステンシリサイド(Ｗ−Ｓｉ)膜(膜厚１００nm)の積層構造を用いた。また、ポリシリコン膜はタングステンシリサイドから基板への汚染を保護するものである。基板には石英基板の他に、ガラス基板、プラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。また、基板のＴＦＴを形成する表面に、基板からの不純物拡散を防ぐために、酸化珪素膜、窒化珪素膜または酸窒化珪素膜などの絶縁膜から成る下地膜を形成するとよい。第1遮光膜としては、導電型を付与する不純物元素がド−プされた多結晶珪素やＷＳｉx
（x＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造を用いることができる。

次いで、第1遮光層を覆う絶縁膜(第１絶縁層)を膜厚１００〜１０００nm(代表的には３００〜５００nm)で形成する。ここではＣＶＤ法を用いた膜厚１００nmの酸化珪素膜とＬＰＣＶＤ法を用いた膜厚２８０nmの酸化珪素膜を積層させる。

また、絶縁膜を形成した後、絶縁表面を化学的及び機械的に研磨する処理(代表的にはＣＭＰ技術)等により平坦化しても良い。例えば、絶縁膜表面の最大高さ(Rmax)が０．５μm以下、好ましくは０．３μm以下となるようにする。

次いで、第１非晶質半導体膜を膜厚１０〜１００nmで形成する。ここでは膜厚６９nmの非晶質珪素（(アモルファスシリコン膜)はＬＰＣＶＤ法を用いて形成する。他の手段として非晶質珪素膜はスパッタ法、プラズマＣＶＤ法等により成膜することも可能である。次いで、この第１非晶質半導体層を結晶化させる技術として特開平８−７８３２９号公報記載の技術を用いて結晶化さ第１結晶性半導体膜を形成する。この結晶化法は、非晶質珪素膜に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶性半導体膜を形成するものである。ここでは結晶化を助長する金属元素としてニッケルを用い、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（６００℃、８時間）を行う。勿論、結晶化に際しては上記公報記載の
技術に限定されるものではなく、公知の結晶化処理を用いることが可能である。

次いで、ＴＦＴの活性層とする領域からニッケルをゲッタリングする。ここでは、ゲッタリング方法として希ガスを含む非晶質半導体膜を用いて行う例を示す。上記レ−ザ−光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５nmの酸化膜からなるバリア層を形成する。次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を膜厚１５０nmで形成する。本実施例のスパッタ法による成膜条件は、成膜圧力を０．３Paとし、ガス(Ａｒ)流量を５０(sccm)とし、成膜パワ−を３kWとし、基板温度を１５０℃とする。なお、上記条件での非晶質珪素膜に含まれるアルゴン元素の原子濃度は、３×１０²⁰/cm³〜６×１０²⁰/cm³、酸素の原子濃度は１×１０¹⁹/cm³〜３×１０¹⁹/cm³である。その後、ランプアニ−ル装置を用いて６
５０℃、３分の熱処理を行いゲッタリングする。なお、ランプアニ−ル装置の代わりに電気炉を用いてもよい。

次いでバリア層を含むエッチングストッパ−として、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

次にゲッタリング処理が終了した第１結晶性半導体膜上に第２非晶質珪素膜を１０〜２００nmで形成する。第２非晶質珪素膜は連続発振レーザー光を照射して結晶化を行う。レーザー照射による結晶化された膜は第２結晶性半導体膜とする。

例えば、第１結晶性半導体膜を用いてＴＦＴを作製すると、移動度は３００cm²/Vs程度であるが、第２結晶性半導体膜を用いてＴＦＴを作製すると移動度は５００〜６００cm²/Vs程度と著しく向上する。

また、第１結晶性半導体膜があることで第２非晶質珪素膜をレーザー照射する際の保護膜となり下地膜との応力緩和の効果がある。

第１結晶性半導体膜と第２結晶性半導体膜の積層構造で形成される活性層は、その表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された活性層形成する。活性層を形成した後、レジストからなるマスクを除去する。

以降の工程は実施例１に従って、ＴＦＴを形成し、アクティブマトリクス基板を完成させればよい。

また、本実施例は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施例１、実施例２、実施例３、実施例４、実施例５、実施例６、実施例７のうち、いずれか一と自由に組み合わせることができる。

本実施例では、実施例８と異なる方法で第１非晶質半導体膜の結晶化を行った例について説明する。

実施例８に従って、下地絶縁膜上に第１の非晶質珪素膜を成膜する。そして、６００℃の窒素雰囲気で２４時間熱処理を行った。また、ＬＰＣＶＤ法で直接成膜することもできる。本実施例で形成した結晶性半導体膜は実施例８で形成した結晶性半導体膜と比べ、結晶の粒径は小さいことが特徴的である。

続いて、結晶性半導体膜上に第２の非晶質珪素膜を１０〜２００nmで形成する。第２の非晶質珪素膜は連続発振のレーザー光を用いて結晶化を行う。レーザー照射による結晶化された膜は第２結晶性半導体膜とする。本実施例で得られた結晶性半導体膜は実施例８の第２結晶性半導体膜と同様な特性をもつ。こうして高い電気特性をもったＴＦＴを形成する結晶性半導体膜を形成することができる。

本発明の断面図及び上面図。（実施の形態１）本発明の断面図及び上面図。（実施の形態２）オン電流値の確率分布を示すグラフ。オフ電流値の確率分布を示すグラフ。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。画素の上面図を示す図。液晶モジュールの外観を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。アクティブマトリクス基板の作製工程を示す図。本発明の断面図を示す図。（実施例５）本発明の断面図を示す図。（実施例５）電子機器の一例を示す図。電子機器の一例を示す図。電子機器の一例を示す図。実施の形態３の薄膜トランジスタ及び画素構造の断面図。アクティブマトリクス基板の作製工程を示す図。（実施例７）本発明の構造におけるＬＤＤ領域の電界強度分布をシミュレーションにより求めた結果を示すデータ。従来の構造におけるＬＤＤ領域の電界強度分布をシミュレーションにより求めた結果を示すデータ。本発明の構造と従来の構造のＴＦＴの静特性を示すグラフ。実施の形態４の薄膜トランジスタ及び画素構造の断面図。従来例を示す図。

Claims

絶縁表面上に遮光性を有する第１導電層を形成し、
前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１非晶質半導体膜を形成し、該第１非晶質半導体膜を加熱処理により溶融させることなく結晶化させて第１結晶性半導体膜を形成し、
前記第１結晶性半導体膜上に第２非晶質半導体膜を接して形成し、レーザー光を照射して、当該照射領域における前記第２非晶質半導体膜の一部又は全部を溶融させた後、結晶化する段階を有することを特徴とする半導体装置の作製方法。
絶縁表面上に遮光性を有する第１導電層を形成し、
前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１結晶性半導体膜を形成し、
前記第１結晶性半導体膜上に第２非晶質半導体膜を接して形成し、レーザー光を照射して、当該照射領域における前記第２非晶質半導体膜の一部又は全部を溶融させた後、結晶化する段階を有することを特徴とする半導体装置の作製方法。
絶縁表面上に遮光性を有する第１導電層を形成し、
前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１非晶質半導体膜を形成し、該第１非晶質半導体膜中に金属元素を導入する工程と、前記第１非晶質半導体膜中を加熱処理により溶融させることなく結晶化させて第１結晶性半導体膜を形成し、
前記第１結晶性半導体膜上に第２非晶質半導体膜を接して形成し、レーザー光を照射して、当該照射領域における前記第２非晶質半導体膜の一部又は全部を溶融させた後、結晶化する段階を有することを特徴とする半導体装置の作製方法。
請求項３において、前記金属元素は、Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種、又は複数種類の元素であることを特徴とする半導体装置の作製方法
請求項１乃至４のいずれか一において、前記レ−ザ光は、連続発振のYAGレ−ザ、YVO₄レ−ザ、YLFレ−ザ、YalO₃レ−ザ、ガラスレ−ザ、ルビ−レ−ザ、アレキサンドライドレ−ザ、Ti：サファイヤレ−ザから選ばれた一種から発振されたものであることを特徴とする半導体装置の作製方法。
請求項１乃至４のいずれか一において、前記レ−ザ光は、連続発振のエキシマレ−ザ、Arレ−ザ、Krレ−ザ、CO₂レ−ザから選ばれた一種から発振されたものであることを特徴とする半導体装置の作製方法。
請求項１乃至４のいずれか一において、前記レ−ザ光は、連続発振のヘリウムカドミウムレ−ザ、銅蒸気レ−ザ、金蒸気レ−ザから選ばれた一睡から発振されたものであることを特徴とする半導体装置の作製方法。
絶縁性基板上に第１結晶性半導体膜と第２結晶性半導体膜が接して形成され、前記絶縁性基板と前記第１結晶性半導体膜との間に形成された第１遮光膜と、前記第２結晶性半導体膜の前記絶縁性基板とは反対側に形成されたゲ−ト電極と、前記ゲ−ト電極の上層に形成された画素電極と、前記ゲ−ト電極と前記画素電極との間に形成された第３遮光層と、前記ゲ−ト電極と前記第３遮光層との間に形成された第２遮光層とを有し、
前記第２結晶性半導体膜の平均結晶粒径は、前記第１結晶性半導体膜の平均結晶粒径よりも大きいことを特徴とする半導体装置。
絶縁性基板上に画素電極と、薄膜トランジスタと、容量素子とが設けられ、前記絶縁性基板上に形成された第１遮光層と、前記第１遮光層に形成された第１絶縁層と、前記第１絶縁層上に接して形成された第１結晶性半導体膜と第２結晶性半導体膜と、前記第１結晶性半導体膜と前記第２結晶性半導体膜上に形成された第２絶縁層と、前記第２絶縁層上に形成されたゲ−ト電極と、容量配線と、前記ゲ−ト電極及び容量配線上に形成された第３絶縁層と、前記第３絶縁層上に形成された第２遮光層と、前記第２遮光層上に形成された第4絶縁層と、前記第4絶縁層上に形成されたソ−ス及びドレイン配線と、前記ソ−ス及びドレイン配線上に形成された第5絶縁層と、前記第5絶縁層上に形成された第3遮光層と、前記第3遮光層上に形成された第6絶縁層と、前記第6絶縁層上に形成された画素電極とを有し、
前記第２結晶性半導体膜、前記第２絶縁層、前記容量配線、前記第３絶縁層、及び第２遮光層の重畳部において前記容量素子を形成し、前記第２遮光層が前記ゲ−ト電極上に延在していることを特徴とする半導体装置。