JP5663651B2 - 半導体装置 - Google Patents

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柴田 寛
寛 柴田
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Description

本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用
いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは
ICや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。

液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてTFTを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。

このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには
、TFTに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるよ
うにする必要がある。一般的には、画素内に保持容量(Cs)
を備えることで映像信号の電位を保持している。

上記保持容量(Cs)の構造やその形成法として様々な提案がなされているが、製造工
程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜
であるTFTのゲート絶縁膜を保持容量(Cs)の誘電体として利用することが望ましい
。従来では、走査線と同じ配線層を用いて上部電極となる容量配線を設け、上部電極(容
量配線)/誘電体層(ゲート絶縁膜)/下部電極(半導体膜)により保持容量(Cs)を
構成することが行われていた。

また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し
、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素
の表示データ保持特性が向上して表示品質が向上する。

こうした要求は、液晶表示装置の高精細化(画素数の増大)及び小型化に伴う各表示画素ピ
ッチの微細化を進める上で大きな課題となっている。

加えて、上述した従来の画素構成では高開口率と大きな保持容量の両立が難しいという問
題がある。

また、バックライトを使用する液晶表示装置、特にプロジェクター用の液晶表示装置に
おいて各画素に配置されるTFT特性に変動が生じ、画質の劣化等が問題となっていた。

TFT特性の変動の原因を調べたところ、本発明者は、回折した光(干渉した光とも呼
ばれる)が半導体層に達している、即ち、半導体層に重なるよう光の照射側に設けられた
遮光層の端部を廻り込んで光が半導体層に照射されていることが原因の一つであることを
見出した。

図2にシミュレーション結果を示す。図2は、基板200上に半導体層201を形成し
、その半導体層201を覆って150nmの膜厚を有する絶縁膜202を設け、該絶縁膜
202上に光透過率0%の遮光層203を設けたアクティブマトリクス基板を想定し、光
源からの光を照射した際、遮光層203の端部を0mとし、回折した光の強度を計算した
。なお、横軸は遮光層203の端部からの距離Xmを指し、縦軸は光の強度を指しており
、開口部(グラフ左半分の−の領域に相当)の光の強度の平均を1とした。

図2より遮光層と半導体層の端部が一致するよう配置した場合、図2中のX=0mの縦軸
の値、即ち、光源からの光の約4分の1程度の光強度となっている。従って、遮光層の端
部と半導体層の端部とを一致させた場合、光源からの光の約4分の1程度が半導体層に照
射されることを意味している。

また、X=1μmの縦軸の値は約50分の1の光強度となっており、またX=1.3μm
の縦軸の値は約100分の1の光強度となっている。即ち、遮光層の端部と半導体層の端
部を1μm、または1.3μm離して配置しても微量の光が半導体層に照射されることを
意味している。

従来においても遮光層は設けられていたが、回折した光が与える影響は考慮にいれず、
開口率を向上させるため、即ち遮光層の面積を縮小するため、遮光しようとする半導体層
の端部と遮光層の端部とを少なくとも一致させ、光源からの入射光を防ぐのみの画素構造
としていた。

本発明は上述の問題に設計側から解決策を与えるものであり、遮光層の端部で回折した光
が半導体層に照射されることを防止し、且つ、高い開口率を得ながら十分な保持容量(C
s)を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効
的に低減する事により、高い表示品質をもつ液晶表示装置を提供するものである。

本発明は、半導体層の上方に設けられた第2遮光層で回折した光を第1遮光層またはゲ
ート電極で遮蔽することを特徴としている。図2に示した結果に従えば、一つの遮光層で
回折した光を十分に遮蔽するには、遮光層の面積を大きくする必要が生じ開口率が低減す
るが、異なる層に形成された2つ以上の遮光層を重ねて用いることで遮光層の面積を大き
くすることなく回折した光を遮蔽することができる。なお、第1遮光層は、ソース電極ま
たはドレイン電極と同時に形成した導電パターンで構成してもよいし、ソース電極の一部
またはドレイン電極の一部で構成してもよい。

本明細書で開示する発明の構成は、 絶縁表面上に半導体層と、該半導体層上に絶縁膜と
、該絶縁膜上に前記半導体層と重なるゲート電極と、該ゲート電極上に絶縁膜と、該絶縁
膜上に第1の遮光層と、該第1の遮光層上に絶縁膜と、該絶縁膜上に第2の遮光層とを有
し、 第2の遮光層から半導体層へ向かう方向に光を照射した際、前記第2の遮光層で回
折する光を遮光するよう第2の遮光層の周縁部よりも内側に第1の遮光層及びゲート電極
が配置されていることを特徴とする半導体装置である。

また、他の発明の構成は、 絶縁表面上に半導体層と、該半導体層上に絶縁膜と、該絶
縁膜上に前記半導体層と重なるゲート電極と、該ゲート電極上に絶縁膜と、該絶縁膜上に
第1の遮光層と、該第1の遮光層上に絶縁膜と、該絶縁膜上に第2の遮光層とを有し、
画素部における半導体層の全ての領域において上方には、第2の遮光層とゲート電極とを
重畳させる、若しくは第2の遮光層と第1の遮光層とを重畳させることを特徴とする半導
体装置である。

また、上記各構成において、前記ゲート電極は、島状にパターニングされていることを
特徴としている。

また、上記各構成において、前記ゲート電極は、導電型を付与する不純物元素がドープ
されたpoly−Si、W、WSiX、Al、Ta、Cr、またはMoから選ばれた元素
を主成分とする膜またはそれらの積層膜からなることを特徴としている。

また、本発明は、半導体層の上方に設けられた第3遮光層で回折した光を第2遮光層ま
たはゲート電極で遮蔽することを特徴とし、さらに半導体層の下方に設けられた第1遮光
層で外部からの光(または基板面の反射光等)を遮蔽する。なお、第2遮光層は、ソース
電極またはドレイン電極と同時に形成した導電パターンで構成してもよいし、ソース電極
の一部またはドレイン電極の一部で構成してもよい。

本明細書で開示する発明の構成は、 絶縁表面上に第1の遮光層と、 前記第1の遮光層
上に第1絶縁膜と、 前記第1絶縁膜上に半導体層と、 前記半導体層上に第2絶縁膜と
、 前記第2絶縁膜上に第2配線と、前記第1の遮光層と接続するゲート電極と、 前記
第2配線及び前記ゲート電極上に第3絶縁膜と、 前記第3絶縁膜を間に挟んで前記半導
体層と重なる第2の遮光層と、 前記第2の遮光層上に第4絶縁膜と、 前記第4絶縁膜
上に第3の遮光層とを有し、 第3の遮光層から半導体層に向かう方向に光を照射した際
、前記第3の遮光層で回折する光を第2の遮光層及びゲート電極で遮光させたことを特徴
とする半導体装置である。

上記構成において、前記第2絶縁膜を介して前記半導体層と前記第2配線とが重なるこ
とを特徴としている。

また、上記構成において、前記第2絶縁膜を介して前記第2配線と前記半導体層とが重な
る領域には、前記第2絶縁膜を誘電体とする保持容量が形成されることを特徴としている

また、上記構成において、前記半導体層のうち、前記第2絶縁膜を介して前記第2配線
と重なる領域には、導電型を付与する不純物元素が添加されていることを特徴としている

また、上記構成において、前記第2の遮光層は、導電層または染料を含み遮光性を有す
る樹脂であることを特徴としている。

また、上記構成において、前記第3絶縁膜上に前記半導体層と接する電極と、該電極と
接続する画素電極とを有することを特徴としている。また、前記第3絶縁膜上に前記半導
体層と接する電極は、第2の遮光層と一体形成されたことを特徴としている。

また、上記構成において、前記第1配線は、走査線であり、前記第2配線は、容量配線
であり、前記第2絶縁膜は、ゲート絶縁膜であることを特徴としている。

また、上記構成において、前記ゲート電極は、島状にパターニングされていることを特
徴としている。

また、上記構成において、前記ゲート電極は、導電型を付与する不純物元素がドープさ
れたpoly−Si、W、WSiX、Al、Ta、Cr、またはMoから選ばれた元素を
主成分とする膜またはそれらの積層膜からなることを特徴としている。

本発明により、半導体層の上方に設けられた遮光層で回折した光を遮蔽することができ、
各画素に配置されるTFT特性の変動、代表的にはオフ電流を抑えることができるととも
に、画質の劣化を抑えることができる。

また、本発明により、保持容量を増加させ、また各走査線に接続されている複数の画素
が各々独立した容量配線を持つ構成になることにより各画素は隣接する画素と連続的、又
は同時に信号書き込みが行われる場合にも隣接画素の書き込み電流の影響を受けず、さら
に各容量配線は電流負荷が時間的に分散される事から実効負荷が低減、容量配線抵抗への
要求が緩和される。

従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号
電位を保持する保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達
成しながら良好な表示画像を得る事ができる。

断面構造図を示す図。 遮光層の端部で回折する光強度と、遮光層の端部からの距離との関係を示す図。 画素部の一部を示す上面図。 画素部の作製工程断面図および上面図。 画素部の作製工程断面図および上面図。 画素部の作製工程断面図および上面図。 画素部の作製工程断面図および上面図。 画素部の作製工程断面図および上面図。 画素部の作製工程断面図および上面図。 画素部の上面図。(実施例2) 画素部の上面図。(実施例3) 画素部の上面図。(実施例4) ΔVと光強度の関係を示すグラフ(実施例1〜4) 画素部の作製工程断面図および上面図。(実施例5) オン電流値の分布図。(実施例5) オフ電流値の分布図。(実施例5) 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。

本発明の実施形態について、以下に説明する。

図1は、本発明の実施形態の一例を示した断面図の概略である。図1中、100は基板
、101は走査線(第1遮光層)、102は絶縁膜、103は半導体層、104はゲート
電極、105は絶縁膜、106は第2遮光層、107は絶縁膜、108は第3遮光層、1
09は絶縁膜、110は画素電極、111、113は配向膜、112は液晶材料、114
は対向電極、115は対向基板である。また、116は光源からの光であり、117は第
3遮光層の端部で回折した光である。

本発明は、ソース電極またはドレイン電極の一部を第2遮光層106として用い、工程
数を増やすことなく第3遮光層の端部で回折した光117を遮断する。
こうすることによって、開口率を犠牲にすることなく、回折した光を遮蔽することができ
る。

また、本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極
104と異なる層に走査線101(第1遮光層を兼ねる)を形成することを特徴としてい
る。保持容量を増大することによって、第2遮光層106とゲート電極104とで形成さ
れる寄生容量が存在しても問題にならない画素構造とすることができる。なお、この走査
線101で外部からの光(または基板面で反射する光)を遮蔽する。本発明の一つの画素
におけるTFT周辺の構成の一例を図3に示した。

図3には積層構造を簡略に示すために画素TFTの上面図を工程順に示した。
ここでは簡単に積層工程のみを説明する。

まず、絶縁表面上に走査線402を形成する。次いで走査線を覆う絶縁膜を形成し、該
絶縁膜上に少なくともチャネル形成領域となる領域と重なるように半導体層404を形成
する。(図3(A))なお、走査線は第1遮光層として働く。

次いで、半導体層を覆う絶縁膜を形成し、該絶縁膜上に走査線402と接続するゲート
電極410と、容量配線411とを同時形成する。(図3(B))なお、絶縁膜を介して
ゲート電極410と重なる半導体層の領域がチャネル形成領域となる。また、絶縁膜を介
して容量配線と重なる半導体層は、容量を形成する一方の電極となる。

次いで、ゲート電極及び容量配線を覆う絶縁膜を形成し、該絶縁膜上に半導体層と接続
するソース配線(ソース電極含む)419と、半導体層と接続するドレイン電極418と
を同時形成する。(図3(C))この段階で半導体層の全ての領域においてゲート電極、
ソース配線、またはドレイン電極のいずれか一と重畳させる。なお、ソース配線の一部、
またはドレイン電極の一部は第2遮光層として働く。

次いで、ソース配線、またはドレイン電極を覆う絶縁膜を形成し、該絶縁膜上に第3遮
光層421を形成する。(図3(D))なお、第3遮光層のパターン周縁部は、ゲート電
極のパターンの外側にある程度マージンをもって配置される。
このように第2遮光層と第3遮光層とを設けることによって、第3遮光層の端部で回折し
た光が半導体層に照射されるのを防止することができる。

次いで、第3遮光層を覆う絶縁膜を形成し、該絶縁膜上にドレイン電極と接続する画素
電極423を形成する。(図3(E))なお、画素電極とドレイン電極とを接続する箇所
においては第3遮光層を設けることができないため、できるだけチャネル形成領域との距
離を大きくとることが望ましい。

また、本発明において、保持容量は、下部電極を半導体膜とし、半導体膜を覆う絶縁膜
を誘電体とし、上部電極を容量配線411として形成する。なお、半導体膜を覆う絶縁膜
を部分的に薄膜化することで保持容量の増大を図ってもよい。

また、本構成によれば、各画素のTFTは、チャネル形成領域の上方及び下方に絶縁膜
を介してゲート電極を備えたデュアルゲート構造とすることができ、第1絶縁膜を適切な
膜厚に設定することにより、走査線と他の配線とで形成される寄生容量を抑制しながらT
FTの特性を向上することができる。

また、本発明は従来(容量配線が走査線と平行)と異なり、容量配線が信号線と平行に
なるよう配置されていることを特徴としている。従って、駆動方式から各走査線に対応す
る画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ
独立した容量配線で形成された保持容量と接続されているため隣接画素の書き込み電流に
よる容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。

また、従来は各走査線書き込み期間中の信号線電位(書き込み電位)の低下を防ぐため
に各信号線にはサンプルホールド容量が設けられていたが、本発明においては容量配線が
信号線と平行で、且つ重なるよう配置されているため、信号線の寄生容量が増大して信号
線電位の保持特性が向上することから周辺回路部にサンプルホールド容量を設ける必要が
なくなり、従来と比べ周辺回路を小型化することができる。

また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサ
イズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上
の難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。

以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり説明する。

TFTをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素
電極がマトリクス状に配置された基板(アクティブマトリクス基板)と、対向電極が形成
された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ
等を介して所定の間隔に制御され、画素部の外周部にシール材を用いることで液晶層を封
入している。

また、アクティブマトリクス基板には画素部と、その周辺に形成される走査線駆動回路
と、信号線駆動回路とを備えている。

走査線駆動回路は、走査信号を順次転送するシフトレジスタによって主に構成されてい
る。また、信号線駆動回路は、シフトレジスタとシフトレジスタ出力に基づいて入力され
る映像信号をサンプリングした後、保持し信号線を駆動するサンプルホールド回路により
主に構成されている。

画素部には走査線駆動回路に接続され互いに平行に所定の間隔で配置された複数の走査
線(ゲート配線)と、信号線駆動回路に接続され互いに平行に所定の間隔で配置された複
数の信号線とが交差して配置されており、その交差するそれぞれの位置にTFTを配置す
るとともに、走査線と信号線とで区画される各領域に画素電極が配置されている。この構
成から各画素電極はマトリクス状の配置となる。また、GND(接地)または固定電位に
接続された複数の容量配線が、信号線と平行に設けられている。

以下、本実施例の半導体装置の作製工程を簡略に示す。なお、説明には画素部の一部の
上面図および断面図を示した図4〜13を用いる。

まず、絶縁表面を有する基板401上に導電膜を形成し、パターニングを施すことによ
り走査線402を形成する。(図4(A))

この走査線402は後に形成される活性層を光から保護する遮光層としても機能する。
ここでは基板401として石英基板を用い、走査線402としてポリシリコン膜(膜厚5
0nm)とタングステンシリサイド(W−Si)膜(膜厚100nm)の積層構造を用い
た。また、ポリシリコン膜はタングステンシリサイドから基板への汚染を保護するもので
ある。基板401には石英基板の他に、ガラス基板、プラスチック基板を用いることがで
きる。ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であ
らかじめ熱処理しておいても良い。また、基板401のTFTを形成する表面に、基板4
01からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シ
リコン膜などの絶縁膜から成る下地膜を形成するとよい。走査線402としては、導電型
を付与する不純物元素がドープされたpoly−SiやWSiX(X=2.0〜2.8)
、Al、Ta、W、Cr、Mo等の導電性材料及びその積層構造を用いることができる。

次いで、走査線402を覆う絶縁膜403a、403bを膜厚100〜1000nm(
代表的には300〜500nm)で形成する。(図4(B))ここではCVD法を用いた
膜厚100nmの酸化シリコン膜とLPCVD法を用いた膜厚280nmの酸化シリコン
膜を積層させた。

また、絶縁膜403bを形成した後、絶縁膜表面を化学的及び機械的に研磨する処理(
代表的にはCMP技術)等)により平坦化してもよい。例えば、絶縁膜表面の最大高さ(
Rmax)が0.5μm以下、好ましくは0.3μm以下となるようにする。

次いで、非晶質半導体膜を膜厚10〜100nmで形成する。ここでは膜厚69nmの
非晶質シリコン膜(アモルファスシリコン膜)をLPCVD法を用いて形成した。次いで
、この非晶質半導体膜を結晶化させる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン膜に対して結晶化を助長する金属
元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶質シリコ
ン膜を形成するものである。ここでは結晶化を助長する金属元素としてニッケルを用い、
脱水素化のための熱処理(450℃、1時間)の後、結晶化のための熱処理(600℃、
12時間)を行った。次いで、結晶化率を高め、結晶粒内に残される欠陥を補修するため
のレーザー光(XeCl:波長308nm)の照射を行う。レーザー光には波長400nm
以下のエキシマレーザ光や、YAGレーザの第2高調波、第3高調波を用いる。
いずれにしても、繰り返し周波数10〜1000Hz程度のパルスレーザー光を用い、当該
レーザー光を光学系にて100〜400mJ/cm2に集光し、90〜95%のオーバーラップ
率をもって照射し、シリコン膜表面を走査させればよい。

次いで、TFTの活性層とする領域からNiをゲッタリングする。ここでは、ゲッタリ
ング方法として希ガス元素を含む半導体膜を用いて行う例を示す。上記レーザー光の照射
により形成された酸化膜に加え、オゾン水で表面を120秒処理して合計1〜5nmの酸
化膜からなるバリア層を形成する。次いで、バリア層上にスパッタ法にてゲッタリングサ
イトとなるアルゴン元素を含む非晶質シリコン膜を膜厚150nmで形成する。本実施例
のスパッタ法による成膜条件は、成膜圧力を0.3Paとし、ガス(Ar)流量を50(
sccm)とし、成膜パワーを3kWとし、基板温度を150℃とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、3×1020/cm3〜6×102
0/cm3、酸素の原子濃度は1×1019/cm3〜3×1019/cm3である。その後、ラ
ンプアニール装置を用いて650℃、3分の熱処理を行いゲッタリングする。なお、ラン
プアニール装置の代わりに電気炉を用いてもよい。

次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン
元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去
する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

次いで、得られた結晶構造を有するシリコン膜(ポリシリコン膜とも呼ばれる)の表面
にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状に
エッチング処理して島状に分離された半導体層404を形成する。半導体層404を形成
した後、レジストからなるマスクを除去する。(図4(C1))なお、半導体層404を
形成した後の画素上面図を図4(C2)に示す。図4(C2)において、点線A−A’で
切断した断面図が図4(C1)に相当する。また、図4(C2)は、実施の形態に示した
図3(A)とも対応しており、同じ部分には同一の符号を用いた。

また、半導体層を形成した後、TFTのしきい値(Vth)を制御するためにp型ある
いはn型を付与する不純物元素を添加してもよい。なお、半導体に対してp型を付与する
不純物元素には、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)など周期律第
13族元素が知られている。なお、半導体に対してn型を付与する不純物元素としては周
期律15族に属する元素、典型的にはリン(P)または砒素(As)が知られている。

次いで、保持容量を形成するため、マスク405を形成して半導体層の一部(保持容量
とする領域)406にリンをドーピングする。(図5(A))

次いで、マスク405を除去し、半導体層を覆う絶縁膜を形成した後、マスク407を形
成して保持容量とする領域406上の絶縁膜を除去する。(図5(B)

次いで、マスク407を除去し、熱酸化を行って絶縁膜(ゲート絶縁膜)408aを形
成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は80nmとなった。なお、保
持容量とする領域上に他の領域より薄い絶縁膜408bを形成した。(図5(C1))こ
こでの画素上面図を図5(C2)に示す。図5(C2)において、点線B−B’で切断し
た断面図が図5(C1)に相当する。また、図5中の鎖線内で示した領域は、薄い絶縁膜
408bが形成されている部分である。

次いで、TFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添
加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、T
FTしきい値電圧を制御するための工程である。なお、ここではジボラン(B26)を質
量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分
離を行うイオンインプランテーション法を用いてもよい。

次いで、絶縁膜408a、及び絶縁膜403a、403b上にマスク409を形成し、
走査線402に達するコンタクトホールを形成する。(図6(A))そして、コンタクト
ホールの形成後、マスクを除去する。

次いで、導電膜を形成し、パターニングを行ってゲート電極410および容量配線41
1を形成する。(図6(B))ここでは、リンがドープされたシリコン膜(膜厚150n
m)とタングステンシリサイド(膜厚150nm)との積層構造を用いた。なお、保持容
量は、絶縁膜408bを誘電体とし、容量配線411と半導体層の一部406とで構成さ
れている。

次いで、ゲート電極410および容量配線411をマスクとして自己整合的にリンを低
濃度に添加する。(図6(C1))ここでの画素上面図を図6(C2)
に示す。図6(C2)において、点線C1−C1’で切断した断面図と、点線C2−C2
’で切断した断面図が図6(C1)に相当する。この低濃度に添加された領域のリンの濃
度が、1×1016〜5×1018atoms/cm3、代表的には3×1017〜3×1018
atoms/cm3となるように調整する。また、図6(C2)は、実施の形態に示した
図3(B)とも対応しており、同じ部分には同一の符号を用いた。

次いで、マスク412を形成してリンを高濃度に添加し、ソース領域またはドレイン領
域となる高濃度不純物領域413を形成する。(図7(A))この高濃度不純物領域のリ
ンの濃度が1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1
20atoms/cm3)となるように調整する。なお、半導体層404のうち、ゲート
電極410と重なる領域はチャネル形成領域414となり、マスク412で覆われた領域
は低濃度不純物領域415となりLDD領域として機能する。そして、不純物元素の添加
後、マスク412を除去する。

次いで、ここでは図示しないが、画素と同一基板上に形成される駆動回路に用いるpチ
ャネル型TFTを形成するために、マスクでnチャネル型TFTとなる領域を覆い、ボロ
ンを添加してソース領域またはドレイン領域を形成する。

次いで、マスク412を除去した後、ゲート電極410および容量配線411を覆うパ
ッシベーション膜416を形成する。ここでは、酸化シリコン膜を70nmの膜厚で形成
した。次いで、半導体層にそれぞれの濃度で添加されたn型またはp型不純物元素を活性
化するための熱処理工程を行う。ここでは850℃、30分の加熱処理を行った。

次いで、有機樹脂材料からなる層間絶縁膜417を形成する。ここでは膜厚400nm
のアクリル樹脂膜を用いた。次いで、半導体層に達するコンタクトホールを形成した後、
ドレイン電極418及びソース配線419を形成する。本実施例ではドレイン電極418
及びソース配線419を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm
、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。(図7(
B1))図7(B1)に示すように、ソース配線419とドレイン電極418とで半導体
層への光を遮光する。このソース配線419とドレイン電極418とで後に形成する遮光
層の端部で回折した光を遮断する。なお、図7(B2)において点線D−D’で切断した
断面図が図7(B1)に相当する。また、図7(B2)は、実施の形態に示した図3(C
)とも対応しており、同じ部分には同一の符号を用いた。

次いで、水素化処理をおこなった後、アクリルからなる層間絶縁膜420を形成する。
次いで、層間絶縁膜420上に遮光性を有する導電膜100nmを成膜し、遮光層421
を形成する。(図8(A))図8(A)において、点線E−E’で切断した断面図が図8
(B)に相当する。また、図8(B)は、実施の形態に示した図3(D)とも対応してお
り、同じ部分には同一の符号を用いた。

次いで、層間絶縁膜422を形成する。次いで、ドレイン電極418に達するコンタク
トホール形成する。次いで、100nmの透明導電膜(ここでは酸化インジウム・スズ(
ITO)膜)を形成した後、パターニングして画素電極423、424を形成する。(図
9(A))図9(A)において、点線F−F’で切断した断面図が図9(B)に相当する
。また、図9(B)は、実施の形態に示した図3(E)とも対応しており、同じ部分には
同一の符号を用いた。

こうして画素部には、表示領域(画素サイズ23μm×23μm)の面積(開口率74
.5%)を確保しつつ、nチャネル型TFTでなる画素TFTが形成され、十分な保持容
量(55.2fF)を得ることができる。

なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。
例えば、各導電膜としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、
タングステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素、または前記
元素を組み合わせた合金膜(代表的には、Mo―W合金、Mo―Ta合金)を用いること
ができる。また、各絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコ
ン膜や有機樹脂材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(
ベンゾシクロブテン)等)
膜を用いることができる。

また、こうして得られたTFTのオフ電流は小さく、画素部のTFTとして適している
。また、TFTの特性の変動が小さい。図9にそのTFTの特性の変動を光強度とΔV(
V−T曲線の変動値)との関係を示す。このΔVは、V−T曲線を求め、光源からの光を
100%とし、V−T曲線の縦軸である透過率Tが50%の値の時のVの値が、画素部に
おいて最初に印加される画素の値と、最後に印加される画素の値とで異なっており、その
差の絶対値を示している。このΔVの値が小さければ小さいほど、TFT特性の変動が小
さいと言える。また、横軸の光強度(測定で使用した光源)に対する変化が小さければ小
さいほど、光に対する劣化が小さいと言える。

本実施例は実施例1の画素構造に代えて図10に示した画素構造とした例を示す。

本実施例は、実施例1とソース配線、ドレイン電極のパターン形状が異なるだけで他の
構造は同一であるため、ここでは異なる点についてのみ説明することとする。

実施例1では遮光層で半導体層の遮光を行いつつ、さらにソース配線の一部で半導体層
の遮光を行い、加えてゲート電極と絶縁膜を介して一部が重なるドレイン電極を設けて半
導体層の遮光を行う構造としたが、本実施例では、遮光層521でのみ半導体層の遮光を
行う例である。

なお、図10(A)は、図7(B2)と対応しており、ソース配線419に代えてソー
ス配線519、ドレイン電極418に代えてドレイン電極518とする。また、図10(
B)は、図8(B)と対応しており、遮光層421と同じパターン形状である遮光層52
1とする。

図13に本実施例のTFTの特性の変動を光強度とΔV(V−T曲線の変動値)との関
係を示す。本実施例は、実施例1と比べTFTの変動が大きい一方、本実施例の画素構造
とすることによって、実施例1でゲート電極とドレイン電極とそれらの電極に挟まれた絶
縁膜とで形成される寄生容量を低減することができる。

本実施例は実施例1の画素構造に代えて図11に示した画素構造とした例を示す。

本実施例は、実施例1と遮光層のパターン形状が異なるだけで他の構造は同一であるた
め、ここでは異なる点についてのみ説明することとする。

実施例1では遮光層のパターン形状はゲート電極を完全に覆う形状(ゲート電極の端部
と遮光層の端部が一致しない)としていたが、本実施例では、実施例1よりも遮光層のパ
ターン形状を小さくし、遮光層621の端部がゲート電極の端部と一部一致させる例であ
る。

なお、図11は、図8(B)と対応しており、遮光層421と異なるパターンである遮
光層621とする。

図13に本実施例のTFTの特性の変動を光強度とΔV(V−T曲線の変動値)との関
係を示す。本実施例は、実施例1と比べTFTの変動が大きい一方、本実施例の画素構造
とすることによって、開口率を向上することができる。また、本実施例と実施例1の実験
結果から、遮光層のパターン形状だけでも特性変動に影響があることが読み取れる。

本実施例は実施例1の画素構造に代えて図12に示した画素構造とした例を示す。

本実施例は、実施例1と画素電極のコンタクト位置が異なるだけで他の構造は同一であ
るため、ここでは異なる点についてのみ説明することとする。

実施例1ではドレイン電極と画素電極とのコンタクト位置と、ゲート電極と走査線との
コンタクト位置を離して配置する構造としていたが、本実施例では、両方のコンタクト位
置をほぼ同一の位置に配置した例である。また、図12に示したように半導体層のパター
ン形状と、容量配線の形状も若干変更した。

なお、図12(A)は、図7(B2)と対応しており、ソース配線419に代えてソー
ス配線719、ドレイン電極418に代えてドレイン電極718とする。また、図12(
B)は、図8(B)と対応しており、遮光層421と異なるパターン形状である遮光層7
21とする。また、図12(C)は、図9と対応しており、画素電極423と同じパター
ン形状である画素電極723とする。

図13に本実施例のTFTの特性の変動を光強度とΔV(V−T曲線の変動値)との関
係を示す。本実施例は、実施例1と比べTFTの変動が大きい一方、本実施例の画素構造
とすることによって、開口率を向上することができる。また、本実施例と実施例1の実験
結果から、画素電極のコンタクト位置だけでも特性変動に影響があることが読み取れる。

本実施例では、実施例1とは異なるTFT構造を示す。

実施例1のTFT構造は、ソース領域およびドレイン領域の間に二つのチャネル形成領
域を有した構造(ダブルゲート構造)となっている。このようなダブルゲート構造とする
ことでTFTの特性不良に対して冗長性を持たせることができるため、有効である。しか
し、実施例1のTFTは、ダブルゲート構造とすることで画素一つに対するTFTの占め
る面積が大きくなり、開口率が低下していた。そこで本実施例では、図14(A)に示し
たように、図7(A)の工程の際でのレジストマスク412の設計をレジストマスク81
2に変え、二つのチャネル形成領域の間に低濃度不純物領域(LDD領域)を設けない構
造とする。なお、図7(A)の工程までは実施例1に従って素子基板を形成すればよい。
図14(A)に示したレジストマスク812をマスクとして高濃度のドーピングを行い、
高濃度不純物領域813を形成する。二つのチャネル形成領域814の間の半導体領域は
、ソース領域またはドレイン領域と同程度に不純物元素を含有している高濃度不純物領域
813である。本実施例のTFT構成とすることで二つのチャネル形成領域814の間隔
を短くすることができ、画素一つに対するTFTの占める面積を小さくすることができる

次いで、実施例1と同様にマスクを除去した後、ゲート電極及び容量配線を覆う絶縁膜
816、817を形成し、該絶縁膜上に半導体層と接続するソース配線(ソース電極含む
)819と、半導体層と接続するドレイン電極818とを同時形成する。(図14(B)
)この段階で半導体層の全ての領域においてゲート電極、ソース配線、またはドレイン電
極のいずれか一と重畳させる。なお、ソース配線の一部、またはドレイン電極の一部は第
2遮光層として働く。

次いで、ソース配線、またはドレイン電極を覆う絶縁膜を形成し、該絶縁膜上に第3遮
光層821を形成する。なお、第3遮光層のパターン周縁部は、ゲート電極のパターンの
外側にある程度マージンをもって配置される。このように第2遮光層と第3遮光層とを設
けることによって、第3遮光層の端部で回折した光が半導体層に照射されるのを防止する
ことができる。

次いで、第3遮光層を覆う絶縁膜を形成し、該絶縁膜上にドレイン電極と接続する画素
電極823を形成する。(図14(C))なお、画素電極とドレイン電極とを接続する箇
所においては第3遮光層を設けることができないため、できるだけチャネル形成領域との
距離を大きくとることが望ましい。

また、本実施例のTFT構造は、実施例1に示したTFTのオン電流値(確率分布曲線
の最大値を示すオン電流値=3.09×10-5A)よりも高いオン電流値(確率分布曲線
の最大値を示すオン電流値=4.24×10-5A)を有し、非常に有効である。図15に
オフ電流値の確率分布図を示す。

図16にオフ電流値の確率分布図を示す。また、実施例1に比べて本実施例のTFTの
オフ電流値は、ほぼ同程度である。図15および図16において、二つのチャネル形成領
域の間隔を1μmとしたサンプルA、2μmとしたサンプルBとを用意して比較を行った
。また、本実施例と比較するために実施例1のTFT構造のサンプルCも用意して測定し
た結果も示している。加えて、本実施例と比較するために、二つのチャネル形成領域の間
に低濃度不純物領域(LDD領域:1μm)のみを形成したサンプルDを用意して測定し
た結果も示している。

さらに、本実施例のTFT構造は、TFTのオフ電流異常の発生割合を低減することが
でき、歩留まり向上にもつながる。それぞれのTFTのオフ電流異常の発生割合を求めた
。マトリクス状に12×17個の画素を配置したサンプルに対して、オフ電流が100f
Aを越える画素の個数の割合をオフ電流異常値を有する画素発生割合として求めたところ
、サンプルAは1%、サンプルBは2%、サンプルCは3%、サンプルDは17%となっ
た。本実施例のTFT構造であるサンプルAが最もオフ電流異常発生率が低い。

これらの実験結果から、本実施例のTFT構造とすることで、画素一つに対するTFT
の占める面積を小さくすることができれば、開口率あるいは保持容量を増加させることが
できる。例えば、実施例1と同等の表示領域(画素サイズ23μm×23μm)の面積(
開口率74.5%)を確保しつつ、nチャネル型TFTでなる画素TFTが形成され、実
施例1よりも大きい保持容量(57.9fF)を得ることができる。

また、本実施例は実施例1乃至4のいずれの構成とも自由に組み合わせることができる

本発明を実施して形成された画素部は様々なモジュール(アクティブマトリクス型液晶
モジュール、アクティブマトリクス型ELモジュール、アクティブマトリクス型ECモジ
ュール)に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発
明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、
パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書
籍等)などが挙げられる。それらの一例を図17〜図19に示す。

図17(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表
示部2003、キーボード2004等を含む。本発明を表示部2003に適用することが
できる。

図17(B)はビデオカメラであり、本体2101、表示部2102、音声入力部210
3、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表
示部2102に適用することができる。

図17(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、
カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。
本発明は表示部2205に適用できる。

図17(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム
部2303等を含む。本発明は表示部2302に適用することができる。

図17(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレー
ヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、
操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Dig
tial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部2402に適用することができ
る。

図17(F)はデジタルカメラであり、本体2501、表示部2502、接眼部250
3、操作スイッチ2504、受像部(図示しない)等を含む。本発明を表示部2502に
適用することができる。

図18(A)はフロント型プロジェクターであり、投射装置2601、スクリーン26
02等を含む。本発明は投射装置2601の一部を構成する液晶モジュール2808に適
用することができる。

図18(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラ
ー2703、スクリーン2704等を含む。本発明は投射装置2702の一部を構成する
液晶モジュール2808に適用することができる。

なお、図18(C)は、図18(A)及び図18(B)中における投射装置2601、
2702の構造の一例を示した図である。投射装置2601、2702は、光源光学系2
801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズ
ム2807、液晶モジュール2808、位相差板2809、投射光学系2810で構成さ
れる。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式
の例を示したが、特に限定されず、例えば単板式であってもよい。また、図18(C)中
において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや
、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。

また、図18(D)は、図18(C)中における光源光学系2801の構造の一例を示
した図である。本実施例では、光源光学系2801は、リフレクター2811、光源28
12、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で
構成される。なお、図18(D)に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、IRフィルム等の光学系を設けてもよい。

ただし、図18に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びELモジュールでの適用例は図示していない

図19(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部29
03、表示部2904、操作スイッチ2905、アンテナ2906、画像入力部(CCD
、イメージセンサ等)2907等を含む。本発明を表示部2904に適用することができ
る。

図19(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、300
3、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表
示部3002、3003に適用することができる。

図19(C)はディスプレイであり、本体3101、支持台3102、表示部3103
等を含む。本発明は表示部3103に適用することができる。

ちなみに図19(C)に示すディスプレイは中小型または大型のもの、例えば5〜20
インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには
、基板の一辺が1mのものを用い、多面取りを行って量産することが好ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適
用することが可能である。また、本実施例の電子機器は実施例1〜5のどのような組み合
わせからなる構成を用いても実現することができる。

Claims (1)

  1. 第1の導電膜と、
    前記第1の導電膜上の、第1の絶縁膜と、
    前記第1の絶縁膜上の、半導体膜と、
    前記半導体膜上の、第2の絶縁膜と、
    前記第2の絶縁膜上の、第2の導電膜と、
    前記第2の導電膜上の、第3の絶縁膜と、
    前記第3の絶縁膜上の、第3の導電膜と、
    前記第3の絶縁膜上の、第4の導電膜と、
    前記第3の導電膜、及び前記第4の導電膜上の、第4の絶縁膜と、
    前記第4の絶縁膜上の、遮光膜と、を有し、
    前記半導体膜は、屈曲部を有し、
    前記半導体膜は、ソース領域及びドレイン領域を有し、
    前記第3の導電膜は、前記ソース領域又は前記ドレイン領域の一方と電気的に接続され、
    前記第4の導電膜は、前記ソース領域又は前記ドレイン領域の他方と電気的に接続され、
    前記半導体膜は、1のゲート電極と重なる第1の領域を有し、
    前記第1の領域は、チャネル形成領域であり、
    前記半導体膜は、2のゲート電極と重なる第2の領域を有し、
    前記第2の領域は、チャネル形成領域であり、
    前記半導体膜は、前記第1の領域と、前記第2の領域との間に、第3の領域を有し、
    前記第2の導電膜は、前記第1のゲート電極として機能する領域と、前記第2のゲート電極として機能する領域を有し、
    前記第3の領域は、前記第1の導電膜と重なる領域を有し、
    前記第1の導電膜は、導電型を付与する不純物元素がドープされたpoly−Si、WSi(X=2.0〜2.8)、Al、Ta、W、Cr、又はMoを有し、
    少なくとも前記第1の領域は、前記第1の導電膜と、前記第1の絶縁膜と、前記第2の絶縁膜と、前記第2の導電膜と、前記第3の絶縁膜と、前記第4の絶縁膜と、前記遮光膜と、重なる領域を有し、
    前記第4の導電膜は、画素電極と電気的に接続され、
    前記遮光膜は、前記画素電極の上方からみたとき、前記画素電極を囲むように配置され、
    前記遮光膜は、樹脂を有することを特徴とする半導体装置。
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