JP2003163221A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法

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Abstract

(57)【要約】 【課題】 結晶の位置と大きさを制御することにより、
チャネル領域或いはＴＦＴ形成領域を一つの結晶の集合
（ドメイン）で形成し、ＴＦＴのばらつきを抑えること
を目的とする。 【解決手段】 非晶質シリコン膜に対して、チャネル形
成領域或いはチャネル形成領域やソース及びドレイン領
域等も含むＴＦＴ形成領域の周囲を選択的にレーザー照
射を行い、各ＴＦＴ形成領域を孤立させて、結晶化を助
長する金属元素（代表的にはＮｉ）を添加し、加熱処理
を行うことにより、結晶の集合（ドメイン）の位置を任
意に定める事を可能とするものである。結晶の集合（ド
メイン）の位置を任意に制御することにより、ＴＦＴの
ばらつきを抑えることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置の作製方法に関する。特に本発明は、非晶質構造
を有する半導体膜を結晶化させる技術に関する。
【０００２】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜をＴＦＴの活性層（ソース、ドレイン領
域及びチャネル形成領域を含む半導体領域を指してい
う）を形成し、このＴＦＴを応用して大面積集積回路を
有する半導体装置の開発が進んでいる。
【０００３】ＴＦＴの代表的な応用例は、画素電極をマ
トリクス上に配置して、画素電極の各々に接続するスイ
ッチング素子への適用であり、これはアクティブマトリ
ックス型液晶表示装置とも呼ばれ注目を集めている。
【０００４】アクティブマトリクス型液晶表示装置は、
当初非晶質シリコン膜（アモルファスシリコン膜）を用
いてＴＦＴが形成されてきたが、より高性能を求めるた
めに結晶質シリコン膜（ポリシリコン膜）を活性層にし
たＴＦＴ（以下ポリシリコンＴＦＴとも記す）を作製す
ることが試みられている。このポリシリコンＴＦＴは、
電界効果移動度が高いことから、いろいろな機能を備え
た回路を形成することも可能である。
【０００５】ポリシリコンＴＦＴを用いたアクティブマ
トリクス型液晶表示装置に搭載される液晶モジュールに
は、機能ブロックごとに画像表示を行う画素部や、ＣＭ
ＯＳ回路を基本としたシフトレジスタ回路、レベルシフ
タ回路、バッファ回路、サンプリング回路などの画素部
を制御するための駆動回路部が一枚の基板上に形成する
ことも可能である。
【０００６】特性の良いポリシリコンＴＦＴを得る為に
は、高品質の結晶質シリコン膜を作製する技術が必要で
あり、代表的にはエキシマレーザーを用いた結晶化技術
が広く知られている。
【０００７】一方、結晶質シリコン膜をガラス基板上に
得る他の技術として特開平８−７８３２９号公報記載の
技術が開示されている。同公報記載の技術は非晶質シリ
コン膜に対して結晶化を助長する金属元素（代表的には
Ｎｉ）を選択的に添加し、加熱処理を行うことで添加領
域を起点として広がる結晶質シリコン膜を形成するもの
であり、得られる結晶粒のサイズは非常に大きい。
【０００８】上記公報技術は、金属元素を用いないで結
晶化を行う場合と比べて金属元素の作用により非晶質シ
リコン膜の結晶化温度を５０〜１００℃程度下げること
が可能であり、結晶化に要する時間も金属元素を用いな
いで結晶化を行う場合に比べ１／５〜１／１０に低減す
ることができ、生産性に置いても優れたものである。
【０００９】
【発明が解決しようとする課題】上記公報（特開平８−
７８３２９号公報）の技術により得られる結晶質シリコ
ン膜は、柱状の結晶の集合（ドメインとも呼ぶ）が多数
形成され、一つの結晶の集合（ドメイン）における全て
の結晶は同じ結晶配向を有しており、その結晶の集合
（ドメイン）のサイズは約２００μm〜３００μmもの大
きさを有した独特の結晶構造を持っている。また、隣り
合う結晶の集合（ドメイン）とは、配向が異なっており
各集合間に境界を有している。この一つの結晶の集合の
内にチャネル形成領域を配置してＴＦＴを形成すれば、
単結晶と同程度の電気特性が得られると予想される。
【００１０】しかし、上記公報の技術を含む従来の技術
では、結晶の集合の位置を精密に制御することが不可能
であり、それぞれのＴＦＴの配置に合わせて、チャネル
形成領域を一つの結晶の集合で形成することは困難であ
った。即ち、画素部と駆動回路部を形成する全てのＴＦ
Ｔに対して、結晶の集合の位置とチャネル形成領域の位
置を合致させることは殆ど不可能である。
【００１１】上記公報（特開平８−７８３２９号公報）
の技術により得られる結晶質シリコン膜は、結晶化を助
長する金属元素（代表的にはＮｉ）を含んでいる。金属
元素が結晶質シリコン膜中に多量に存在していることは
その半導体を用いた装置の信頼性や電気的安定性を阻害
するものであり望ましくない。非晶質シリコン膜の結晶
化後に、ゲッタリングという手法を用いて金属元素を速
やかに除去するか、電気特性に影響しない程度にまで低
減することが望ましい。また、結晶成長のメカニズムか
ら考えると、結晶の集合（ドメイン）の境界に大部分の
金属元素が集まっている。
【００１２】従って、その結晶質シリコン膜をＴＦＴの
活性層に用いた場合、電気特性が高い長所を有する反
面、隣り合う結晶の集合（異なる配向を有する結晶の集
合）との境界の存在の有無、或いは、形成される結晶の
集合のサイズの違いにより各々のＴＦＴ特性に若干の
差、すなわちばらつきが生じてしまう。
【００１３】画素部に配置されたＴＦＴに電気的特性の
ばらつきがあれば、各画素電極に印可する電圧のばらつ
きが生じ、そのため透過光量のばらつきも生じ、それが
表示ムラとなって観察者の目に映ることになる。現在の
時点では、このばらつきは許容範囲内であり、問題ない
程度であるが、今後、画素サイズの微細化がさらに進
み、より高詳細な画像が求められた場合、このばらつき
が非常に重大な問題になってくる。
【００１４】将来、さらにデザインルールの縮小ととも
にチャネル形成領域のサイズ（チャネル長、チャネル
幅）が微細化するため、どうしても結晶の集合の境界を
チャネル形成領域に有するＴＦＴも形成され、そのＴＦ
Ｔ特性（移動度、Ｓ値、オン電流値、オフ電流値等）は
境界のないチャネル形成領域を有するＴＦＴと比べて差
が生じ、それが表示のばらつきの原因となる。
【００１５】また、現在の時点では、ガラス基板の歪み
点以下、即ち約６００℃以下のプロセス温度で均一な粒
径を有する結晶質シリコン膜を形成する試みは幾つか提
案されているものの、最適といえる手段は見いだされて
いない。
【００１６】従来、均一性の高い結晶質シリコン膜を得
ることと、高い移動度を得ることを両立させることは困
難であった。加えて、６００℃以下のプロセスで作製す
ることも困難であった。
【００１７】本発明は上記問題点を鑑みてなされたもの
であり、結晶の位置と大きさを制御することにより、チ
ャネル領域或いはＴＦＴ形成領域を一つの結晶の集合
（ドメイン）で形成し、ＴＦＴのばらつきを抑えること
を目的とする。
【００１８】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、非晶質シリコン膜に対して、チャネル
形成領域或いはチャネル形成領域やソース及びドレイン
領域等も含むＴＦＴ形成領域の周囲を選択的にレーザー
照射を行い、各ＴＦＴ形成領域を孤立させて、結晶化を
助長する金属元素（代表的にはＮｉ）を添加し、加熱処
理を行うことにより、結晶の集合（ドメイン）の位置を
任意に定める事を可能とするものである。結晶の集合
（ドメイン）の位置を任意に制御することにより、ＴＦ
Ｔのばらつきを抑えることが可能となる。
【００１９】また、結晶の集合（ドメイン）の境界をＴ
ＦＴ形成領域の外側に選択的に位置させることが可能で
ある。結晶化を助長する金属元素（代表的にはＮｉ）は
結晶核発生場所を起点として広がる性質を持っているの
で、結晶の集合（ドメイン）の境界をＴＦＴ形成領域の
外側に選択的に位置させることにより、結晶質シリコン
膜中のＴＦＴ領域の内の金属元素濃度を下げることが可
能である。
【００２０】非晶質シリコン膜にチャネル形成領域或い
はＴＦＴ形成領域の周囲を選択的にレーザー光を照射す
る。照射エネルギーは０．１ｍＷ〜１．０ｍＷ／μm2、
スキャン速度は０．１ｍ／ｓｅｃ．〜１．０ｍ／ｓｅ
ｃ．であることを特徴とする。照射幅は１μm〜数１０
μmであることを特徴とする。照射領域はＴＦＴ形成領
域として用いないので必要最小限に小さいことが望まし
い。なお、前記光はエキシマレーザー光またはＹＡＧレ
ーザー光またはＹＶＯ4レーザー光であることを特徴と
する。
【００２１】また、本発明によれば、非晶質シリコン膜
に対して結晶化させる領域が限定される為に結晶化を助
長する金属元素（代表的にはＮｉ）の添加濃度を下げる
ことが可能である。この結晶化を助長する金属元素は、
結晶核発生場所を起点として広がる性質を持っている
が、一部は結晶の集合（ドメイン）の内に残るので、よ
り少ない金属元素の添加で結晶化することが望ましい。
【００２２】また、上記作製方法において、適用される
金属元素は、結晶化を助長する金属元素であることを特
徴としている。本発明において適用される結晶化を助長
する金属元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐ
ｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種ま
たは複数種である。
【００２３】選択的にレーザー照射した領域は、結晶質
シリコン膜となっており、結晶化を助長する金属元素
（代表的にはＮｉ）を添加し加熱処理を行っても結晶核
発生場所とはならない。そのため、非晶質シリコン膜の
内のチャネル形成領域或いはＴＦＴ形成領域からのみ結
晶核発生を生じさせることが可能である。また、その結
晶の集合（ドメイン）のサイズは約２００μm〜３００
μmもの大きさを有しているため、一つのチャネル形成
領域或いはＴＦＴ形成領域を一つの結晶の集合（ドメイ
ン）により形成することが可能である。
【００２４】結晶の集合（ドメイン）の境界をＴＦＴ形
成領域の外側に選択的に位置させることにより、結晶質
シリコン膜中のＴＦＴ領域の内の金属元素濃度を下げる
ことが可能であるが、ＴＦＴ形成領域内の金属元素濃度
をさらに下げたければゲッタリングを行えばよい。非晶
質シリコン膜に対して、各ＴＦＴ形成領域を孤立させる
手法としては、ＴＦＴ形成領域の外側の非晶質シリコン
を除去することにより孤立させる方法もあるが、この場
合には、シリコン除去領域はゲッタリング領域の一部に
することはできない。しかし、本発明を用いれば、各Ｔ
ＦＴ形成領域は、レーザー照射をおこない結晶質シリコ
ン膜にすることにより孤立化させているため、孤立化さ
せた領域もゲッタリング領域として用いることが可能で
あり、より広範囲な領域をゲッタリング領域として用い
ることが可能である。ゲッタリング領域が広い方が、ゲ
ッタリング能力が高いため、本発明はゲッタリングを行
う場合にはさらに有効な手法である。
【００２５】なお、本発明でいう非晶質シリコン膜と
は、狭義の意味で、完全な非晶質構造を有するものだけ
ではなく、微細な結晶粒子が含まれた状態、又はいわゆ
る微結晶シリコン膜、局所的に結晶構造を含むシリコン
膜を含む。その他に非晶質シリコンゲルマニウム膜、非
晶質シリコンカーバイト膜などを適用することもでき
る。また、本発明においていう半導体装置とは、半導体
特性を利用することで機能しうる装置全般を指し、電気
化学装置、自発光装置、半導体回路および電子機器を含
んでいる。
【００２６】
【発明の実施形態】本発明の実施の形態を図面を用いて
詳細に説明する。本発明では第１の段階として非晶質半
導体膜を選択的に光を照射し選択的に結晶質半導体膜１
０２を形成する。非晶質半導体膜１０３は非照射領域で
ある。非照射領域の長さＬはＴＦＴの形成領域に依存す
るが、結晶の集合（ドメイン）のサイズは約２００μm
〜３００μmであるので、Ｌ≦２００μmであればよい。
なお、１０１は絶縁性基板である。（図１（Ａ））。
【００２７】照射位置は図３の領域２０１のようにＴＦ
Ｔ形成領域２０２、チャネル形成領域２０３、ＬＤＤ形
成領域２０４を外すように照射してもよく、チャネル領
域２０３及びＬＤＤ形成領域２０４のみを外すように照
射してもよい。（図２）。
【００２８】次に半導体膜１０２及び１０３を希フッ酸
で洗浄後、オゾン水により表面に酸化膜（図示しない）
を形成する。次いで、金属元素を添加し薄い金属膜１０
５を形成する。（図１（Ｂ））
【００２９】次に熱処理を行って結晶化させ結晶質半導
体膜１０６を形成する。（図１（Ｃ））
【００３０】次に得られた結晶質半導体膜１０６をパタ
ーニングして半導体層１０７を形成する。この際、図３
のレーザー照射領域３０１を含まないようにしてもよ
い。含まないようにすることによりＴＦＴ形成領域３０
２、チャネル形成領域３０３、ＬＤＤ形成領域３０４の
内の金属元素濃度を下げることが可能である。別にレー
ザー照射領域２０１にチャネル形成領域３０３、ＬＤＤ
形成領域３０５を含まなければ、他のＴＦＴ形成領域３
０２は含まれてもかまわない。前記手法により、ＴＦＴ
形成領域の内或いはチャネル形成領域を結晶の集合（ド
メイン）のみで形成することができる。
【００３１】なお、非晶質半導体膜は、減圧熱ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法等で得られる半導体
材料、例えば、シリコンまたはシリコンゲルマニウム
（SiXGe1 -X（X=0.0001〜0.02））合金を用いることが可
能である。
【００３２】また、レーザー光により選択的に結晶質シ
リコンを形成した後に添加する結晶成長を助長させる金
属元素は、必要であれば、結晶化後にゲッタリングを行
い結晶質半導体膜中から除去または低減させる。結晶成
長を助長する金属元素の添加方法としては、金属元素を
含む溶液を添加する方法でもよいし、スパッタ法やＣＶ
Ｄ法で薄い膜を形成する方法でもよい。ゲッタリングの
手段としては、希ガス（代表的にはアルゴン）を有した
非晶質シリコン膜（ゲッタリングサイト）を酸化膜を介
して結晶質シリコン膜上に堆積し、熱処理を行って結晶
質シリコン膜中の金属元素（代表的にはニッケル）をゲ
ッタリングサイトに移動させて、結晶質シリコン膜中か
ら除去または低減する方法、若しくは結晶質シリコンの
一部にリンまたは希ガスを添加してゲッタリングサイト
を形成し、熱処理を行って被ゲッタリング領域から金属
元素（代表的にはニッケル）をゲッタリングサイトに移
動させてゲッタリングを行う方法を用いればよい。
【００３３】また、各ＴＦＴ形成領域は、レーザー照射
をおこない結晶質シリコン膜にすることにより孤立化さ
せているため、孤立化させた領域もゲッタリング領域と
して用いることが可能である。そのため、各ＴＦＴ形成
領域をパターンを切って孤立させる場合に比べて、より
広範囲な領域をゲッタリング領域として用いることが可
能である。
【００３４】また、レーザー光としては、パルス発振型
または連続発振型のエキシマレーザーやＹＡＧレーザー
の第２高調波または第３高調波、ＹＶＯ4レーザーの第
２高調波を用いることができる。レーザー光の照射され
る領域の形状は、線状であっても短形であってもよい。
【００３５】本発明によりチャネル形成領域或いはＴＦ
Ｔ形成領域の内を結晶の集合（ドメイン）のみの結晶質
半導体薄膜が得られ、均一な電気的特性を得ることがで
きる。
【００３６】また、結晶の集合（ドメイン）の境界をＴ
ＦＴ形成領域の外側に選択的に位置させることにより、
結晶質シリコン膜中のＴＦＴ領域の内の金属元素濃度を
下げることが可能である。
【００３７】
【実施例】［実施例１］本実施例は、石英基板上に非晶
質半導体薄膜を形成し、選択的にレーザー照射を行い選
択的に孤立した非晶質半導体薄膜を形成し、結晶化を助
長する金属膜を非晶質半導体膜に導入し、加熱処理によ
り孤立させた非晶質半導体薄膜を結晶化させ、結果とし
て、結晶の集合（ドメイン）の位置を任意に制御するこ
とにより、ＴＦＴのばらつきを抑える技術に関する。
【００３８】図１に本実施例に示す結晶質半導体膜の作
製工程を示す。まず、減圧熱ＣＶＤ法で厚さ５０ｎｍの
非晶質シリコン膜を石英基板１０１に成膜する。次に、
レーザー光を選択的に非晶質シリコン１０２に照射す
る。また、未照射の非晶質シリコン１０３が後にＴＦＴ
形成領域に用いられる。ここで、Ｌ（１０４）を非晶質
シリコンの長さとすると、Ｌ≦２００μｍである。ここ
では、連続発振型ＹＡＧレーザーの第２高調波（５３２
ｎｍ）を用いる。（図１（Ａ））
【００３９】次に、表面自然酸化膜（図示しない）を希
フッ酸で洗浄した後、オゾン水により非晶質シリコン膜
１０３及びレーザー照射して結晶化した結晶質シリコン
膜１０２の表面に酸化膜を形成する。次にニッケルを含
む溶液（５ｐｐｍ）をスピンコートして薄い金属膜１０
５を形成する。（図１（Ｂ））
【００４０】次に、加熱処理で結晶化を行い、結晶質半
導体膜１０６を形成する。（図１（Ｃ））ここでは、４
５０℃、１時間の熱処理の後、６００℃、１２時間の熱
処理を行う。このようにして得られる結晶構造をした半
導体膜１０６は一つの結晶の集合（ドメイン）により形
成される。
【００４１】次に、半導体膜１０７をパターニングして
半導体層１０７を形成する。（図１（Ｄ））
【００４２】次に、半導体層１０７の表面をフッ酸を含
むエッチャントで洗浄した後、ゲート絶縁膜１０８とな
る珪素を主成分とする絶縁膜を形成する。この表面洗浄
とゲート絶縁膜の成膜は、大気に触れさせずに連続的に
行うことが望ましい。
【００４３】次に、ゲート絶縁膜表面を洗浄した後、ゲ
ート電極１０９を形成し、半導体にｎ型を付与する不純
物元素（Ｐ、Ａｓ等）、ここでは燐を適宜添加して、ソ
ース領域１１０及びドレイン領域１１１を形成する。添
加した後、不純物元素を活性化するために加熱処理、強
光の照射、或いはレーザー光の照射を行う。また、活性
化と同時にゲート絶縁膜へのプラズマダメージやゲート
絶縁膜と半導体層との界面へのプラズマダメージを回復
することができる。
【００４４】以降の工程は、層間絶縁膜１１３を形成
し、水素化を行って、ソース領域、ドレイン領域に達す
るコンタクトホールを形成し、ソース電極１１４、ドレ
イン電極１１５を形成してＴＦＴを完成させる。（図１
（Ｇ））
【００４５】このようにして得られるＴＦＴは、チャネ
ル領域１１２が結晶の集合（ドメイン）のみで粒界がな
く、基板上に形成されたＴＦＴ間のばらつきが小さい。
【００４６】また、本発明は図１の構造に限定されず、
必要があればチャネル形成領域とドレイン領域（または
ソース領域）との間にＬＤＤ領域を有する低濃度ドレイ
ン（ＬＤＤ：Lightly Doped Drain）構造としてもよ
い。この構造はチャネル形成領域と、高濃度に不純物元
素を添加して形成するソース領域またはドレイン領域と
の間に低濃度に不純物元素を添加した領域を設けたもの
であり、この領域をＬＤＤ領域と呼んでいる。さらにゲ
ート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配
置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped
LDD）構造としてもよい。
【００４７】また、ここではｎチャネル型ＴＦＴを用い
て説明したが、ｎ型不純物元素に代えてｐ型不純物元素
を用いることによってｐチャネル型ＴＦＴを形成するこ
とができることは言うまでもない。
【００４８】また、ここではトップゲート型ＴＦＴを例
として説明したが、ＴＦＴ構造に関係なく本発明を適用
することが可能であり、例えばボトムゲート型（逆スタ
ガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能
である。
【００４９】［実施例２］本実施例は、結晶化を助長す
る金属膜を非晶質半導体膜に導入し、加熱処理により孤
立させた非晶質半導体薄膜を結晶化させ、結晶化させた
半導体膜から金属元素を除去或いは低減するゲッタリン
グ処理を行い、結果として、結晶の集合（ドメイン）の
位置を任意に制御することにより、ＴＦＴのばらつきを
抑える技術に関する。
【００５０】図２に本実施例に示す結晶質半導体膜の作
製工程を示す。まず、減圧熱ＣＶＤ法で厚さ５０ｎｍの
非晶質シリコン膜を石英基板２０１に成膜する。次に、
レーザー光を選択的に非晶質シリコン２０２に照射す
る。また、未照射の非晶質シリコン２０３が後にＴＦＴ
形成領域に用いられる。ここで、Ｌ（２０４）を非晶質
シリコンの長さとすると、Ｌ≦２００μmである。ここ
では、連続発振ＹＡＧレーザーの第２高調波（５３２ｎ
ｍ）を用いる。（図２（Ａ））
【００５１】次に、表面自然酸化膜（図示しない）を希
フッ酸で洗浄した後、オゾン水により非晶質シリコン膜
２０３及びレーザー照射して結晶化した結晶質シリコン
膜２０２の表面に酸化膜を形成する。次にニッケルを含
む溶液（５ｐｐｍ）をスピンコートして薄い金属膜２０
５を形成する。（図２（Ｂ））
【００５２】次に、加熱処理で結晶化を行い、結晶構造
を有する半導体膜２０６を形成する。（図２（Ｃ））こ
こでは、４５０℃、１時間の熱処理の後、６００℃、１
２時間の熱処理を行う。このようにして得られる結晶構
造をした半導体膜２０６は一つの結晶の集合（ドメイ
ン）により形成される。
【００５３】次に、減圧熱ＣＶＤ法で厚さ２００nmの酸
化シリコン膜を成膜する。パターニングを行い、マスク
酸化シリコン膜２０７を形成し、アルゴンをドーピング
する。（図２（Ｄ））
【００５４】次に、加熱処理を行いＴＦＴの活性層をと
する領域２０６からニッケルをゲッタリング領域２０８
に偏析させる。ここでは、６００℃、１２時間の熱処理
を行う。（図２（Ｅ））
【００５５】次に、マスク酸化シリコン膜を除去し、パ
ターニングをして半導体膜２０９を形成する。（図１
（Ｆ））
【００５６】次に、半導体層２０９の表面をフッ酸を含
むエッチャントで洗浄した後、ゲート絶縁膜２１０とな
る珪素を主成分とする絶縁膜を形成する。この表面洗浄
とゲート絶縁膜の成膜は、大気に触れさせずに連続的に
行うことが望ましい。
【００５７】次に、ゲート絶縁膜表面を洗浄した後、ゲ
ート電極２１１を形成し、半導体にｎ型を付与する不純
物元素（Ｐ、Ａｓ等）、ここでは燐を適宜添加して、ソ
ース領域２１２及びドレイン領域２１３を形成する。添
加した後、不純物元素を活性化するために加熱処理、強
光の照射、或いはレーザー光の照射を行う。また、活性
化と同時にゲート絶縁膜へのプラズマダメージやゲート
絶縁膜と半導体層との界面へのプラズマダメージを回復
することができる。
【００５８】以降の工程は、層間絶縁膜２１５を形成
し、水素化を行って、ソース領域、ドレイン領域に達す
るコンタクトホールを形成し、ソース電極２１６、ドレ
イン電極２１７を形成してＴＦＴを完成させる。（図２
（Ｇ））
【００５９】このようにして得られるＴＦＴは、チャネ
ル領域２１４が結晶の集合（ドメイン）のみで粒界がな
く、基板上に形成されたＴＦＴ間のばらつきが小さい。
【００６０】また、本発明は図２の構造に限定されず、
必要があればチャネル形成領域とドレイン領域（または
ソース領域）との間にＬＤＤ領域を有する低濃度ドレイ
ン（ＬＤＤ：Lightly Doped Drain）構造としてもよ
い。この構造はチャネル形成領域と、高濃度に不純物元
素を添加して形成するソース領域またはドレイン領域と
の間に低濃度に不純物元素を添加した領域を設けたもの
であり、この領域をＬＤＤ領域と呼んでいる。さらにゲ
ート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配
置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped
LDD）構造としてもよい。
【００６１】また、ここではｎチャネル型ＴＦＴを用い
て説明したが、ｎ型不純物元素に代えてｐ型不純物元素
を用いることによってｐチャネル型ＴＦＴを形成するこ
とができることは言うまでもない。
【００６２】また、ここではトップゲート型ＴＦＴを例
として説明したが、ＴＦＴ構造に関係なく本発明を適用
することが可能であり、例えばボトムゲート型（逆スタ
ガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能
である。
【００６３】［実施例３］ここでは、画素部を有するア
クティブマトリクス基板を用いた液晶表示装置を作製す
る方法について図４〜図８を用いて説明する。
【００６４】ＴＦＴをスイッチング素子として用いるア
クティブマトリクス型液晶表示装置は、画素電極がマト
リクス状に配置された基板（アクティブマトリクス基
板）と、対向電極が形成された対向基板とを液晶層を介
して対向配置した構造となっている。両基板間はスペー
サ等を介して所定の間隔に制御され、画素部の外周部に
シール材を用いることで液晶層を封入している。
【００６５】以下にアクティブマトリクス基板の作製例
を示す。
【００６６】まず、絶縁表面を有する基板４０１上に導
電膜を形成し、パターニングを施すことにより走査線４
０２を形成する。（図４（Ａ））この走査線４０２は後
に形成される活性層を光から保護する遮光層としても機
能する。ここでは基板４０１として石英基板を用い、走
査線４０２としてポリシリコン膜（膜厚７５ｎｍ）とタ
ングステンシリサイド（Ｗ−Ｓｉ）膜（膜厚１５０ｎ
ｍ）の積層構造を用いる。また、ポリシリコン膜はタン
グステンシリサイドの耐熱性を向上させるために用いて
いる。
【００６７】次いで、走査線４０２を覆う絶縁膜４０３
ａ、４０３ｂを膜厚１００〜１０００ｎｍ（代表的には
３００〜６００ｎｍ）で形成する。（図４（Ｂ））ここ
ではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン膜
とＬＰＣＶＤ法を用いた膜厚４８０ｎｍの酸化シリコン
膜を積層させる。
【００６８】また、絶縁膜４０３ｂを形成した後、絶縁
膜表面を化学的及び機械的に研磨する処理（代表的には
ＣＭＰ技術）等）により平坦化してもよい。例えば、絶
縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ま
しくは０．３μｍ以下となるようにする。
【００６９】次に、非晶質半導体膜を膜厚１０〜１００
ｎｍで形成する。ここでは膜厚５０ｎｍの非晶質シリコ
ン膜を減圧熱ＣＶＤ法を用いて形成する。減圧熱ＣＶＤ
法では基板の両面に成膜されるため、基板表面側にレジ
スト膜を形成した後、裏面側の非晶質シリコン膜をＳＦ
6とＨｅの混合ガスを用いて除去する。裏面側の膜を除
去した後は、レジスト膜を除去し、さらに酸化珪素膜を
除去する。
【００７０】次に、この非晶質半導体膜を結晶化させ
る。本実施例では、非晶質シリコン膜に対して選択的に
レーザー光（連続発振ＹＡＧレーザー、０．１ｍＷ／μ
m2、スキャン速度０．5ｍ／ｓｅｃ）を照射する。次
に、結晶化を助長する金属元素を全面に添加し、加熱処
理を行うことでＴＦＴ形成領域を一つの結晶の集合（ド
メイン）のみの結晶質シリコン膜が得られる。ここでは
オゾンを含む溶液で非晶質シリコン膜の表面に酸化膜を
形成した後、結晶化を助長する金属元素としてニッケル
を用い、ニッケルを５ｐｐｍ含有する溶液を塗布する。
【００７１】次に、脱水素化のための熱処理（４５０
℃、１時間）の後、結晶化のための熱処理（６００℃、
１２時間）を行う。ＴＦＴ形成領域を一つの結晶の集合
（ドメイン）のみの結晶質シリコン膜が得られる。
【００７２】この後、ＴＦＴの活性層とする領域からＮ
ｉをゲッタリングする工程を加えてもよい。その場合に
は、ＴＦＴの活性層とする領域をマスク（酸化シリコン
膜）で覆い、結晶質シリコン膜の一部に燐（Ｐ）または
アルゴン（Ａｒ）を添加し、熱処理（窒素雰囲気下で６
００℃、１２時間）を行えばよい。
【００７３】次に、パターニングを行い結晶構造を有す
るシリコン膜の不要な部分を除去して、半導体層４０４
を形成する。（図４（Ｃ１））なお、半導体層４０４を
形成した後の画素上面図を図４（Ｃ２）に示す。図４
（Ｃ２）において、点線Ａ−Ａ’で切断した断面図が図
４（Ｃ１）に相当する。
【００７４】次に、ＬＰＣＶＤ法でゲート絶縁膜となる
酸化シリコン膜４０５を３０nm成膜する。次に、保持容
量を形成するため、マスク４０６を形成する。（図５
（Ａ））
【００７５】次に、保持容量を形成する領域４０７の上
の酸化シリコン膜４０５を除去する。保持容量とする領
域４０７にリンをドーピングする。（図５（Ｂ））
【００７６】次に、マスク４０６を除去し、ＬＰＣＶＤ
法でゲート絶縁膜となる酸化シリコン膜を５０nm成膜す
る。最終的なゲート絶縁膜４０８ａの膜厚は８０ｎｍと
なる。なお、保持容量とする領域上の絶縁膜は他の領域
より薄い絶縁膜４０８ｂとなる。（図５（Ｃ１））ここ
での画素上面図を図５（Ｃ２）に示す。図５（Ｃ２）に
おいて、点線Ｂ−Ｂ’で切断した断面図が図５（Ｃ１）
に相当する。また、図５中の鎖線内で示した領域は、薄
い絶縁膜４０８ｂが形成されている部分である。
【００７７】次に、ＴＦＴのチャネル領域となる領域に
ｐ型またはｎ型の不純物元素を低濃度に添加するチャネ
ルドープ工程を全面または選択的に行う。このチャネル
ドープ工程は、ＴＦＴしきい値電圧を制御するための工
程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分
離しないでプラズマ励起したイオンドープ法でボロンを
添加する。もちろん、質量分離を行うイオンインプラン
テーション法を用いてもよい。
【００７８】次に、絶縁膜４０８ａ、及び絶縁膜４０８
ａ、４０８ｂ上にマスク４０９を形成し、走査線４０２
に達するコンタクトホールを形成する。（図６（Ａ））
そして、コンタクトホールの形成後、マスクを除去す
る。
【００７９】次に、導電膜を形成し、パターニングを行
ってゲート電極４１０および容量配線４１１を形成す
る。（図６（Ｂ））ここでは、リンがドープされたシリ
コン膜（膜厚１５０ｎｍ）とタングステンシリサイド
（膜厚１５０ｎｍ）との積層構造を用いる。なお、保持
容量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１
と半導体層の一部４０６とで構成されている。
【００８０】次に、ゲート電極４１０および容量配線４
１１をマスクとして自己整合的にリンを低濃度に添加す
る。（図６（Ｃ１））ここでの画素上面図を図６（Ｃ
２）に示す。図６（Ｃ２）において、点線Ｃ−Ｃ’で切
断した断面図が図６（Ｃ１）に相当する。この低濃度に
添加された領域のリンの濃度が、１×１０16〜５×１０
18ａｔｏｍｓ／ｃｍ3、代表的には３×１０17〜３×１
０18ａｔｏｍｓ／ｃｍ3となるように調整する。
【００８１】次に、マスク４１２を形成してリンを高濃
度に添加し、ソース領域またはドレイン領域となる高濃
度不純物領域４１３を形成する。（図７（Ａ））この高
濃度不純物領域のリンの濃度が１×１０20〜１×１０21
ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０
20ａｔｏｍｓ／ｃｍ3）となるように調整する。なお、
半導体層４０４のうち、ゲート電極４１０と重なる領域
はチャネル形成領域４１４となり、マスク４１２で覆わ
れた領域は低濃度不純物領域４１５となりＬＤＤ領域と
して機能する。そして、不純物元素の添加後、マスク４
１２を除去する。
【００８２】次に、ここでは図示しないが、画素と同一
基板上に形成される駆動回路に用いるｐチャネル型ＴＦ
Ｔを形成するために、マスクでｎチャネル型ＴＦＴとな
る領域を覆い、ボロンを添加してソース領域またはドレ
イン領域を形成する。
【００８３】次に、マスク４１２を除去した後、ゲート
電極４１０および容量配線４１１を覆うパッシベーショ
ン膜４１６を形成する。このパッシベーション膜は、ゲ
ート電極の酸化を防ぐとともに、後の平坦化の工程でエ
ッチングストッパーとして機能する。ここでは、酸化シ
リコン膜を７０ｎｍの膜厚で形成する。次に、半導体層
にそれぞれの濃度で添加されたｎ型またはｐ型不純物元
素を活性化するための熱処理工程を行う。ここでは９５
０℃、３０分の加熱処理を行う。
【００８４】次に、有機樹脂材料またはシリコン材料か
らなる層間絶縁膜４１７を形成する。ここでは膜厚１μ
ｍの酸化窒化珪素膜を用い、エッチバックを行って平坦
化を行う。次に、半導体層に達するコンタクトホールを
形成した後、電極４１８及びソース配線４１９を形成す
る。本実施例では電極４１８及びソース配線４１９を、
Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３０
０ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成
した３層構造の積層膜とする。（図７（Ｂ１））なお、
図７（Ｂ２）において点線Ｄ−Ｄ’で切断した断面図が
図７（Ｂ１）に相当する。
【００８５】次に、水素化処理をおこなった後、酸化窒
化珪素膜（膜厚５００ｎｍ）とＢＣＢ（膜厚１μｍ）と
（膜厚３００ｎｍ）との積層からなる層間絶縁膜４２０
を形成する。（図８（Ａ１））次いで、層間絶縁膜４２
０上に遮光性を有する導電膜（膜厚１００ｎｍ）を成膜
し、パターニングを行って遮光層４２１を形成する。次
に、膜厚１５０ｎｍの酸化窒化珪素膜からなる層間絶縁
膜４２２を形成する。次に、電極４１８に達するコンタ
クトホール形成する。次に、１００ｎｍの透明導電膜
（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を形成
した後、パターニングして画素電極４２３、４２４を形
成する。図８（Ａ２）において、点線Ｅ−Ｅ’で切断し
た断面図が図８（Ａ１）に相当する。
【００８６】こうして画素部には、表示領域（画素サイ
ズ２６μｍ×２６μｍ）の面積（開口率７６．５％）を
確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形
成され、十分な保持容量（５１．５ｆＦ）を得ることが
できる。
【００８７】なお、本実施例は一例であって本実施例の
工程に限定されないことはいうまでもない。例えば、各
導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合
金、Ｍｏ―Ｔａ合金）を用いることができる。また、各
絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸
化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等）膜を用いることができる。
【００８８】また、本実施例では、画素電極に透明導電
膜を用いて透過型表示装置用のアクティブマトリクス基
板を作製する例を示したが、画素電極に反射性を有する
材料膜を用いて反射型表示装置用のアクティブマトリク
ス基板を作製してもよい。
【００８９】［実施例４］実施例３では、トップゲート
型ＴＦＴを例に説明したが、本発明は図９に示すボトム
ゲート型ＴＦＴにも適用することができる。
【００９０】図９（Ａ）は、画素部の画素の一つを拡大
した上面図であり、図９（Ａ）において、点線Ａ−Ａ'
で切断した部分が、図９（Ｂ）の画素部の断面構造に相
当する。
【００９１】図９に示す画素部において、画素ＴＦＴ部
はＮチャネル型ＴＦＴで形成されている。基板上５１に
ゲート電極５２が形成され、その上に窒化珪素からなる
第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂ
が設けられている。また、第２絶縁膜上には、活性層と
してソース領域またはドレイン領域５４〜５６と、チャ
ネル形成領域５７、５８と、前記ソース領域またはドレ
イン領域とチャネル形成領域の間にＬＤＤ領域５９、６
０が形成される。また、チャネル形成領域５７、５８は
絶縁層６１、６２で保護される。絶縁層６１、６２及び
活性層を覆う第１の層間絶縁膜６３にコンタクトホール
を形成した後、ソース領域５４に接続する配線６４が形
成され、ドレイン領域５６に配線６５が接続され、さら
にその上にパッシベーション膜６６が形成される。そし
て、その上に第２の層間絶縁膜６７が形成される。さら
に、その上に第３の層間絶縁膜６８が形成され、ＩＴ
Ｏ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配
線６５と接続される。また、７０は画素電極６９と隣接
する画素電極である。
【００９２】本実施例では、活性層を上記実施の形態に
従って形成する。まず、基板上５１にゲート電極５２が
形成され、その上に窒化珪素からなる第１絶縁膜５３
ａ、酸化珪素からなる第２絶縁膜５３ｂを順次形成した
後、非晶質シリコン膜を形成する。次に非晶質シリコン
膜に対して選択的にレーザー光（ＣＷ ＹＡＧレーザ
ー、0.1ｍＷ〜１．０ｍＷ、スキャン速度０．5m／ｓｅ
ｃ．）を照射する。次に、結晶化を助長する金属元素を
全面に添加し、加熱処理を行うことでＴＦＴ形成領域を
一つの結晶の集合（ドメイン）のみの結晶質シリコン膜
が得られる。次に、ゲッタリングによりニッケルを除去
または低減した後、パターニングを行って活性層を形成
する。
【００９３】本実施例では一例としてチャネルストップ
型のボトムゲート型のＴＦＴの例を示したが特に限定さ
れない。
【００９４】なお、本実施例では、画素部の画素ＴＦＴ
のゲート配線をダブルゲート構造としているが、オフ電
流のバラツキを低減するために、トリプルゲート構造等
のマルチゲート構造としても構わない。また、開口率を
向上させるためにシングルゲート構造としてもよい。
【００９５】また、画素部の容量部は、第１絶縁膜及び
第２絶縁膜を誘電体として、容量配線７１と、ドレイン
領域５６とで形成されている。
【００９６】なお、図９で示した画素部はあくまで一例
に過ぎず、特に上記構成に限定されないことはいうまで
もない。
【００９７】［実施例５］本実施例では、実施例３のア
クティブマトリクス基板から、アクティブマトリクス型
液晶表示装置を作製する工程を以下に説明する。説明に
は図１０を用いる。
【００９８】まず、上記実施例３に従い、図８の状態の
アクティブマトリクス基板を得た後、図８のアクティブ
マトリクス基板上に配向膜を形成しラビング処理を行
う。なお、本実施例では配向膜を形成する前に、アクリ
ル樹脂膜等の有機樹脂膜をパターニングすることによっ
て基板間隔を保持するための柱状のスペーサを所望の位
置に形成する。また、柱状のスペーサに代えて、球状の
スペーサを基板全面に散布してもよい。
【００９９】次に、対向基板を用意する。この対向基板
には、着色層、遮光層が各画素に対応して配置されたカ
ラーフィルタが設けられている。また、駆動回路の部分
にも遮光層を設ける。このカラーフィルタと遮光層とを
覆う平坦化膜を設ける。次に、平坦化膜上に透明導電膜
からなる対向電極を画素部に形成し、対向基板の全面に
配向膜を形成し、ラビング処理を施する。
【０１００】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤（図示せず）によって完全に
封止する。液晶材料には公知の液晶材料を用いれば良
い。このようにしてアクティブマトリクス型液晶表示装
置が完成する。そして、必要があれば、アクティブマト
リクス基板または対向基板を所望の形状に分断する。さ
らに、公知の技術を用いて偏光板等を適宜設ける。そし
て、公知の技術を用いてＦＰＣを貼りつける。
【０１０１】こうして得られる液晶モジュールの構成を
図１０の上面図を用いて説明する。
【０１０２】アクティブマトリクス基板８０１の中央に
は、画素部８０４が配置されている。画素部８０４の上
側には、ソース信号線を駆動するためのソース信号線駆
動回路８０２が配置されている。画素部８０４の左右に
は、ゲート信号線を駆動するためのゲート信号線駆動回
路８０３が配置されている。本実施例に示した例では、
ゲート信号線駆動回路８０３は画素部に対して左右対称
配置としているが、これは片側のみの配置でも良く、液
晶モジュールの基板サイズ等を考慮して、設計者が適宜
選択すれば良い。ただし、回路の動作信頼性や駆動効率
等を考えると、図１７に示した左右対称配置が望まし
い。
【０１０３】各駆動回路への信号の入力は、フレキシブ
ルプリント基板（Flexible Print Circuit：ＦＰＣ）８
０５から行われる。ＦＰＣ８０５は、基板８０１の所定
の場所まで配置された配線に達するように、層間絶縁膜
および樹脂膜にコンタクトホールを開口し、接続電極８
０９を形成した後、異方性導電膜等を介して圧着され
る。本実施例においては、接続電極はＩＴＯを用いて形
成する。
【０１０４】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤８０７が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサ８１０によっ
て一定のギャップ（基板８０１と対向基板８０６との間
隔）を保った状態で、対向基板８０６が貼り付けられ
る。その後、シール剤８０７が塗布されていない部分よ
り液晶素子が注入され、封止剤８０８によって密閉され
る。以上の工程により、液晶モジュールが完成する。
【０１０５】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。
【０１０６】また、本実施例は実施例３に代えて実施例
４で得られたアクティブマトリクス基板に適用すること
もできる。
【０１０７】［実施例６］本実施例では、ＥＬ（Electr
o Luminescence）素子を備えた発光表示装置を作製する
例を以下に示す。
【０１０８】絶縁表面を有する基板（例えば、ガラス基
板、結晶化ガラス基板、もしくはプラスチック基板等）
に、画素部、ソース側駆動回路、及びゲート側駆動回路
を形成する。これらの画素部や駆動回路は、上記実施例
１または実施例２に従えば得ることができる。また、画
素部および駆動回路部はシール材で覆われ、そのシール
材は保護膜で覆われている。さらに、接着材を用いてカ
バー材で封止されている。熱や外力などによる変形に耐
えるためカバー材は基板と同じ材質のもの、例えばガラ
ス基板を用いることが望ましく、サンドブラスト法など
により凹部形状（深さ３〜１０μｍ）に加工する。さら
に加工して乾燥剤が設置できる凹部（深さ５０〜２００
μｍ）を形成することが望ましい。また、多面取りでＥ
Ｌモジュールを製造する場合、基板とカバー材とを貼り
合わせた後、ＣＯ2レーザー等を用いて端面が一致する
ように分断してもよい。
【０１０９】次に、断面構造について以下に説明する。
基板上に絶縁膜が設けられ、絶縁膜の上方には画素部、
ゲート側駆動回路が形成されており、画素部は電流制御
用ＴＦＴとそのドレインに電気的に接続された画素電極
を含む複数の画素により形成される。また、ゲート側駆
動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを
組み合わせたＣＭＯＳ回路を用いて形成される。これら
のＴＦＴは、上記実施例１または実施例２に従って作製
すればよい。
【０１１０】画素電極はＥＬ素子の陽極として機能す
る。また、画素電極の両端にはバンクが形成され、画素
電極上にはＥＬ層およびＥＬ素子の陰極が形成される。
【０１１１】ＥＬ層としては、発光層、電荷輸送層また
は電荷注入層を自由に組み合わせてＥＬ層（発光及びそ
のためのキャリアの移動を行わせるための層）を形成す
れば良い。例えば、低分子系有機ＥＬ材料や高分子系有
機ＥＬ材料を用いればよい。また、ＥＬ層として一重項
励起により発光（蛍光）する発光材料（シングレット化
合物）からなる薄膜、または三重項励起により発光（リ
ン光）する発光材料（トリプレット化合物）からなる薄
膜を用いることができる。また、電荷輸送層や電荷注入
層として炭化珪素等の無機材料を用いることも可能であ
る。これらの有機ＥＬ材料や無機材料は公知の材料を用
いることができる。
【０１１２】陰極は全画素に共通の配線としても機能
し、接続配線を経由してＦＰＣに電気的に接続されてい
る。さらに、画素部及びゲート側駆動回路に含まれる素
子は全て陰極、シール材及び保護膜で覆われている。
【０１１３】なお、シール材としては、できるだけ可視
光に対して透明もしくは半透明な材料を用いるのが好ま
しい。また、シール材はできるだけ水分や酸素を透過し
ない材料であることが望ましい。
【０１１４】また、シール材を用いて発光素子を完全に
覆った後、すくなくともＤＬＣ膜等からなる保護膜をシ
ール材の表面（露呈面）に設けることが好ましい。ま
た、基板の裏面を含む全面に保護膜を設けてもよい。こ
こで、外部入力端子（ＦＰＣ）が設けられる部分に保護
膜が成膜されないように注意することが必要である。マ
スクを用いて保護膜が成膜されないようにしてもよい
し、ＣＶＤ装置でマスキングテープとして用いるテフロ
ン（登録商標）等のテープで外部入力端子部分を覆うこ
とで保護膜が成膜されないようにしてもよい。
【０１１５】以上のような構造でＥＬ素子をシール材及
び保護膜で封入することにより、ＥＬ素子を外部から完
全に遮断することができ、外部から水分や酸素等のＥＬ
層の酸化による劣化を促す物質が侵入することを防ぐこ
とができる。従って、信頼性の高い発光装置を得ること
ができる。
【０１１６】また、画素電極を陰極とし、ＥＬ層と陽極
を積層して上記構成とは逆方向に発光する構成としても
よい。
【０１１７】［実施例７］本発明を実施して形成された
ＴＦＴは様々なモジュール（アクティブマトリクス型液
晶モジュール、アクティブマトリクス型ＥＬモジュー
ル、アクティブマトリクス型ＥＣモジュール）に用いる
ことができる。即ち、それらを表示部に組み込んだ電子
機器全てに本発明を実施できる。
【０１１８】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１１〜図
１２に示す。
【０１１９】図１１（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１２０】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１２１】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１２２】図１１（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
【０１２３】図１１（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１２４】図１１（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。
【０１２５】図１２（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。
【０１２６】図１２（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。
【０１２７】なお、図１２（Ｃ）は、図１２（Ａ）及び
図１２（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１２（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１２８】また、図１２（Ｄ）は、図１２（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１２（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１２９】ただし、図１２に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。
【０１３０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施の形
態、または実施例１乃至６のうち、いずれか一とどのよ
うな組み合わせからなる構成を用いても実現することが
できる。
【０１３１】
【発明の効果】本発明により、チャネル領域或いはＴＦ
Ｔ形成領域を一つの結晶の集合（ドメイン）で形成で
き、ばらつきの非常に少ない半導体装置を得ることがで
きる。
【図面の簡単な説明】
【図１】 実施例１で示す本発明の半導体装置の作製工
程を示す図。
【図２】 実施例２で示す本発明の半導体装置の作製工
程を示す図。
【図３】 本発明の半導体装置の作製工程においてレー
ザー照射領域を説明する図。
【図４】 実施例３で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図５】 実施例３で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図６】 実施例３で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図７】 実施例３で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図８】 実施例３で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図９】 実施例４で示すアクティブマトリクス型表示
装置の作製工程を示す図。
【図１０】 実施例５で示す液晶モジュールを示す図。
【図１１】 実施例７で示す電子機器を示す図。
【図１２】 実施例７で示す電子機器を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｓ 3/00 Ｈ０１Ｌ 29/78 ６２７Ｚ Ｆターム(参考） 2H092 JA28 KA05 MA30 NA24 5F052 AA02 AA11 AA17 BA07 BB02 BB07 CA04 DA02 DB02 DB03 DB07 EA15 EA16 FA06 FA19 JA01 5F072 AA06 AB01 AB20 YY08 5F110 AA17 AA30 BB02 BB04 CC02 CC05 CC07 DD01 DD02 DD03 DD13 DD25 EE05 EE08 EE28 FF02 FF32 FF35 GG01 GG02 GG25 GG26 GG32 GG43 GG44 GG45 GG47 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL06 HL08 HM15 NN03 NN04 NN12 NN22 NN23 NN24 NN27 NN42 NN44 NN46 NN48 NN73 PP01 PP03 PP04 PP06 PP10 PP29 PP34 PP35 PP40 QQ09 QQ11 QQ19 QQ28

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】薄膜トランジスタを有する半導体装置の作
    製方法において、絶縁表面を有する基板上に非晶質構造
    を有する半導体薄膜を形成し、前記非晶質構造を有する
    半導体膜に選択的にレーザー光を照射して結晶化領域と
    非晶質領域とを形成し、前記結晶化領域と非晶質領域と
    の両方に金属元素を添加して、前記結晶化領域と非晶質
    領域とを加熱して、前記非晶質領域を前記金属元素を用
    いて結晶化し、当該結晶化領域に前記薄膜トランジスタ
    のチャネル形成領域を配設する各段階を有することを特
    徴とする半導体装置の作製方法。
  2. 【請求項２】薄膜トランジスタを有する半導体装置の作
    製方法において、絶縁表面を有する基板上に非晶質構造
    を有する半導体薄膜を形成し、前記非晶質構造を有する
    半導体膜に選択的にレーザー光を照射して結晶化領域と
    非晶質領域とを形成し、前記結晶化領域と非晶質領域と
    の両方に金属元素を添加して、前記結晶化領域と非晶質
    領域とを加熱して、前記非晶質領域を前記金属元素を用
    いて結晶化し、該結晶化領域から前記金属元素を除去或
    いは低減するゲッタリング処理を行い、当該結晶化領域
    に前記薄膜トランジスタのチャネル形成領域を配設する
    各段階を有することを特徴とする半導体装置の作製方
    法。
  3. 【請求項３】請求項２において、金属元素を除去或いは
    低減するための領域として、選択的にレーザー光を照射
    して結晶化した結晶化領域を用いることを特徴とする半
    導体装置の作製方法。
  4. 【請求項４】請求項２において、金属元素を除去或いは
    低減するための領域として、選択的にレーザー光を照射
    して結晶化した結晶化領域と加熱して結晶化した結晶化
    領域を用いることを特徴とする半導体装置の作製方法。
  5. 【請求項５】請求項１または２に於いて、選択的にレー
    ザー光を照射して形成する結晶化領域は非晶質領域を囲
    んで形成すること特徴とする半導体装置の作製方法。
  6. 【請求項６】請求項１または２に於いて、前記レーザー
    光はエキシマレーザー発振装置、ＹＡＧレーザー発振装
    置、またはＹＶＯ4レーザー発振装置を光源とすること
    を特徴とする半導体装置の作製方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259371A (ja) * 2004-03-09 2005-09-22 Advanced Display Inc 液晶表示装置およびこれらの製造方法
JP2017151443A (ja) * 2017-03-15 2017-08-31 株式会社半導体エネルギー研究所 液晶表示装置
JP2019049748A (ja) * 2018-11-28 2019-03-28 株式会社半導体エネルギー研究所 液晶表示装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100501700B1 (ko) * 2002-12-16 2005-07-18 삼성에스디아이 주식회사 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
US7348222B2 (en) * 2003-06-30 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor and method for manufacturing a semiconductor device
US7247527B2 (en) * 2003-07-31 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and laser irradiation apparatus
US7358165B2 (en) * 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
KR100807559B1 (ko) * 2006-11-10 2008-02-28 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
US8441018B2 (en) 2007-08-16 2013-05-14 The Trustees Of Columbia University In The City Of New York Direct bandgap substrates and methods of making and using
US8633491B2 (en) * 2009-08-20 2014-01-21 Panasonic Liquid Crystal Display Co., Ltd. Display device and manufacturing method thereof
US9299390B2 (en) 2011-09-01 2016-03-29 HangZhou HaiCun Informationa Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die voltage generator
US9666300B2 (en) 2011-09-01 2017-05-30 XiaMen HaiCun IP Technology LLC Three-dimensional one-time-programmable memory comprising off-die address/data-translator
US9559082B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory comprising dice with different interconnect levels
US9305605B2 (en) 2011-09-01 2016-04-05 Chengdu Haicun Ip Technology Llc Discrete three-dimensional vertical memory
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
US9123393B2 (en) 2011-09-01 2015-09-01 HangZhou KiCun nformation Technology Co. Ltd. Discrete three-dimensional vertical memory
US9508395B2 (en) 2011-09-01 2016-11-29 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator
US9305604B2 (en) 2011-09-01 2016-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die address/data-translator
US9558842B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional one-time-programmable memory
US9001555B2 (en) 2012-03-30 2015-04-07 Chengdu Haicun Ip Technology Llc Small-grain three-dimensional memory
US9065009B2 (en) 2012-04-10 2015-06-23 First Solar, Inc. Apparatus and method for forming a transparent conductive oxide layer over a substrate using a laser
US9293509B2 (en) 2013-03-20 2016-03-22 HangZhou HaiCun Information Technology Co., Ltd. Small-grain three-dimensional memory

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341569A (en) 1979-07-24 1982-07-27 Hughes Aircraft Company Semiconductor on insulator laser process
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS59169125A (ja) 1983-03-16 1984-09-25 Ushio Inc 半導体ウエハ−の加熱方法
JPH0693509B2 (ja) 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
JPS60186066A (ja) 1984-03-05 1985-09-21 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置およびその作製方法
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
DE3689735T2 (de) 1985-08-02 1994-06-30 Semiconductor Energy Lab Verfahren und Gerät zur Herstellung von Halbleitervorrichtungen.
DE3682021D1 (de) 1985-10-23 1991-11-21 Hitachi Ltd Polysilizium-mos-transistor und verfahren zu seiner herstellung.
JP2709591B2 (ja) 1986-08-27 1998-02-04 セイコーインスツルメンツ株式会社 再結晶半導体薄膜の製造方法
JPS63142807A (ja) 1986-12-05 1988-06-15 Nec Corp 半導体装置の製造方法
JP2751237B2 (ja) 1988-09-07 1998-05-18 ソニー株式会社 集積回路装置及び集積回路装置の製造方法
JP2707654B2 (ja) 1988-11-22 1998-02-04 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JPH02140915A (ja) 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
JPH02208635A (ja) 1989-02-08 1990-08-20 Seiko Epson Corp 半導体装置
JPH02222564A (ja) 1989-02-23 1990-09-05 Toto Ltd チップキャリヤ
EP0390608B1 (en) 1989-03-31 1999-06-09 Canon Kabushiki Kaisha Method for forming semiconductor thin-film and resulting semiconductor thin-film
US5278093A (en) 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2923016B2 (ja) 1990-09-17 1999-07-26 株式会社日立製作所 薄膜半導体の製造方法及びその装置
JPH04133313A (ja) 1990-09-25 1992-05-07 Semiconductor Energy Lab Co Ltd 半導体作製方法
US5156994A (en) 1990-12-21 1992-10-20 Texas Instruments Incorporated Local interconnect method and structure
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH0824104B2 (ja) 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
JPH05182923A (ja) 1991-05-28 1993-07-23 Semiconductor Energy Lab Co Ltd レーザーアニール方法
JP3244518B2 (ja) 1991-07-30 2002-01-07 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP3089718B2 (ja) 1991-08-06 2000-09-18 日本電気株式会社 駆動回路一体型アクティブマトリクスアレイおよびその製造方法
JPH05142554A (ja) 1991-11-25 1993-06-11 Matsushita Electric Ind Co Ltd アクテイブマトリクス基板
JP3019885B2 (ja) 1991-11-25 2000-03-13 カシオ計算機株式会社 電界効果型薄膜トランジスタの製造方法
JP2666103B2 (ja) 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
US5252502A (en) 1992-08-03 1993-10-12 Texas Instruments Incorporated Method of making MOS VLSI semiconductor device with metal gate
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
DE69428387T2 (de) 1993-02-15 2002-07-04 Semiconductor Energy Lab Herstellungsverfahren für eine kristallisierte Halbleiterschicht
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
TW241377B (ja) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5624851A (en) 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
CN1095204C (zh) 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5569936A (en) 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
JP3431682B2 (ja) 1993-03-12 2003-07-28 株式会社半導体エネルギー研究所 半導体回路の作製方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
TW369686B (en) 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
US5654203A (en) 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
TW355845B (en) 1995-03-27 1999-04-11 Semiconductor Energy Lab Co Ltd Semiconductor device and a method of manufacturing the same
TW319912B (ja) * 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
JP4190600B2 (ja) 1997-01-28 2008-12-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6355509B1 (en) 1997-01-28 2002-03-12 Semiconductor Energy Laboratory Co., Ltd. Removing a crystallization catalyst from a semiconductor film during semiconductor device fabrication
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3844552B2 (ja) 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259371A (ja) * 2004-03-09 2005-09-22 Advanced Display Inc 液晶表示装置およびこれらの製造方法
JP2017151443A (ja) * 2017-03-15 2017-08-31 株式会社半導体エネルギー研究所 液晶表示装置
JP2019049748A (ja) * 2018-11-28 2019-03-28 株式会社半導体エネルギー研究所 液晶表示装置

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US7449376B2 (en) 2008-11-11
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