JP3019885B2 - 電界効果型薄膜トランジスタの製造方法 - Google Patents
電界効果型薄膜トランジスタの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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Description
【０００１】
【産業上の利用分野】この発明は電界効果型薄膜トラン
ジスタの製造方法に関する。
ジスタの製造方法に関する。
【０００２】
【従来の技術】図５は従来の電界効果型薄膜トランジス
タの一例を示したものである。この電界効果型薄膜トラ
ンジスタでは、ガラス等からなる絶縁基板１の上面に半
導体層２がパターン形成されている。半導体層２の中央
部はチャネル領域２ａとされ、その両側は不純物領域か
らなるソース・ドレイン領域２ｂとされている。半導体
層２および絶縁基板１の全表面にはゲート絶縁膜３が形
成され、チャネル領域２ａに対応する部分のゲート絶縁
膜３の上面にはゲート電極４がパターン形成されてい
る。ゲート電極４およびゲート絶縁膜３の全表面には層
間絶縁膜５が形成されている。ソース・ドレイン領域２
ｂに対応する部分における層間絶縁膜５およびゲート絶
縁膜３にはコンタクトホール６が形成され、該コンタク
トホール６および層間絶縁膜５の上面の所定の個所には
ソース・ドレイン電極７がソース・ドレイン領域２ｂと
接続されてパターン形成されている。
タの一例を示したものである。この電界効果型薄膜トラ
ンジスタでは、ガラス等からなる絶縁基板１の上面に半
導体層２がパターン形成されている。半導体層２の中央
部はチャネル領域２ａとされ、その両側は不純物領域か
らなるソース・ドレイン領域２ｂとされている。半導体
層２および絶縁基板１の全表面にはゲート絶縁膜３が形
成され、チャネル領域２ａに対応する部分のゲート絶縁
膜３の上面にはゲート電極４がパターン形成されてい
る。ゲート電極４およびゲート絶縁膜３の全表面には層
間絶縁膜５が形成されている。ソース・ドレイン領域２
ｂに対応する部分における層間絶縁膜５およびゲート絶
縁膜３にはコンタクトホール６が形成され、該コンタク
トホール６および層間絶縁膜５の上面の所定の個所には
ソース・ドレイン電極７がソース・ドレイン領域２ｂと
接続されてパターン形成されている。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ような電界効果型薄膜トランジスタでは、酸化シリコン
が半導体層２と良好な界面を形成する関係から、ゲート
絶縁膜３を常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法等により堆積した酸化シリコン層によって形成した
ものがある。しかしながら、このような酸化シリコン層
からなるゲート絶縁膜３は絶縁耐圧が低いという問題が
あった。この発明の目的は、ゲート絶縁膜が半導体層と
良好な界面を形成し、かつゲート絶縁膜の絶縁耐圧を高
くすることのできる電界効果型薄膜トランジスタおよび
その製造方法を提供することにある。
ような電界効果型薄膜トランジスタでは、酸化シリコン
が半導体層２と良好な界面を形成する関係から、ゲート
絶縁膜３を常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法等により堆積した酸化シリコン層によって形成した
ものがある。しかしながら、このような酸化シリコン層
からなるゲート絶縁膜３は絶縁耐圧が低いという問題が
あった。この発明の目的は、ゲート絶縁膜が半導体層と
良好な界面を形成し、かつゲート絶縁膜の絶縁耐圧を高
くすることのできる電界効果型薄膜トランジスタおよび
その製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、ポリシリコ
ンからなる半導体層上に酸化シリコン層を、ＳｉＯ 2 か
らなるターゲットを用いたスパッタ法により厚さ１００
〜３００Å程度に形成し、該酸化シリコン層上に窒化シ
リコン層をプラズマＣＶＤ法により前記酸化シリコン層
よりも厚く形成し、前記窒化シリコン層上にゲート電極
を形成するようにしたものである。
ンからなる半導体層上に酸化シリコン層を、ＳｉＯ 2 か
らなるターゲットを用いたスパッタ法により厚さ１００
〜３００Å程度に形成し、該酸化シリコン層上に窒化シ
リコン層をプラズマＣＶＤ法により前記酸化シリコン層
よりも厚く形成し、前記窒化シリコン層上にゲート電極
を形成するようにしたものである。
【０００５】
【作用】この発明によれば、ゲート絶縁膜が酸化シリコ
ン層と窒化シリコン層とからなり、しかもポリシリコン
からなる半導体層と良好な界面を形成する酸化シリコン
層を半導体層上に形成し、絶縁耐圧の高い窒化シリコン
層を酸化シリコン層上に該酸化シリコン層よりも厚く形
成しているので、ゲート絶縁膜が半導体層と良好な界面
を形成することができ、かつゲート絶縁膜の絶縁耐圧を
高くすることができる。この場合、酸化シリコン層をス
パッタ法により形成しているので、プラズマＣＶＤ法に
より形成する場合と比較して、トランジスタ特性を良く
することができる。また、スパッタ法により形成する酸
化シリコン層の厚さが１００〜３００Å程度と比較的薄
いので、この酸化シリコン層の形成に要する時間を比較
的短くすることができる。
ン層と窒化シリコン層とからなり、しかもポリシリコン
からなる半導体層と良好な界面を形成する酸化シリコン
層を半導体層上に形成し、絶縁耐圧の高い窒化シリコン
層を酸化シリコン層上に該酸化シリコン層よりも厚く形
成しているので、ゲート絶縁膜が半導体層と良好な界面
を形成することができ、かつゲート絶縁膜の絶縁耐圧を
高くすることができる。この場合、酸化シリコン層をス
パッタ法により形成しているので、プラズマＣＶＤ法に
より形成する場合と比較して、トランジスタ特性を良く
することができる。また、スパッタ法により形成する酸
化シリコン層の厚さが１００〜３００Å程度と比較的薄
いので、この酸化シリコン層の形成に要する時間を比較
的短くすることができる。
【０００６】
【実施例】図１はこの発明の一実施例における電界効果
型薄膜トランジスタの要部を示したものである。この図
において、図５と同一名称部分には同一の符号を付し、
その説明を適宜省略する。この電界効果型薄膜トランジ
スタのゲート絶縁膜３は、半導体層２および絶縁基板１
の全表面に形成された酸化シリコン層３ａと、この酸化
シリコン層３ａの上面に該酸化シリコン層３ａよりも厚
く形成された窒化シリコン層３ｂとからなっている。
型薄膜トランジスタの要部を示したものである。この図
において、図５と同一名称部分には同一の符号を付し、
その説明を適宜省略する。この電界効果型薄膜トランジ
スタのゲート絶縁膜３は、半導体層２および絶縁基板１
の全表面に形成された酸化シリコン層３ａと、この酸化
シリコン層３ａの上面に該酸化シリコン層３ａよりも厚
く形成された窒化シリコン層３ｂとからなっている。
【０００７】次に、この電界効果型薄膜トランジスタの
製造方法について図２に示す製造工程を参照しながら説
明する。まず、半導体層堆積工程２１において、絶縁基
板１の上面全体にプラズマＣＶＤ法により半導体層２を
形成するためのアモルファスシリコン膜を５００Å程度
の厚さに堆積する。次に、ポリシリコン化工程２２にお
いて、ＸｅＣｌエキシマレーザを照射することにより、
アモルファスシリコン膜を結晶化してポリシリコン膜と
する。次に、イオン注入工程２３において、フォトレジ
ストをマスクとしてソース・ドレイン領域２ｂを形成す
べき部分のポリシリコン膜にイオン注入装置により不純
物を注入する。この後、イオン注入マスクとしてのフォ
トレジストをエッチングして除去する。次に、不純物活
性化工程２４において、ＸｅＣｌエキシマレーザを照射
することにより、注入した不純物を活性化する。次に、
アイソレーション工程２５において、フォトリソグラフ
ィ技術により不要な部分のポリシリコン膜をエッチング
して除去し、絶縁基板１の上面の電界効果型薄膜トラン
ジスタ形成領域に半導体層２をパターン形成する。この
状態では、既に説明したように、イオン注入工程２３に
おいて不純物を注入しているので、半導体層２の中央部
はチャネル領域２ａとされ、その両側は不純物領域から
なるソース・ドレイン領域２ｂとされている。
製造方法について図２に示す製造工程を参照しながら説
明する。まず、半導体層堆積工程２１において、絶縁基
板１の上面全体にプラズマＣＶＤ法により半導体層２を
形成するためのアモルファスシリコン膜を５００Å程度
の厚さに堆積する。次に、ポリシリコン化工程２２にお
いて、ＸｅＣｌエキシマレーザを照射することにより、
アモルファスシリコン膜を結晶化してポリシリコン膜と
する。次に、イオン注入工程２３において、フォトレジ
ストをマスクとしてソース・ドレイン領域２ｂを形成す
べき部分のポリシリコン膜にイオン注入装置により不純
物を注入する。この後、イオン注入マスクとしてのフォ
トレジストをエッチングして除去する。次に、不純物活
性化工程２４において、ＸｅＣｌエキシマレーザを照射
することにより、注入した不純物を活性化する。次に、
アイソレーション工程２５において、フォトリソグラフ
ィ技術により不要な部分のポリシリコン膜をエッチング
して除去し、絶縁基板１の上面の電界効果型薄膜トラン
ジスタ形成領域に半導体層２をパターン形成する。この
状態では、既に説明したように、イオン注入工程２３に
おいて不純物を注入しているので、半導体層２の中央部
はチャネル領域２ａとされ、その両側は不純物領域から
なるソース・ドレイン領域２ｂとされている。
【０００８】次に、ゲート絶縁膜形成工程２６におい
て、まず、半導体層２および絶縁基板１の全表面にスパ
ッタ法により酸化シリコン（ＳｉＯ2）層３ａを１００
〜３００Å程度好ましくは２５０Å程度堆積する。この
場合、不活性ガスイオンをＳｉＯ2からなるターゲット
に衝突させ、これにより飛び出したＳｉＯ2をポリシリ
コンからなる半導体層２上に堆積する。次に、酸化シリ
コン層３ａの上面にプラズマＣＶＤ法により窒化シリコ
ン（Ｓｉ3Ｎ4）層３ｂを１０００〜２０００Å程度好ま
しくは１６００Å程度堆積する。次に、ゲート電極形成
工程２７において、チャネル領域２ａに対応する部分の
窒化シリコン層３ｂの上面にスパッタ法によりアルミニ
ウムやクロム等からなるゲート電極４を１０００Å程度
の厚さにパターン形成する。次に、層間絶縁膜形成工程
２８において、ゲート電極４およびゲート絶縁膜３の全
表面にプラズマＣＶＤ法により窒化シリコンからなる層
間絶縁膜５を３０００Å程度の厚さに堆積する。次に、
ソース・ドレイン電極形成工程２９において、ソース・
ドレイン領域２ｃに対応する部分における層間絶縁膜５
およびゲート絶縁膜３にコンタクトホール６を形成した
後、これらコンタクトホール６および層間絶縁膜５の上
面の所定の個所にスパッタ法によりアルミニウムからな
るソース・ドレイン電極７を５０００Å程度の厚さにパ
ターン形成する。かくして、電界効果型薄膜トランジス
タが製造される。
て、まず、半導体層２および絶縁基板１の全表面にスパ
ッタ法により酸化シリコン（ＳｉＯ2）層３ａを１００
〜３００Å程度好ましくは２５０Å程度堆積する。この
場合、不活性ガスイオンをＳｉＯ2からなるターゲット
に衝突させ、これにより飛び出したＳｉＯ2をポリシリ
コンからなる半導体層２上に堆積する。次に、酸化シリ
コン層３ａの上面にプラズマＣＶＤ法により窒化シリコ
ン（Ｓｉ3Ｎ4）層３ｂを１０００〜２０００Å程度好ま
しくは１６００Å程度堆積する。次に、ゲート電極形成
工程２７において、チャネル領域２ａに対応する部分の
窒化シリコン層３ｂの上面にスパッタ法によりアルミニ
ウムやクロム等からなるゲート電極４を１０００Å程度
の厚さにパターン形成する。次に、層間絶縁膜形成工程
２８において、ゲート電極４およびゲート絶縁膜３の全
表面にプラズマＣＶＤ法により窒化シリコンからなる層
間絶縁膜５を３０００Å程度の厚さに堆積する。次に、
ソース・ドレイン電極形成工程２９において、ソース・
ドレイン領域２ｃに対応する部分における層間絶縁膜５
およびゲート絶縁膜３にコンタクトホール６を形成した
後、これらコンタクトホール６および層間絶縁膜５の上
面の所定の個所にスパッタ法によりアルミニウムからな
るソース・ドレイン電極７を５０００Å程度の厚さにパ
ターン形成する。かくして、電界効果型薄膜トランジス
タが製造される。
【０００９】このように、この電界効果型薄膜トランジ
スタでは、ゲート絶縁膜３が酸化シリコン層３ａと窒化
シリコン層３ｂとからなり、しかも半導体層２と良好な
界面を形成する酸化シリコン層３ａを半導体層２上に設
け、絶縁耐圧の高い窒化シリコン層３ｂを酸化シリコン
層３ａ上に該酸化シリコン層３ａよりも厚く設けている
ので、ゲート絶縁膜３が半導体層２と良好な界面を形成
することができ、かつゲート絶縁膜３の絶縁耐圧を高く
することができる。
スタでは、ゲート絶縁膜３が酸化シリコン層３ａと窒化
シリコン層３ｂとからなり、しかも半導体層２と良好な
界面を形成する酸化シリコン層３ａを半導体層２上に設
け、絶縁耐圧の高い窒化シリコン層３ｂを酸化シリコン
層３ａ上に該酸化シリコン層３ａよりも厚く設けている
ので、ゲート絶縁膜３が半導体層２と良好な界面を形成
することができ、かつゲート絶縁膜３の絶縁耐圧を高く
することができる。
【００１０】図３は、ソース・ドレイン領域２ｂに拡散
するドーパントをボロンとして、図１の構造のＰ−ＭＯ
Ｓ電界効果型薄膜トランジスタを形成した場合のＶＧ−
ＩＤ特性を示す図である。また、図４は、ソース・ドレ
イン領域２ｂに拡散するドーパントをリンとして、図１
の構造のＮ−ＭＯＳ電界効果型薄膜トランジスタを形成
した場合のＶＧ−ＩＤ特性を示す図である。両図から理
解されるように、いずれの薄膜トランジスタも、ＩＯＮ
／ＩＯＦＦ比が７桁以上確保されており、十分な移動度
を有する。この場合、データは示していないが、酸化シ
リコン層３ａをスパッタでなく、プラズマＣＶＤで形成
した場合には、このような特性は得られなかった。のみ
ならず、しきい値電圧等他のトランジスタ特性も悪く、
酸化シリコン層３ａの堆積は、スパッタによる方法が望
ましいことが確認された。また、酸化シリコン層３ａの
厚さを２５０Å、窒化シリコン層３ｂの厚さを１６００
Åとした場合の耐電圧を測定したところ、１００Ｖの電
圧（約５０Ｖが１ＭＶ／ｃｍに対応する）を印加しても
不良は発生しなかった。対比のために、上述の如く厚さ
２５０Åの酸化シリコン層３ａと厚さ１６００Åの窒化
シリコン層３ｂとからなるゲート絶縁膜３と同じ静電容
量となる厚さ９５２Åの酸化シリコン層のみからなるゲ
ート絶縁膜を有する同一構造の薄膜トランジスタを数十
個形成したところ、これらの薄膜トランジスタは３０〜
９０Ｖの印加電圧でいずれのものも欠陥を生じた。これ
らのことにより、本発明の薄膜トランジスタの製造方法
が、キャリアの移動度、耐電圧等の諸特性において優れ
ていることが確認された。
するドーパントをボロンとして、図１の構造のＰ−ＭＯ
Ｓ電界効果型薄膜トランジスタを形成した場合のＶＧ−
ＩＤ特性を示す図である。また、図４は、ソース・ドレ
イン領域２ｂに拡散するドーパントをリンとして、図１
の構造のＮ−ＭＯＳ電界効果型薄膜トランジスタを形成
した場合のＶＧ−ＩＤ特性を示す図である。両図から理
解されるように、いずれの薄膜トランジスタも、ＩＯＮ
／ＩＯＦＦ比が７桁以上確保されており、十分な移動度
を有する。この場合、データは示していないが、酸化シ
リコン層３ａをスパッタでなく、プラズマＣＶＤで形成
した場合には、このような特性は得られなかった。のみ
ならず、しきい値電圧等他のトランジスタ特性も悪く、
酸化シリコン層３ａの堆積は、スパッタによる方法が望
ましいことが確認された。また、酸化シリコン層３ａの
厚さを２５０Å、窒化シリコン層３ｂの厚さを１６００
Åとした場合の耐電圧を測定したところ、１００Ｖの電
圧（約５０Ｖが１ＭＶ／ｃｍに対応する）を印加しても
不良は発生しなかった。対比のために、上述の如く厚さ
２５０Åの酸化シリコン層３ａと厚さ１６００Åの窒化
シリコン層３ｂとからなるゲート絶縁膜３と同じ静電容
量となる厚さ９５２Åの酸化シリコン層のみからなるゲ
ート絶縁膜を有する同一構造の薄膜トランジスタを数十
個形成したところ、これらの薄膜トランジスタは３０〜
９０Ｖの印加電圧でいずれのものも欠陥を生じた。これ
らのことにより、本発明の薄膜トランジスタの製造方法
が、キャリアの移動度、耐電圧等の諸特性において優れ
ていることが確認された。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁膜が酸化シリコン層と窒化シリコン層と
からなり、しかもポリシリコンからなる半導体層と良好
な界面を形成する酸化シリコン層を半導体層上に形成
し、絶縁耐圧の高い窒化シリコン層を酸化シリコン層上
に該酸化シリコン層よりも厚く形成しているので、ゲー
ト絶縁膜が半導体層と良好な界面を形成することがで
き、かつゲート絶縁膜の絶縁耐圧を高くすることができ
る。また、酸化シリコン層をスパッタ法により形成して
いるので、プラズマＣＶＤ法により形成する場合と比較
して、トランジスタ特性を良くすることができる。さら
に、スパッタ法により形成する酸化シリコン層の厚さが
１００〜３００Å程度と比較的薄いので、この酸化シリ
コン層の形成に要する時間を比較的短くすることがで
き、ひいては生産性を向上することができる。
ば、ゲート絶縁膜が酸化シリコン層と窒化シリコン層と
からなり、しかもポリシリコンからなる半導体層と良好
な界面を形成する酸化シリコン層を半導体層上に形成
し、絶縁耐圧の高い窒化シリコン層を酸化シリコン層上
に該酸化シリコン層よりも厚く形成しているので、ゲー
ト絶縁膜が半導体層と良好な界面を形成することがで
き、かつゲート絶縁膜の絶縁耐圧を高くすることができ
る。また、酸化シリコン層をスパッタ法により形成して
いるので、プラズマＣＶＤ法により形成する場合と比較
して、トランジスタ特性を良くすることができる。さら
に、スパッタ法により形成する酸化シリコン層の厚さが
１００〜３００Å程度と比較的薄いので、この酸化シリ
コン層の形成に要する時間を比較的短くすることがで
き、ひいては生産性を向上することができる。
【図１】この発明の一実施例における電界効果型薄膜ト
ランジスタの要部の断面図。
ランジスタの要部の断面図。
【図２】同電界効果型薄膜トランジスタの製造工程図。
【図３】同電界効果型薄膜トランジスタがＰＭＯＳタイ
プの場合のＶG−ＩD特性を示す図。
プの場合のＶG−ＩD特性を示す図。
【図４】同電界効果型薄膜トランジスタがＮＭＯＳタイ
プの場合のＶG−ＩD特性を示す図。
プの場合のＶG−ＩD特性を示す図。
【図５】従来の電界効果型薄膜トランジスタの一例の一
部の断面図。
部の断面図。
１ 絶縁基板 ２ 半導体層 ３ ゲート絶縁膜 ３ａ 酸化シリコン層 ３ｂ 窒化シリコン層 ４ ゲート電極
Claims (2)
- 【請求項１】 ポリシリコンからなる半導体層上に酸化
シリコン層を、ＳｉＯ 2 からなるターゲットを用いたス
パッタ法により厚さ１００〜３００Å程度に形成し、該
酸化シリコン層上に窒化シリコン層をプラズマＣＶＤ法
により前記酸化シリコン層よりも厚く形成し、前記窒化
シリコン層上にゲート電極を形成することを特徴とする
電界効果型薄膜トランジスタの製造方法。 - 【請求項２】 前記窒化シリコン層の厚さは１０００〜
２０００Å程度であることを特徴とする請求項１記載の
電界効果型薄膜トランジスタの製造方法。
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|---|---|---|---|
| JP3334596A JP3019885B2 (ja) | 1991-11-25 | 1991-11-25 | 電界効果型薄膜トランジスタの製造方法 |
| US07/968,382 US5328861A (en) | 1991-11-25 | 1992-10-29 | Method for forming thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334596A JP3019885B2 (ja) | 1991-11-25 | 1991-11-25 | 電界効果型薄膜トランジスタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH05152569A JPH05152569A (ja) | 1993-06-18 |
| JP3019885B2 true JP3019885B2 (ja) | 2000-03-13 |
Family
ID=18279165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334596A Expired - Lifetime JP3019885B2 (ja) | 1991-11-25 | 1991-11-25 | 電界効果型薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5328861A (ja) |
| JP (1) | JP3019885B2 (ja) |
Cited By (1)
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| US7692263B2 (en) | 2006-11-21 | 2010-04-06 | Cree, Inc. | High voltage GaN transistors |
| US8212290B2 (en) | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
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| KR20120061312A (ko) * | 2010-12-03 | 2012-06-13 | 삼성모바일디스플레이주식회사 | 유기 전계 발광 표시장치 및 그의 제조방법 |
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1991
- 1991-11-25 JP JP3334596A patent/JP3019885B2/ja not_active Expired - Lifetime
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1992
- 1992-10-29 US US07/968,382 patent/US5328861A/en not_active Expired - Lifetime
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