JPH03217059A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はアクティブマトリクス型液晶ディスプレイやイ
メージセンサ、プリンタヘッドなどに使われる薄膜トラ
ンジスタ、３次元ＩＣなどに使われるＳＯ■トランジス
タの構造に関する。
メージセンサ、プリンタヘッドなどに使われる薄膜トラ
ンジスタ、３次元ＩＣなどに使われるＳＯ■トランジス
タの構造に関する。
［従来の技術］
薄膜トランジスタは、現在、アクティブマトリクス型液
晶ディスプレイのスイッチング素子に応用される場合が
多い。代表的な従来技術としては、１．ＱｌＩｓｈｉｍ
ａらがＳｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏ
ｎ Ｄｉｓｐｌａｙ（ＳＩＤ） ’８８ Ｄｉｇｅｓｔ
ｐ．４０８ （１９８８）に発表しているようなスタ
ガ構造の多結晶シリコン薄膜トランジスタがある。この
ほかにコプレーナ構造の薄膜トランジスタもある。この
ようなゲート電極が半導体層の上部にある薄膜トランジ
スタは、従来、そのゲート絶縁膜は一層であり、その形
成法は化学的気相堆積法（ＣＶＤ法）やスパツタ法であ
った。
晶ディスプレイのスイッチング素子に応用される場合が
多い。代表的な従来技術としては、１．ＱｌＩｓｈｉｍ
ａらがＳｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏ
ｎ Ｄｉｓｐｌａｙ（ＳＩＤ） ’８８ Ｄｉｇｅｓｔ
ｐ．４０８ （１９８８）に発表しているようなスタ
ガ構造の多結晶シリコン薄膜トランジスタがある。この
ほかにコプレーナ構造の薄膜トランジスタもある。この
ようなゲート電極が半導体層の上部にある薄膜トランジ
スタは、従来、そのゲート絶縁膜は一層であり、その形
成法は化学的気相堆積法（ＣＶＤ法）やスパツタ法であ
った。
［発明が解決しようとする課題］
しかし前述の従来技術においては、半導体層の表面にゲ
ート絶縁膜を堆積させるだけであるので、半導体層とゲ
ート絶縁膜の界面にダングリングボンドや格子欠陥など
が発生しやすく、薄膜トランジスタのしきい値電圧がば
らついたり、信頼性が悪かった。このような問題点を解
決するために、ゲート絶縁膜の堆積方法として、界面の
制御性の良好な電子サイクロトロン共鳴−プラスマー気
相堆積法（ＥＣＲ−ｐ−ＣＶＤ法）などの方向性ビーム
堆積法を用いた方法がある。これによって形成したシリ
コン酸化膜（ＳｉＯ２薄膜）をゲート絶縁膜に用いると
、界面準位が少なく、信頼性の良好な薄膜トランジスタ
が得られる。しかしＥＣＲ−ｐ−ＣＶＤ法などて形成し
た絶縁膜は、特に段差部分において絶縁耐圧が低く、薄
膜トランジスタのゲート電圧を大きくしてドレイン電流
を十分にかせぐことができないという問題点があった。
ート絶縁膜を堆積させるだけであるので、半導体層とゲ
ート絶縁膜の界面にダングリングボンドや格子欠陥など
が発生しやすく、薄膜トランジスタのしきい値電圧がば
らついたり、信頼性が悪かった。このような問題点を解
決するために、ゲート絶縁膜の堆積方法として、界面の
制御性の良好な電子サイクロトロン共鳴−プラスマー気
相堆積法（ＥＣＲ−ｐ−ＣＶＤ法）などの方向性ビーム
堆積法を用いた方法がある。これによって形成したシリ
コン酸化膜（ＳｉＯ２薄膜）をゲート絶縁膜に用いると
、界面準位が少なく、信頼性の良好な薄膜トランジスタ
が得られる。しかしＥＣＲ−ｐ−ＣＶＤ法などて形成し
た絶縁膜は、特に段差部分において絶縁耐圧が低く、薄
膜トランジスタのゲート電圧を大きくしてドレイン電流
を十分にかせぐことができないという問題点があった。
そこで本発明はこのような従来技術の問題点を克服する
もので、その目的とするところは、特性が安定していて
均一性がよく、しかもゲート耐圧が高くて欠陥の少ない
薄膜トランジスタを提供するところにある。
もので、その目的とするところは、特性が安定していて
均一性がよく、しかもゲート耐圧が高くて欠陥の少ない
薄膜トランジスタを提供するところにある。
［課題を解決するための手段］
本発明の薄膜トランジスタは、絶縁性基板上に形成され
たシリコン薄膜よりなる島状の半導体層と、該半導体層
を覆うように方向性ビーム堆積法で形成されたシリコン
酸化膜よりなる第一絶縁層と、該第一絶縁層の表面に重
ねて形成された第二絶縁層と、該第二絶縁層の表面に形
成されたゲート電極とをすくなくも具備することを特徴
とする。
たシリコン薄膜よりなる島状の半導体層と、該半導体層
を覆うように方向性ビーム堆積法で形成されたシリコン
酸化膜よりなる第一絶縁層と、該第一絶縁層の表面に重
ねて形成された第二絶縁層と、該第二絶縁層の表面に形
成されたゲート電極とをすくなくも具備することを特徴
とする。
また、前記第二絶縁層はシリコン酸化膜あるいはシリコ
ン窒化膜よりなることを特徴とする。
ン窒化膜よりなることを特徴とする。
また、前記第二絶縁層は金属酸化膜あるいは金属窒化膜
よりなることを特徴とする。
よりなることを特徴とする。
［実施例］
本発明の薄膜トランジスタを実施例に従いさらに詳述す
る。
る。
く実施例１〉
第１図は本発明の第一の実施例を説明するためのもので
、シリコン窒化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。
、シリコン窒化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。
この薄膜トランジスタの構造はつぎのようである。すな
わち、透明なハードガラス基板（例えば日本電気硝子＠
製○Ａ−２基板）１の表面にＳｉ０２薄膜よりなるパッ
シベーション層２を設け、その表面にチャネル領域３、
ドレイン領域４およびソース領域５をもつ多結晶シリコ
ン薄膜よりなる半導体層６を設け、その表面を覆ってＥ
ＣＲｐ−ＣＶＤ法で形成したＳｊ．０２薄膜よりなる第
一絶縁層７と、プラズマＣＶＤ法で形成したシリコン窒
化膜（Ｓｉ３Ｎ４薄膜）よりなる第二絶縁層８を順次積
層して設け、その表面にクロム薄膜からなるゲート電極
９を設け、 ドレイン領域４およびソース領域５にオー
ミック接触するようにアルミ薄膜からなるドレイン電極
１０およびソース電極１１をそれぞれ設けている。
わち、透明なハードガラス基板（例えば日本電気硝子＠
製○Ａ−２基板）１の表面にＳｉ０２薄膜よりなるパッ
シベーション層２を設け、その表面にチャネル領域３、
ドレイン領域４およびソース領域５をもつ多結晶シリコ
ン薄膜よりなる半導体層６を設け、その表面を覆ってＥ
ＣＲｐ−ＣＶＤ法で形成したＳｊ．０２薄膜よりなる第
一絶縁層７と、プラズマＣＶＤ法で形成したシリコン窒
化膜（Ｓｉ３Ｎ４薄膜）よりなる第二絶縁層８を順次積
層して設け、その表面にクロム薄膜からなるゲート電極
９を設け、 ドレイン領域４およびソース領域５にオー
ミック接触するようにアルミ薄膜からなるドレイン電極
１０およびソース電極１１をそれぞれ設けている。
第２図は第１図に示した薄膜トランジスタの製作工程途
中の概略断面図である。これに従い薄膜トランジスタの
製作方法を簡単に説明する。まずハードガラス基板１上
に、常圧ＣＶＤ法によってＳｉ○２薄膜よりなるパッシ
ベーション膜２を２００ｎｍ以上形成する。これは基板
からの汚染を防止する役割を担う。つぎに６００゜Ｃの
減圧ＣｖＤ法によって多結晶シリコン薄膜を堆積した後
、これをフォトエッチング法とドライエッチング法によ
って端部を順テーパ状にした、島状の半導体層６を形成
する（第２図（ａ））。つぎに半導体層６の表面を覆う
ように、モノシランガスと酸素ガスを原料としたＥＣＲ
−ｐ−ＣＶＤ法で堆積したＳｉ○２薄膜よりなる第一絶
縁層７を形成ずる（同図（ｂ））。ＥＣＲ−ｐ−ＣＶＤ
法は、原料ガスのプラズマを発散磁界によって方向性を
もたせて基板に照射し薄膜を堆積させる方法であり、薄
膜の品質はよいが端部段差の被覆性がわるいという特徴
をもつ。ただし絶縁破壊電界強度は膜厚が薄いほど大き
くなる。つぎにモノシランガスとアンモニアガスを原料
とするプラズマＣＶＤ法によって、Ｓｉ３Ｎ４薄膜より
なる第二絶縁層８を形成する（同図（Ｃ））。プラズマ
ＣＶＤ法で作製したＳｉ３Ｎ４薄膜は大きな絶縁破壊電
界強度（約５ Ｍ Ｖ ／ ｃ ｍ ）をもつ。つぎに
スパッタ法によってクロム薄膜を堆積した後、フォトエ
ッチングを行ってゲート電極９を形成し、これをマスク
としてリンのイオン注入を行って半導体層６の一部を自
己整合的に低抵抗化しドレイン領域４およびソース領域
５を形成する。最後にコンタクトホールを開け、スバッ
タ法でアルミ薄膜を堆積した後、フォトエッチングを行
ってドレイン電極１０およびソース電極１１を形成する
（同図（ｄ））。
中の概略断面図である。これに従い薄膜トランジスタの
製作方法を簡単に説明する。まずハードガラス基板１上
に、常圧ＣＶＤ法によってＳｉ○２薄膜よりなるパッシ
ベーション膜２を２００ｎｍ以上形成する。これは基板
からの汚染を防止する役割を担う。つぎに６００゜Ｃの
減圧ＣｖＤ法によって多結晶シリコン薄膜を堆積した後
、これをフォトエッチング法とドライエッチング法によ
って端部を順テーパ状にした、島状の半導体層６を形成
する（第２図（ａ））。つぎに半導体層６の表面を覆う
ように、モノシランガスと酸素ガスを原料としたＥＣＲ
−ｐ−ＣＶＤ法で堆積したＳｉ○２薄膜よりなる第一絶
縁層７を形成ずる（同図（ｂ））。ＥＣＲ−ｐ−ＣＶＤ
法は、原料ガスのプラズマを発散磁界によって方向性を
もたせて基板に照射し薄膜を堆積させる方法であり、薄
膜の品質はよいが端部段差の被覆性がわるいという特徴
をもつ。ただし絶縁破壊電界強度は膜厚が薄いほど大き
くなる。つぎにモノシランガスとアンモニアガスを原料
とするプラズマＣＶＤ法によって、Ｓｉ３Ｎ４薄膜より
なる第二絶縁層８を形成する（同図（Ｃ））。プラズマ
ＣＶＤ法で作製したＳｉ３Ｎ４薄膜は大きな絶縁破壊電
界強度（約５ Ｍ Ｖ ／ ｃ ｍ ）をもつ。つぎに
スパッタ法によってクロム薄膜を堆積した後、フォトエ
ッチングを行ってゲート電極９を形成し、これをマスク
としてリンのイオン注入を行って半導体層６の一部を自
己整合的に低抵抗化しドレイン領域４およびソース領域
５を形成する。最後にコンタクトホールを開け、スバッ
タ法でアルミ薄膜を堆積した後、フォトエッチングを行
ってドレイン電極１０およびソース電極１１を形成する
（同図（ｄ））。
それぞれの層の膜厚の代表値は、半導体層が５０ｎｍ、
第一絶縁層７が５０ｎｍ、第二絶縁層が１ ５ ０ ｎ
ｍ， ゲート電極が２００ｎｍ、ドレイン電極およ
びソース電極が４００ｎｍであり、またチャネル長は１
０μｍ１ チャネル幅は１５μｍである。
第一絶縁層７が５０ｎｍ、第二絶縁層が１ ５ ０ ｎ
ｍ， ゲート電極が２００ｎｍ、ドレイン電極およ
びソース電極が４００ｎｍであり、またチャネル長は１
０μｍ１ チャネル幅は１５μｍである。
第一絶縁層および第二絶縁層の膜厚をそれぞれｄ１およ
びｄ２とし、第一絶縁層および第二絶縁層の比誘電率を
それぞれε１およびε２とし、第一絶縁層の絶縁破壊電
界強度をＦＢＩとすると、ゲート電圧ＶＧＳは次式■に
示す電圧領域まで印加することが可能である。すなわち
、 ＶＧＳＩ ＜ （ｄ １＋ ｄ ２・（ε１／ε２））
・ＦＢＩ ・・■このとき第二絶縁層に印加する電界
強度Ｅ２は、Ｅ２＝ε１／（ｄｉ・ε２＋ｄ２・ε１）
・ＶＧＳ ・・■で与えられる。またゲート入力容
量ＣＧは第一絶縁層容量と第二絶縁層容量の直列接続で
あるから、ＣＧ＝ε０・ε１・ε２／（ｄｌ・ε２＋ｄ
２・εｌ）・Ｓ・ ■ で与えられる。ここで、ε０は真空の誘電率、Ｓはゲー
ト電極面積を表わす。これらの式より、ゲート入力容Ｍ
ＣＧを一定にしたままでゲート電圧ＶＧＳをなるべく大
きな値にするためには、第一絶縁層の絶縁破壊電界強度
が膜厚が薄いほど大きいということを利用して、第一絶
縁層の膜厚ｄ１を特性を低下させない程度に薄くシ、第
二絶縁層は比誘電率を大きくして膜厚を厚くすればよい
ことになる。第二絶縁層の膜厚を厚くすると、ピンホー
ルなどの欠陥が抑制され歩留まりも向上する。
びｄ２とし、第一絶縁層および第二絶縁層の比誘電率を
それぞれε１およびε２とし、第一絶縁層の絶縁破壊電
界強度をＦＢＩとすると、ゲート電圧ＶＧＳは次式■に
示す電圧領域まで印加することが可能である。すなわち
、 ＶＧＳＩ ＜ （ｄ １＋ ｄ ２・（ε１／ε２））
・ＦＢＩ ・・■このとき第二絶縁層に印加する電界
強度Ｅ２は、Ｅ２＝ε１／（ｄｉ・ε２＋ｄ２・ε１）
・ＶＧＳ ・・■で与えられる。またゲート入力容
量ＣＧは第一絶縁層容量と第二絶縁層容量の直列接続で
あるから、ＣＧ＝ε０・ε１・ε２／（ｄｌ・ε２＋ｄ
２・εｌ）・Ｓ・ ■ で与えられる。ここで、ε０は真空の誘電率、Ｓはゲー
ト電極面積を表わす。これらの式より、ゲート入力容Ｍ
ＣＧを一定にしたままでゲート電圧ＶＧＳをなるべく大
きな値にするためには、第一絶縁層の絶縁破壊電界強度
が膜厚が薄いほど大きいということを利用して、第一絶
縁層の膜厚ｄ１を特性を低下させない程度に薄くシ、第
二絶縁層は比誘電率を大きくして膜厚を厚くすればよい
ことになる。第二絶縁層の膜厚を厚くすると、ピンホー
ルなどの欠陥が抑制され歩留まりも向上する。
薄膜トランジスタの特性は、ゲート耐圧が４ｏ■から５
０Ｖ以上に向上し、界面準位は１×１０１２ＣＩＩ１−
２以下で、電界効果移動度は約８ ｃｍ２／Ｖｓであ
った。このように本発明の薄膜トランジスタは優れた特
性をもち、しかも信頼性や再現性がよい。
０Ｖ以上に向上し、界面準位は１×１０１２ＣＩＩ１−
２以下で、電界効果移動度は約８ ｃｍ２／Ｖｓであ
った。このように本発明の薄膜トランジスタは優れた特
性をもち、しかも信頼性や再現性がよい。
く実施例２〉
第３図は本発明の第二の実施例を説明するためのもので
、タンタル酸化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。
、タンタル酸化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。
薄膜トランジスタの構造は第１図に示したものとほぼ同
様であるが、第二絶縁層１２にタンタル酸化膜（Ｔａ２
０５薄膜）を用いたところが異なる。
様であるが、第二絶縁層１２にタンタル酸化膜（Ｔａ２
０５薄膜）を用いたところが異なる。
Ｔａ２０５薄膜は、スパッタ法で形成した金属タンタル
薄膜を５００゜Ｃ前後で熱酸化するが、陽極酸化するこ
とによって形成でき、ちみっ性が良好で絶縁耐圧も大き
く、さらに比誘電率（約２５）が大きいといったゲート
絶縁膜として優れ力性質をもつ。熱酸化法によって形成
した厚さ３００ｎｍのＴａ２０５薄膜を第二絶縁層に用
いた薄膜トランジスタは、ゲート耐圧が５０Ｖ以上、し
きい値電圧が１■、Ｎｓｓが５ Ｘ １ ０ ”ｃ＋＋
ｒ２と良好な特性をである。
薄膜を５００゜Ｃ前後で熱酸化するが、陽極酸化するこ
とによって形成でき、ちみっ性が良好で絶縁耐圧も大き
く、さらに比誘電率（約２５）が大きいといったゲート
絶縁膜として優れ力性質をもつ。熱酸化法によって形成
した厚さ３００ｎｍのＴａ２０５薄膜を第二絶縁層に用
いた薄膜トランジスタは、ゲート耐圧が５０Ｖ以上、し
きい値電圧が１■、Ｎｓｓが５ Ｘ １ ０ ”ｃ＋＋
ｒ２と良好な特性をである。
以上の本発明の実施例においては、第二絶縁層としてシ
リコン窒化膜とタンタル酸化膜を用いたが、本発明はこ
れにとらわれず、例えばシリコン酸化膜やアルミナ、ハ
フニウム酸化膜、ジルコニウム酸化膜などの金属酸化膜
や金属窒化膜などが適用できる。
リコン窒化膜とタンタル酸化膜を用いたが、本発明はこ
れにとらわれず、例えばシリコン酸化膜やアルミナ、ハ
フニウム酸化膜、ジルコニウム酸化膜などの金属酸化膜
や金属窒化膜などが適用できる。
［発明の効果］
本発明の薄膜トランジスタはスタガ構造で、ゲート絶縁
膜が熱酸化膜ではないにもかかわらず、熱酸化膜の場合
のように界面準位が小さく、しかもゲート耐圧が大きい
という優れた特性を有する。
膜が熱酸化膜ではないにもかかわらず、熱酸化膜の場合
のように界面準位が小さく、しかもゲート耐圧が大きい
という優れた特性を有する。
しかもゲート絶縁膜が二層構造であるため、ビンホール
などによる欠陥が少なく、歩留まりが良好で信頼性のた
かい薄膜トランジスタである。
などによる欠陥が少なく、歩留まりが良好で信頼性のた
かい薄膜トランジスタである。
第１図は本発明の第一の実施例を説明するためのもので
、シリコン窒化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。 第２図は第１図に示した薄膜トランジスタの製作工程途
中の概略断面図である。 第３図は本発明の第二の実施例を説明するためのもので
、タンタル酸化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。 １・・ハードガラス基板 ２・・パッシベーション層 ３・・チャネル領域 ４・ ・ドレイン領域 ５・・ソース領域 ６・・半導体層 ７・・第一絶縁層 ８・・第二絶縁層 ９・・ゲート電極 １０・・ドレイン電極 １１・・ソース電極 −１１ １ ２ 第二絶縁層 以上
、シリコン窒化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。 第２図は第１図に示した薄膜トランジスタの製作工程途
中の概略断面図である。 第３図は本発明の第二の実施例を説明するためのもので
、タンタル酸化膜を第二絶縁層に用いた薄膜トランジス
タの概略断面図である。 １・・ハードガラス基板 ２・・パッシベーション層 ３・・チャネル領域 ４・ ・ドレイン領域 ５・・ソース領域 ６・・半導体層 ７・・第一絶縁層 ８・・第二絶縁層 ９・・ゲート電極 １０・・ドレイン電極 １１・・ソース電極 −１１ １ ２ 第二絶縁層 以上
Claims (3)
- （１）絶縁性基板上に形成されたシリコン薄膜よりなる
島状の半導体層と、該半導体層を覆うように方向性ビー
ム堆積法で形成されたシリコン酸化膜よりなる第一絶縁
層と、該第一絶縁層の表面に重ねて形成された第二絶縁
層と、該第二絶縁層の表面に形成されたゲート電極とを
すくなくも具備することを特徴とする薄膜トランジスタ
。 - （２）前記第二絶縁層はシリコン酸化膜あるいはシリコ
ン窒化膜よりなることを特徴とする請求項１、記載の薄
膜トランジスタ。 - （３）前記第二絶縁層は金属酸化膜あるいは金属窒化膜
よりなることを特徴とする請求項１記載の薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210590A JPH03217059A (ja) | 1990-01-22 | 1990-01-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210590A JPH03217059A (ja) | 1990-01-22 | 1990-01-22 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217059A true JPH03217059A (ja) | 1991-09-24 |
Family
ID=11796289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210590A Pending JPH03217059A (ja) | 1990-01-22 | 1990-01-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03217059A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152569A (ja) * | 1991-11-25 | 1993-06-18 | Casio Comput Co Ltd | 電界効果型薄膜トランジスタおよびその製造方法 |
| JPH05343430A (ja) * | 1991-08-23 | 1993-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| US5879969A (en) * | 1991-03-06 | 1999-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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| JP2006253440A (ja) * | 2005-03-11 | 2006-09-21 | Nara Institute Of Science & Technology | 半導体装置の製造方法および半導体装置 |
| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPWO2007032128A1 (ja) * | 2005-09-16 | 2009-03-19 | シャープ株式会社 | 薄膜トランジスタ |
-
1990
- 1990-01-22 JP JP1210590A patent/JPH03217059A/ja active Pending
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| US8609487B2 (en) | 2006-04-14 | 2013-12-17 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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