JPH01133369A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01133369A JPH01133369A JP29052087A JP29052087A JPH01133369A JP H01133369 A JPH01133369 A JP H01133369A JP 29052087 A JP29052087 A JP 29052087A JP 29052087 A JP29052087 A JP 29052087A JP H01133369 A JPH01133369 A JP H01133369A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えばアクティブマトリックス型液晶表示
装置の駆動或いはスイッチングに用いられる薄膜トラン
ジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。
装置の駆動或いはスイッチングに用いられる薄膜トラン
ジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。
−Ｉ−Ｆ Ｔ ）に関する。
（従来の技術）
非晶質シリコン（ａ−３ｉ ）を活性層に用いた絶縁ゲ
ート型電界効果トランジスタは、ａ−３ｒが２００〜３
００℃程麿の比較的低温で形成できることから、ガラス
基板上に作成してアクティブマトリックス形液晶表示装
置への適用等、一部実用化の域に入りつつある。
ート型電界効果トランジスタは、ａ−３ｒが２００〜３
００℃程麿の比較的低温で形成できることから、ガラス
基板上に作成してアクティブマトリックス形液晶表示装
置への適用等、一部実用化の域に入りつつある。
ところで、ａ−３ｉＴＦＴの特性は、ゲート絶縁膜材料
に大きく依存し、特にシリコン窒化膜＜ｓ ｉＮＸ膜）
が最高の性能をもつとされている。
に大きく依存し、特にシリコン窒化膜＜ｓ ｉＮＸ膜）
が最高の性能をもつとされている。
そして、その根拠となっている点は、ａ−３ｉの信頼性
、即ち材おｌの性質に起因した不安定要因の一つである
Ｔ ｆ＝ １’のしきい値電圧ｖｔｈのドリフトであり
、この現染は、加速試験の一手法であるバイアス温度（
ＢＴ、 Ｂｉａｓ Ｔｅｍｐａｒａｔｕｒｃ）ス１〜レ
ス試験にて評価される。
、即ち材おｌの性質に起因した不安定要因の一つである
Ｔ ｆ＝ １’のしきい値電圧ｖｔｈのドリフトであり
、この現染は、加速試験の一手法であるバイアス温度（
ＢＴ、 Ｂｉａｓ Ｔｅｍｐａｒａｔｕｒｃ）ス１〜レ
ス試験にて評価される。
このにうに、ＴＦＴの特性上は、３ｉＮｘをゲート絶縁
膜に使うことが望ましいが、ＴＰＴの工程上の制約、即
ちフォトリソグラフィー技術による微細パターンの形成
等において、シリコン酸化ｆｌｕ（ＳｉＯｘ膜）を用い
た方が、工程が容易或いは単純化されるという利点が多
い場合がある。
膜に使うことが望ましいが、ＴＰＴの工程上の制約、即
ちフォトリソグラフィー技術による微細パターンの形成
等において、シリコン酸化ｆｌｕ（ＳｉＯｘ膜）を用い
た方が、工程が容易或いは単純化されるという利点が多
い場合がある。
以上述べたように、化学的な性質を利用した製造工程か
らの材料に対する要求と電気的特性からの要求とが、全
く相反する問題が生じている。このときの解決策として
は、例えば特開昭５８−１８２２７０号公報や特開昭６
０−１７０２６１号公報等に記載されているように、ゲ
ートｉ縁膜を３ｉＱｘ及び３ｉＮＸの二層から作成する
ことが提案されている。
らの材料に対する要求と電気的特性からの要求とが、全
く相反する問題が生じている。このときの解決策として
は、例えば特開昭５８−１８２２７０号公報や特開昭６
０−１７０２６１号公報等に記載されているように、ゲ
ートｉ縁膜を３ｉＱｘ及び３ｉＮＸの二層から作成する
ことが提案されている。
即ち、ゲート電極と接する側に５ｉＱｘを設けることで
、ある種のドライエツチング法に関し、例えばゲート絶
縁膜の材料であるＭｏとの選択エツチングを可能とし、
ａ−３ｉと接する側に５ｉＮＸｊＦｉ：設けることで、
ＴＰＴの特性を補償しようとするものである。しかも、
ａ−５ｉを島状に形成するに際しては、ｓ ＋ ＮＸ
ａをも同時に島状に形成し、その下に３ｉＱｘをエツチ
ングのストッパーとすることで、島形成の選択エツチン
グの問題も解決される。
、ある種のドライエツチング法に関し、例えばゲート絶
縁膜の材料であるＭｏとの選択エツチングを可能とし、
ａ−３ｉと接する側に５ｉＮＸｊＦｉ：設けることで、
ＴＰＴの特性を補償しようとするものである。しかも、
ａ−５ｉを島状に形成するに際しては、ｓ ＋ ＮＸ
ａをも同時に島状に形成し、その下に３ｉＱｘをエツチ
ングのストッパーとすることで、島形成の選択エツチン
グの問題も解決される。
（発明が解決しＪ、うとづる問題点）
しかしながら、実験によれば、上述のＪ、うにａ−３ｉ
層がゲート絶縁膜３ ｉ ＮＸと接するにもかかわらず
、８丁ストレス試験にて、マイナスＢＴでのｖｔｈのプ
ラスドリフト、即らゲート絶縁膜が３ｉＱｘからなるＴ
−Ｆ Ｔと類似の結果が得られる場合があり、本質的な
解決策となっていないことが判明した。
層がゲート絶縁膜３ ｉ ＮＸと接するにもかかわらず
、８丁ストレス試験にて、マイナスＢＴでのｖｔｈのプ
ラスドリフト、即らゲート絶縁膜が３ｉＱｘからなるＴ
−Ｆ Ｔと類似の結果が得られる場合があり、本質的な
解決策となっていないことが判明した。
この発明はこのような点ｋｌみなされたものでおり、Ｂ
Ｔストレス試験においてＳ ｉ ＮＸからなるゲート絶
縁膜を用いたＴＰＴと同様なりｔｈドリフトの相殺効果
が期待できるＴＰＴを提供することを目的とする。
Ｔストレス試験においてＳ ｉ ＮＸからなるゲート絶
縁膜を用いたＴＰＴと同様なりｔｈドリフトの相殺効果
が期待できるＴＰＴを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明は、ゲート電極とａ−３１からなる半導体層と
の間にゲート絶縁膜を有し、このゲート絶縁膜はゲート
電極に近い側から３ｉｏｘｒｆＡとＳｉＮｘ膜の二層よ
りなるＴＰＴであり、上ＪのＳｉＯｘ膜の厚さが０．３
μｍ以下のときは、上述の３ ｒ ＮＸ膜の厚さは０．
０５ μｍ以上であり、５ｉＯＸｆｆ！の厚さが０．３
μｍより大きいときは、Ｓ：ＮＸＩＩＡの厚さは０．０
１μｍ以上である。ここで、３ｉＱｘ膜或いは３ ｉ
ＮＸ膜は、厳密な意味での５ｉ０２或いは５１３Ｎ４を
表すものではなく、いわゆるプラズマＣｖＤ法にて作成
した場合の慣例に従った呼称である。故に、プラズマＣ
ＶＤの原料ガスによっては、Ｓ ｉ ＯＸ ＩＧ！中に
窒素（Ｎ２）或いは水素（ト１２）等が含まれることは
あり得る。
の間にゲート絶縁膜を有し、このゲート絶縁膜はゲート
電極に近い側から３ｉｏｘｒｆＡとＳｉＮｘ膜の二層よ
りなるＴＰＴであり、上ＪのＳｉＯｘ膜の厚さが０．３
μｍ以下のときは、上述の３ ｒ ＮＸ膜の厚さは０．
０５ μｍ以上であり、５ｉＯＸｆｆ！の厚さが０．３
μｍより大きいときは、Ｓ：ＮＸＩＩＡの厚さは０．０
１μｍ以上である。ここで、３ｉＱｘ膜或いは３ ｉ
ＮＸ膜は、厳密な意味での５ｉ０２或いは５１３Ｎ４を
表すものではなく、いわゆるプラズマＣｖＤ法にて作成
した場合の慣例に従った呼称である。故に、プラズマＣ
ＶＤの原料ガスによっては、Ｓ ｉ ＯＸ ＩＧ！中に
窒素（Ｎ２）或いは水素（ト１２）等が含まれることは
あり得る。
（作用）
ａ−３ｉ ＴＦＴのＢＴストレス試験は、ＴＰＴのソー
ス電極或いはトレイン電極を接地電位にし、ゲート電極
に一定の電位を加えたときのｖｔｈの初期値からのドリ
フトｍΔｖｔｈを電圧印加時間の関数として調べるもの
でおる。このとき、反応を加速さゼるために、温度を高
くする場合が多い。
ス電極或いはトレイン電極を接地電位にし、ゲート電極
に一定の電位を加えたときのｖｔｈの初期値からのドリ
フトｍΔｖｔｈを電圧印加時間の関数として調べるもの
でおる。このとき、反応を加速さゼるために、温度を高
くする場合が多い。
まず、ａ−ｓ ｒＴＦＴのＢＴストレス試験の典型例に
ついて述べる。第３図はゲート絶縁膜として３ ｉ Ｎ
Ｘ或いは３ｉＱｘを用いた両者のＴＰＴにおけるＢＴス
トレス試験の結果を比較して示した図であり、温度８０
℃でゲート印加電圧＋１５Ｖの場合（以下、プラスＢＴ
と称ず）とゲート印加電圧−１５Ｖの場合（以下、マイ
ナスＢＴと称″ｇ）とを示しである。同図かられかるよ
うに、ゲート絶縁膜をＳｉ ＮＸにて作成したＴ Ｐ
Ｔは、プラスＢＴでｖｔｈはプラス側にシフトし、マイ
ナス８丁でｖｔｈはマイナス側にシフトする。即ら、ゲ
ート電極に印加した電圧の極性と同じ方向に、ｖｔｈが
ドリフトする。これがゲート絶縁膜として３ ｉ ＮＸ
を用いたＴ Ｐ Ｔの特徴であり、ＴＦＴの動作方法を
工夫することにより、ｖｔｈドリフト量をプラス側とマ
イナス側で相殺することが可能になる。第３図の例にお
いては、例えばストレス時間１０４ｓにてプラスＢＴで
の△ｖｔｈが６．３Ｖで、このＴ［丁を用いた実際のデ
バイスでは約６００時間に相当する。しかしながら、こ
のデバイスの実動作寿命試験において、６００時間での
ｙｔｈドリフト量は約１ｖであり、プラスＢＴでのドリ
フ１〜量からは全く説明できない。これがマイナスＢＴ
でのｙｔｈドリフトによる相殺効果と考えられており、
ａ−３１ＴＦＴのゲート絶縁膜に３ ｉ ＮＸを用いた
場合の実用性を説明するモデルとされている。一方、第
３図かられかるように、ゲート絶縁膜を５ｉＯＸにて作
成したＴＦＴは、マイナス８丁の場合にゲート電極への
印加電圧極性と逆のプラス方向へのｙｔｈドリフトが観
察され、そのドリフト但Δ■ｔｈは３Ｖ程度にまで及ぶ
。このように、プラスＢＴとマイナスＢＴとでｖｔｈが
同一極性方向ヘドリフトする場合、上述の動作方式によ
るｖｔｈドリフトの相殺効果は、全く期待できないこと
がわかる。
ついて述べる。第３図はゲート絶縁膜として３ ｉ Ｎ
Ｘ或いは３ｉＱｘを用いた両者のＴＰＴにおけるＢＴス
トレス試験の結果を比較して示した図であり、温度８０
℃でゲート印加電圧＋１５Ｖの場合（以下、プラスＢＴ
と称ず）とゲート印加電圧−１５Ｖの場合（以下、マイ
ナスＢＴと称″ｇ）とを示しである。同図かられかるよ
うに、ゲート絶縁膜をＳｉ ＮＸにて作成したＴ Ｐ
Ｔは、プラスＢＴでｖｔｈはプラス側にシフトし、マイ
ナス８丁でｖｔｈはマイナス側にシフトする。即ら、ゲ
ート電極に印加した電圧の極性と同じ方向に、ｖｔｈが
ドリフトする。これがゲート絶縁膜として３ ｉ ＮＸ
を用いたＴ Ｐ Ｔの特徴であり、ＴＦＴの動作方法を
工夫することにより、ｖｔｈドリフト量をプラス側とマ
イナス側で相殺することが可能になる。第３図の例にお
いては、例えばストレス時間１０４ｓにてプラスＢＴで
の△ｖｔｈが６．３Ｖで、このＴ［丁を用いた実際のデ
バイスでは約６００時間に相当する。しかしながら、こ
のデバイスの実動作寿命試験において、６００時間での
ｙｔｈドリフト量は約１ｖであり、プラスＢＴでのドリ
フ１〜量からは全く説明できない。これがマイナスＢＴ
でのｙｔｈドリフトによる相殺効果と考えられており、
ａ−３１ＴＦＴのゲート絶縁膜に３ ｉ ＮＸを用いた
場合の実用性を説明するモデルとされている。一方、第
３図かられかるように、ゲート絶縁膜を５ｉＯＸにて作
成したＴＦＴは、マイナス８丁の場合にゲート電極への
印加電圧極性と逆のプラス方向へのｙｔｈドリフトが観
察され、そのドリフト但Δ■ｔｈは３Ｖ程度にまで及ぶ
。このように、プラスＢＴとマイナスＢＴとでｖｔｈが
同一極性方向ヘドリフトする場合、上述の動作方式によ
るｖｔｈドリフトの相殺効果は、全く期待できないこと
がわかる。
次に、ゲート絶縁膜をゲート電極に近い側から３ ｉ
Ｑｘと３ ｉ ＮＸよりなる積層構造により形成した、
ａ−ｓ＋ＴＰＴのＢＴストレス試験の結果について述べ
る。第４図はこのＴＰＴにおける温度８０℃でのＢＴス
トレス試験の一例を示す図であり、試料は３ｉＱｘの厚
さ０．２５８ ｍに対し、３ｉＮｘの厚さを０．０２５
．０．０５．０．０７５．０．１．０．１２５μｍと変
えた五種類の逆スタガード電極構造のものである。すべ
ての試料で、プラスＢＴでのＶｔｈドリフト量は測定誤
差内で一致しているにもかかわらず、マイブスＢＴでの
ｖｔｈドリフト量は、明らかにＳ ｉ ＮＸのｙ９さに
対する依存性を示す。
Ｑｘと３ ｉ ＮＸよりなる積層構造により形成した、
ａ−ｓ＋ＴＰＴのＢＴストレス試験の結果について述べ
る。第４図はこのＴＰＴにおける温度８０℃でのＢＴス
トレス試験の一例を示す図であり、試料は３ｉＱｘの厚
さ０．２５８ ｍに対し、３ｉＮｘの厚さを０．０２５
．０．０５．０．０７５．０．１．０．１２５μｍと変
えた五種類の逆スタガード電極構造のものである。すべ
ての試料で、プラスＢＴでのＶｔｈドリフト量は測定誤
差内で一致しているにもかかわらず、マイブスＢＴでの
ｖｔｈドリフト量は、明らかにＳ ｉ ＮＸのｙ９さに
対する依存性を示す。
即ら、３ｉＮｘの厚さが０．０２５．０．０５μｍ（７
）ときは、マイナスＢ Ｔ １１５にｖｔｈのプラスド
リフトがあられれるため、実動作時のドリフトの相殺効
果が期待できない、或いは効果が小さいことが予測され
る。
）ときは、マイナスＢ Ｔ １１５にｖｔｈのプラスド
リフトがあられれるため、実動作時のドリフトの相殺効
果が期待できない、或いは効果が小さいことが予測され
る。
第５図は、上述の実験を３ｉＱｘと３ ｉ ＮＸの厚さ
の異なるいくつかの組み合せ試料について実施して得ら
れた結果を示す図である。同図において、縦軸はＳ ｉ
Ｎｘの厚さ、横軸は３ｉＱｘの厚さを表しており、白
丸（０）はいわゆるＳｉＮ×ゲート絶縁膜を有するＴ
Ｐ Ｔと類似のｖｔｈドリフトを示す試料、黒丸（・）
はいわゆる３ ｉ Ｑｘゲ−１−絶縁膜を有づるＴＦＴ
と類似のｖｔｈドリフトを示す試料の特性を表している
。白丸と黒丸の領域の境界を第５図から正確に定義する
ことは困難であり、また、物理的なモデルにて説明する
ことも困知であるが、この実験結果により得られると考
えられる最大範囲を、この発明における５ｉＯＸとＳｉ
Ｎｘの厚さの望ましい範囲としている。
の異なるいくつかの組み合せ試料について実施して得ら
れた結果を示す図である。同図において、縦軸はＳ ｉ
Ｎｘの厚さ、横軸は３ｉＱｘの厚さを表しており、白
丸（０）はいわゆるＳｉＮ×ゲート絶縁膜を有するＴ
Ｐ Ｔと類似のｖｔｈドリフトを示す試料、黒丸（・）
はいわゆる３ ｉ Ｑｘゲ−１−絶縁膜を有づるＴＦＴ
と類似のｖｔｈドリフトを示す試料の特性を表している
。白丸と黒丸の領域の境界を第５図から正確に定義する
ことは困難であり、また、物理的なモデルにて説明する
ことも困知であるが、この実験結果により得られると考
えられる最大範囲を、この発明における５ｉＯＸとＳｉ
Ｎｘの厚さの望ましい範囲としている。
（実施例）
以下、この発明の詳細を図面を参照して説明する。
第１図はこの発明の一実施例を示す断面図であり、これ
を製造工程に従って説明する。同図において、例えばガ
ラスからなる基板（１）上には、例えばモリブデン（Ｍ
Ｏ＞からなるゲート電極（２）が形成されており、更に
これを覆うようにゲート絶縁膜（３）が形成されている
。ここでゲート絶縁膜（３）は、ゲート電極（２）に近
い側から３ｉＱｘ膜（３ａ）とＳ ｉ Ｎｘ Ｉｌｌ
（３ｂ）の二層が形成されてなり、３ｉＱｘ膜（３ａ）
の厚さが０．３μｍ以下例えば０．２６μｍのときは、
Ｓ！ Ｎ Ｘ ｒｖ！（３ｂ ） （ＤＦＬＩ’ ハ０
．０５ μｒｒ＋以上例工ＬｆＯ，１２５，ｃｚｍとし
、３ ｉ Ｑｘ膜（３ａ）の厚さが０．３μｍより大ぎ
い例えば０．３６μｍのときは、ＳｉＮｘ！ｌ！（３ｂ
）の厚さは０．０１ μｍ以上例エバ０．０２５μｍと
している。そして、ゲート絶縁膜（３）上には、例えば
ａ−３ｉからなる半導体層（４）と例えば１〕をドープ
したｎ型ａ−３ｉからなるオーミック接触層としてのド
ーピング層（５）とが、島状に形成されており、更にこ
の島状部の両端には、ソース電極（６）とドレイン電極
（７）とがドーピング層（５）を介して半導体だ（４）
に接触するように形成されている。この後、ソース電極
（６）とドレイン電極（７）との間に露出覆るドーピン
グ層（５）は、エツチングにより除去する。一方、ゲー
ト電極（２）はゲート絶縁膜（３）の一部に設けられた
開口部により、外部端子との接触用バット部（８）を形
成している。こうして所望のＴＰＴが得られる。
を製造工程に従って説明する。同図において、例えばガ
ラスからなる基板（１）上には、例えばモリブデン（Ｍ
Ｏ＞からなるゲート電極（２）が形成されており、更に
これを覆うようにゲート絶縁膜（３）が形成されている
。ここでゲート絶縁膜（３）は、ゲート電極（２）に近
い側から３ｉＱｘ膜（３ａ）とＳ ｉ Ｎｘ Ｉｌｌ
（３ｂ）の二層が形成されてなり、３ｉＱｘ膜（３ａ）
の厚さが０．３μｍ以下例えば０．２６μｍのときは、
Ｓ！ Ｎ Ｘ ｒｖ！（３ｂ ） （ＤＦＬＩ’ ハ０
．０５ μｒｒ＋以上例工ＬｆＯ，１２５，ｃｚｍとし
、３ ｉ Ｑｘ膜（３ａ）の厚さが０．３μｍより大ぎ
い例えば０．３６μｍのときは、ＳｉＮｘ！ｌ！（３ｂ
）の厚さは０．０１ μｍ以上例エバ０．０２５μｍと
している。そして、ゲート絶縁膜（３）上には、例えば
ａ−３ｉからなる半導体層（４）と例えば１〕をドープ
したｎ型ａ−３ｉからなるオーミック接触層としてのド
ーピング層（５）とが、島状に形成されており、更にこ
の島状部の両端には、ソース電極（６）とドレイン電極
（７）とがドーピング層（５）を介して半導体だ（４）
に接触するように形成されている。この後、ソース電極
（６）とドレイン電極（７）との間に露出覆るドーピン
グ層（５）は、エツチングにより除去する。一方、ゲー
ト電極（２）はゲート絶縁膜（３）の一部に設けられた
開口部により、外部端子との接触用バット部（８）を形
成している。こうして所望のＴＰＴが得られる。
この実施例では、ゲート絶縁膜（３）はゲート電極（２
）に近い側から５ｉＯＸｒＩＩＡ（３ａ）とＳｉＮｘ膜
（３ｂ）の二層よりなるため、次のような利点を有して
いる。即ち、ゲート電極（２）の形成に用いるエツチン
グを例えばフレオン（ＣＦ４）と酸素（０２）を使用し
たドライエツチング法とした場合にも、３ｉＱｘ膜（３
ａ）とＳｉＮｘ膜（３ｂ）のうち３ ｉ Ｑｘ膜（３ａ
）がゲート電極（２）の材料であるＭＯと選択エツチン
グが可能なので、充分なプロセスマージンのもとに、接
触用バット部（８）を形成できうる。上述のドライエツ
チング法は、半導体層（４）とドーピング層（５）とを
島状にするエツチングにも、Ｓ：Ｏｘ膜（３ａ）をエツ
チングのストッパーとなることにより採用できる。また
、３ｉＱｘ膜（３ａ）の厚さが０．３μｍ以下のときは
、３ ｉ ＮＸ膜（３ｂ）の厚さを０．０５ 、ｃｚｍ
以上とし、３ｉＱｘ膜（３ａ）の厚さが０．３μｍより
大きいときは、ＳｉＮｘ膜（３ｂ）の厚さを０．０１
μｍ以上としているので、第３図に示したような３ｉＱ
ｘ膜（３ａ）の存在により発生するｖｔｈドリフト量が
増加するという現象を充分に補償することができ、ゲー
ト絶縁膜がｓ ＋ ＮＸ ｍのみからなるＴＰＴと同様
の特性を有することが可能になる。
）に近い側から５ｉＯＸｒＩＩＡ（３ａ）とＳｉＮｘ膜
（３ｂ）の二層よりなるため、次のような利点を有して
いる。即ち、ゲート電極（２）の形成に用いるエツチン
グを例えばフレオン（ＣＦ４）と酸素（０２）を使用し
たドライエツチング法とした場合にも、３ｉＱｘ膜（３
ａ）とＳｉＮｘ膜（３ｂ）のうち３ ｉ Ｑｘ膜（３ａ
）がゲート電極（２）の材料であるＭＯと選択エツチン
グが可能なので、充分なプロセスマージンのもとに、接
触用バット部（８）を形成できうる。上述のドライエツ
チング法は、半導体層（４）とドーピング層（５）とを
島状にするエツチングにも、Ｓ：Ｏｘ膜（３ａ）をエツ
チングのストッパーとなることにより採用できる。また
、３ｉＱｘ膜（３ａ）の厚さが０．３μｍ以下のときは
、３ ｉ ＮＸ膜（３ｂ）の厚さを０．０５ 、ｃｚｍ
以上とし、３ｉＱｘ膜（３ａ）の厚さが０．３μｍより
大きいときは、ＳｉＮｘ膜（３ｂ）の厚さを０．０１
μｍ以上としているので、第３図に示したような３ｉＱ
ｘ膜（３ａ）の存在により発生するｖｔｈドリフト量が
増加するという現象を充分に補償することができ、ゲー
ト絶縁膜がｓ ＋ ＮＸ ｍのみからなるＴＰＴと同様
の特性を有することが可能になる。
例えば第２図は、温度８０℃におけるこの実施例を用い
て試作したアクティブマトリックス型液晶表示装置の動
作寿命試験の結果の一例を示す図であり、試作した液晶
表示装置をＴＶ駆動したときのＴ Ｐ Ｔのｖｔｈの変
動を時間に対してプロットした−５のである。同図にお
いて、ゲート電極に印加されるストレス電圧は、＋１５
Ｖ及び−７Ｖが時間にして１対２２０の割合で印加され
ている。また、試料として比較のため、３ｉＱｘ／５ｉ
ＮＸの各々（７）膜厚力０．２６１１ｍ７０．０２５！
１ｍ（Ｄもの及ヒ。
て試作したアクティブマトリックス型液晶表示装置の動
作寿命試験の結果の一例を示す図であり、試作した液晶
表示装置をＴＶ駆動したときのＴ Ｐ Ｔのｖｔｈの変
動を時間に対してプロットした−５のである。同図にお
いて、ゲート電極に印加されるストレス電圧は、＋１５
Ｖ及び−７Ｖが時間にして１対２２０の割合で印加され
ている。また、試料として比較のため、３ｉＱｘ／５ｉ
ＮＸの各々（７）膜厚力０．２６１１ｍ７０．０２５！
１ｍ（Ｄもの及ヒ。
、３６μｍ／ ０．１２５μｍのものの二つを示してい
る。
る。
同図かられかるように、０．３６ μｍ／ ０．１２５
μｍの試料は、５０００時間の実動作に対してｖｔｈの
増加がわずかに１．２■におさえられているが、０．２
６μｍ／ ０．０２５μｍの試料は、ｖｔｈの増加分は
３，７■にも達している。
μｍの試料は、５０００時間の実動作に対してｖｔｈの
増加がわずかに１．２■におさえられているが、０．２
６μｍ／ ０．０２５μｍの試料は、ｖｔｈの増加分は
３，７■にも達している。
なお今までは、Ｔ’ Ｆ Ｔが、逆スタガスト電極構造
のものに限って説明したが、得られた結果は全く一般的
なもので、スタガード、プレーナ及び逆ブレーナ等のい
ずれの構造についても適用できるものである。
のものに限って説明したが、得られた結果は全く一般的
なもので、スタガード、プレーナ及び逆ブレーナ等のい
ずれの構造についても適用できるものである。
［発明の効果］
この発明は、ゲート絶縁膜がゲート電極に近い側から３
ｉ Ｏｘ膜と５ｉＮＸ膜の二層よりなるＴＦＴにおい
て、ＢＴストレス試験によるｖｔｈドリフトの増減方向
が、３ｉＱｘ膜と３ ｉ ＮＸ膜の各々の膜厚に依存す
ることを実験的に明らかにし、この各々の膜厚を適正な
範囲とすることにより、信頼性の高いＴＰＴを製造する
ことを可能としている。
ｉ Ｏｘ膜と５ｉＮＸ膜の二層よりなるＴＦＴにおい
て、ＢＴストレス試験によるｖｔｈドリフトの増減方向
が、３ｉＱｘ膜と３ ｉ ＮＸ膜の各々の膜厚に依存す
ることを実験的に明らかにし、この各々の膜厚を適正な
範囲とすることにより、信頼性の高いＴＰＴを製造する
ことを可能としている。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明に関係するＢＴストレス試験の結果の一例を示す
図、第３図はゲート絶縁膜がＳｉＯｘ或いは３ｉＮｘで
あるＴＰＴにおけるＢＴス：・レス試験の結果の一例を
示す図、第４図はこの発明に関係する動作寿命試験の結
果の一例を示す図、第５図は３ｉＱｘ及び３ｉＮｘの厚
さの組み合Ｕに対するマイナスＢＴでのｖｔｈドリフト
の極性を示す図である。 （２）・・・・・・ゲート電極 （３）・・・・・・ゲート絶縁膜 （３ａ ）−−−・−３ｉ Ｏｘ膜 （３ｂ ） ・・・−８ｉ Ｎｘ膜 （４）・・・・・・半導体層
の発明に関係するＢＴストレス試験の結果の一例を示す
図、第３図はゲート絶縁膜がＳｉＯｘ或いは３ｉＮｘで
あるＴＰＴにおけるＢＴス：・レス試験の結果の一例を
示す図、第４図はこの発明に関係する動作寿命試験の結
果の一例を示す図、第５図は３ｉＱｘ及び３ｉＮｘの厚
さの組み合Ｕに対するマイナスＢＴでのｖｔｈドリフト
の極性を示す図である。 （２）・・・・・・ゲート電極 （３）・・・・・・ゲート絶縁膜 （３ａ ）−−−・−３ｉ Ｏｘ膜 （３ｂ ） ・・・−８ｉ Ｎｘ膜 （４）・・・・・・半導体層
Claims (1)
- ゲート電極と非晶質シリコンからなる半導体層との間
にゲート絶縁膜を有し、このゲート絶縁膜は前記ゲート
電極に近い側からシリコン酸化膜とシリコン窒化膜の二
層よりなる薄膜トランジスタにおいて、前記シリコン酸
化膜の厚さが０．３μｍ以下のときは前記シリコン窒化
膜の厚さが０．０５μｍ以上であり、前記シリコン酸化
膜の厚さが０．３μｍより大きいときは前記シリコン窒
化膜の厚さが０．０１μｍ以上であることを特徴とする
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29052087A JPH01133369A (ja) | 1987-11-19 | 1987-11-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29052087A JPH01133369A (ja) | 1987-11-19 | 1987-11-19 | 薄膜トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329614A Division JP2659902B2 (ja) | 1993-12-02 | 1993-12-02 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133369A true JPH01133369A (ja) | 1989-05-25 |
Family
ID=17757090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29052087A Pending JPH01133369A (ja) | 1987-11-19 | 1987-11-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133369A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060034A (en) * | 1988-11-01 | 1991-10-22 | Casio Computer Co., Ltd. | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| JPH06177388A (ja) * | 1992-12-04 | 1994-06-24 | Toshiba Corp | 半導体集積回路 |
| WO2013097554A1 (zh) * | 2011-12-31 | 2013-07-04 | 京东方科技集团股份有限公司 | Tft阵列基板的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598376A (ja) * | 1982-07-06 | 1984-01-17 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
| JPS6014474A (ja) * | 1983-07-06 | 1985-01-25 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6461955A (en) * | 1987-09-02 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Thin film transistor |
-
1987
- 1987-11-19 JP JP29052087A patent/JPH01133369A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598376A (ja) * | 1982-07-06 | 1984-01-17 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
| JPS6014474A (ja) * | 1983-07-06 | 1985-01-25 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6461955A (en) * | 1987-09-02 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Thin film transistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060034A (en) * | 1988-11-01 | 1991-10-22 | Casio Computer Co., Ltd. | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| JPH06177388A (ja) * | 1992-12-04 | 1994-06-24 | Toshiba Corp | 半導体集積回路 |
| WO2013097554A1 (zh) * | 2011-12-31 | 2013-07-04 | 京东方科技集团股份有限公司 | Tft阵列基板的制造方法 |
| US9647013B2 (en) | 2011-12-31 | 2017-05-09 | Boe Technology Group Co., Ltd. | Manufacturing method of TFT array substrate |
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