JPS6014474A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はプラズマ化学気相成長法（以下プラズマＣＶＤ
法と称する）により作製した非晶質シリコン膜を半導体
層として使用し、窒化ケイ素および酸化ケイ素を絶縁体
層として使用した簿膜トランジスタの製造法に関する。

従来例の構成とその問題点 近年非晶質シリコン膜（以下ａ−Ｓｉ膜と称する）を半
導体層として使用した薄膜トランジスタ（以下ＴＰＴと
称する）は、液晶マトリックスディスプレイのコントラ
ストを向上させる目的のスイッチ素子として使用する開
発が活発に行なわれている。

かかる従来のＴＦ’ｌ’の構造を例示すると、第１図に
示す如く、ガラス絶縁基板１、ゲートな極２、ゲート絶
縁体層３、半導体層４、ソース・ドレイン電極５から構
成されている。このように構成された従来のＴＰＴに使
用されているゲート絶縁体層３は、プラズマＣＶＤ法に
よって形成された窒化ケイ素５ｉＮｘ（ｘは１．５以下
の数を表わす）層である。

しかしながらかかる従来のＴＰＴは絶縁基板１がガラス
基板であるため、上記構成の大きな欠点として、ゲート
絶縁体層３と、ガラス絶縁基板１との選択エツチングが
容易でない。何故ならばゲート絶縁体層３をパターニン
グする時、ゲート絶縁体層３のＳｉＮｘのエツチングに
濃厚な弗化水素酸を使用するとガラス絶縁基板１も侵蝕
されてしまうからである。また熱リン酸を使用するとゲ
ート電極２が侵蝕されてしまう問題点を有していた。

発明の目的 本発明の目的は、ガラス絶縁基板とゲート絶縁体層との
選択エツチングを可能にするＴＦＩＪ！の製造法を提供
することにある。更にＴＰＴを構成する半導体表面処理
の基準時間の設定を容易にすることにある。

発明の構成 本発明によるＴＰＴの製造法は、電極が形成されたガラ
ス絶縁基板上に、プラズマＣＶＤ法で、第１の絶縁体ｊ
−１第２の絶縁体層、第１のａ−Ｓｉ層、第３の絶縁体
層、第２のａ−’Ｓｉ層をこの順序で連続的に形成する
第１工程と、上記第２のａ−８ｉ層をフォトリソグラフ
ィにより所望の形状にパターニングする第２の工程と、
パターニングした第２のａ−Ｓｉ層をマスクにして上記
第３の絶縁体層をエツチングする第３の工程と、上記第
１のａ−３ｉ層をフォトリングラフィにより所望の形状
にパターニングする第４の工程と、パターニングした上
記第１のａ−８ｉ層をマスクにして第２の絶縁体層をエ
ツチングする第５の工程と、パターニングした上記第１
のａ−６ｉ層および第２のａ−８ｉ層をフォトリングラ
フィにより所望の形状にパターニングする第６の工程と
、上記第２のａ−６ｉ層および上記第２の絶縁体層をマ
スクにして第３の絶縁体層および第１の絶縁体層をエツ
チングして第１のａ−８ｉ層上にソース・ドレイン電極
接触部の開孔部を設けかつゲート電極の引き出しの露出
を行なう第７の工程と、第２のａ−８ｉＪｉ３をエツチ
ング除去した後、上記第２の絶縁体層に設けた開孔部を
介して第１のａ−８ｉ層上に、ソース・ドレイン電極を
形成する第８の工程とからなる。

なお本発明による上記方法において、第２のａ−３ｉＪ
ｉとソース・ドレイン電極とのオーミックコンタクトを
良好にするため、上記第８の工程において、第２のａ−
８ｉ／ｉ４をエツチング除去後不純物を拡散したａ−８
ｉ層をプラズマＣＶＤ法により形成し、第１のａ−８ｉ
層上のソース・ドレイン電極接触部上にパターニング後
、ソース・ドレイン電極を形成してもよい。

本発明のＴＰＴにおいて使用する電極としてはゲート電
極、ダイオード電極等従来より知られている電極をガラ
ス絶縁基板上に形成する。上記＄１の絶縁体層は酸化ケ
イ素（５ｉ（ｈ）で形成し、第２の絶縁体層は窒化ケイ
素（ＳｉＮｘ　）で形成し、第３の絶縁体層は酸化ケイ
素（５ｉ０２）で形成する。これらの層および各ａ−３
ｉＭは公知のプラズマＣＶＤ法で形成する。また一般に
上記第１の絶縁体層（ｓｉｏ、層）は５００〜１０００
Ａの厚さとし、第２の絶縁体層（ｓｉ　ＮＸ　Ｊｔｌ　
）は３０００〜４０００Ａの厚さとし、第１のａ−９ｉ
層は１０００〜３０００Ａの厚さとし、第３の絶縁体層
（ｓ１ｏ２層）は５００〜１０００スの厚さとし、第２
のａ−８ｉｉは５００〜１０００′Ａの厚さとするのが
好ましい。

上述した本発明の方法におけるａ−３ｉ層のフ第１・リ
ングラフィ法は、周知の写真平版法を使用でき、パター
ニングに当ってのａ−９ｉのエツチング除去には、水酸
化カリウムもしくは水酸化ナトリウムの水溶液、または
アミン・ピロカテコール拳水の混合溶液（以下ＡＰＷと
称する）を使用できる。例えば水酸化ナトリウム２０９
を水１００ｇ、に溶解した溶液を使用すると、水溶液温
度２０〜３０℃で、ａ　−’　Ｓｉ層のエツチング速度
は５〜１０λ／秒である。従って第１および第２のａ−
８ｉ層のパターニングもしくは除去に当ってのエツチン
グ処理時間の決定は容易にできるようになる。

また第１の絶縁体層（５ｉ０２層）および第３の絶縁体
層（Ｓｉｇｈ層）のエツチングに当っては弗化水素酸と
弗化アンモニウムの混合溶液（以下ＢＨＦと称する）を
使用するのが好ましい。例えば４６％濃度の弗化水素酸
（！＝４０係濃度の弗化アンモニウムとを１：１０の割
合で混合したＥＨＦは、ゲート電極２にクロム（Ｃｒ）
を用いた場合、クロムが１０００〜２００ＯＡの膜厚で
あると、クロムは１０分以下の接触ではＢＨＦによって
侵蝕されないことが判った。従って５ｉｎ２層、特に第
１の絶縁体層のエツチングに対してはＢＨＦを用いて１
０分以内になるように膜ｊ単を調整するとよい。またガ
ラス絶縁基板もこの範囲では侵蝕されないことが判った
。

また第２の絶縁体層（ＳｉＮｘ層）のエツチングには熱
リン酸を使用する。この熱リンｒ７９は他の層、即ちａ
−８ｉ層および５ｉ０２層は侵蝕しない。

以上各層のエツチングに当っての使用するエツチング液
および被エツチング層の材料との関係を下記第１表にま
とめて示す。

第１表 表中、○はエツチングｎ」能、×はエツチング不可能を
示す実施例の説明 以下に本発明を一実施例について図面を参照して詳細に
説明する。

第３図（Ａ）に示す如イゲート電極２を設けたガラス絶
縁基板１上に、厚さ５００〜１００ＯＡの＄１の絶縁体
層６、ＩＳさ３０００〜４０００人の第２の絶縁体層（
ＳｉＮｘ層脅）７、厚さ１０００〜３０００′Ａのガ゛
目のａ−８ｉｊｉ：４３、厚さ５００〜１０００大の第
３の絶縁体／、！　（５ｉ０２）（支））９、厚さ５０
０〜１０００　’Ａの第２のａ−Ｓ：ＩｊｉＭ　１０の
各層を、公知のプラズマＣＶＤ法により、各店の形成の
間で減圧を破らずに順次連続的に形成した（第１工程）
。

次に第３図（Ｂ）に示す如く、最上層の第２の”層１０
を通常のフォトリングラフィによりパターニングした。

このときのエツチング液としてはＮａＯＨ２０りを水１
０（ｌに溶解した２０〜３０℃の水溶液を用いた。エツ
チングには６０〜３００秒を要した（第２工程）。

次に第３図（Ｃ）に示す如く、」二連した如くパターニ
ングした第２のａ−ｓｉ層１ｏをマスクにして、ｊｊｓ
　３　ノ絶縁体Ｉｎ　（５ｉＯｓｈ’Ａ　）　９を、Ｈ
Ｆ　（４，６係）とＮＨ，Ｆ（４Ｑ％）の各水溶液を１
：１０（１）比で混合した溶液でエツチングした。エツ
チングには３０〜６０秒を要した（第３工程）。

次に第３１ぶ１（Ｄ）に示す如く、第１０．）　ａ　−
Ｓｉ　層３を上記第２工程の場合と同様にフォトリング
ラフィによりパターニングした。このときのエツチング
には３００〜６００秒を要した（弔４工程）。

次に第３図（Ｅ）に示す如く、上記第４工程でパターニ
ングした第１のａ　−Ｓ４層８をマスクにして第２の絶
縁体層（ＳｉＮｘ層）７を熱リン酸（温度８０〜１００
℃）でエツチングした。このときのエツチングには３０
０〜６００秒を要した（第５工程）。このとき第１の絶
縁体層（ＳｉＯ２層）６、第１のａ　−Ｓｉ層８、第３
の絶縁体層（Ｓｉｎ２層）９、第２のａ−８ｉ層１０は
エツチングされなかった。

次に第３図（Ｆ）に示す如く、第１のａ−８ｉ層８およ
び第２のａ−８１層１０をフォトリングラフィにより上
記第２工程および第４工程と同様にしてパターニングし
た。このときのエツチングには３００〜６００秒を要し
た（第６エ程）。

次に第３図（Ｇ）に示す如く、第２のａ−３ｉ層１０お
よび第２の絶縁体層（５ｉＮｘＡ１　）　７をマスクに
して、第３の絶縁体層（ＳｉＯ２層）９および第１の絶
縁体層（５ｉｏ２層）６を第３工程と同様にしてＢＨＦ
によってエツチングした。かくして第１のａ−８ｉｊ帰
Ｆ３の表面の露出と、ゲート電極２の露出を行なった。

このエツチングには３０〜６０秒を要した（′Ｓ７エ程
）。

次にＮａＯＨあるいはＡＰＷ水溶液によって第２のａ−
３ｉ層１０を除去した後、アルミニウム製ソース・ドレ
イン電極５（第２図参照）を通常の方法で形成し、本発
明によるａ−８ｉ層８を用いたＴＰＴを形成した（第８
工程）−０ 第２図に上述した実施例で作った本発明のＴＰＴの断面
構造を示す。図中参照番号は前述したとおりである。

なお本発明方法においては、上記第８工程で、第２の”
５ｉｆｉＩＯを除去後、不純物を拡散した非晶質シリコ
ン層をプラズマＣＶＤ法で形成し、第１のａ　−Ｓｉ層
上のソース・ドレイン電極接触部上にパターニング後、
ソース・ドレイン電極を形成することもできる。

発明の効果 本発明方法によれば、他の各Ａ：ｊエツチング「狐重要
な第１のａ−９ｉ層８の表面が露出されることがないの
で、それらのエツチング液に対して保護され、従って安
定なＴＰＴを形成することができる。またアルミニウム
製ソース・ドレイン電極を形成する前に、第２のａ−３
ｉｊｉＪ内の除去の際、その除去と同時に第１のａ−８
ｉ層８の表面処理を行なうことができる。即ち第２のａ
　−８１層１０の厚さを第１のａ−３ｉ層８の厚さとの
関　・係において制御することによって、第１のａ−８
ｉ層８の表面処理をすることおよびその膜厚を制御でき
る。例えば第１のａ−９ｉ層８の厚さが３０００〜４０
’ＯＯＡのとき、ＭＳ　２のａ−３ｉ層１０の除去と同
時にその表面を３００〜５００大だけエツチング除去表
面処理した場合、ＴＰＴ特性の電流のオン・オフ比が大
きくなることが判った。

またアルミニウム′製ソース・ドレイン電極５を第１の
ａ−ｓｉｊｉｓ上に形成する前に、不純物拡散したａ−
Ｓｉｇ４をパターニング形成することにより、ソース・
ドレイン電ＦｉＡ５とのオーミック接触をはかることが
できる。

以上本発明方法によれば従来のａ−９ｉ層を半導体層と
して用いるＴＰＴ製造に当って問題になっていた薄膜の
選択エツチングを可能にし、更に半導体表面層がＴＰＴ
製造中周囲雰囲気に曝されず、しかも半導体表面処理の
設定を容易にする。

【図面の簡単な説明】

第１図は従来の薄膜トランジスタの説明断面図であり、
第２図は本発明による薄膜トランジスタの説明断面図で
あり、第３図（Ａ）〜第３図（Ｇ）は本発明方法の各工
程を説明するための断面図である。 １はガラス絶縁基板、２はゲート電極、３はゲート絶縁
体層、４は半導体層、５はソース・ドレイン電極、６は
第１の絶縁体（ＳｉＯ２’）　／１１．７は第２の絶縁
体（ＳｉＮｘ）層、８は第１のａ−３ｉ層、９は第３の
絶縁体（５ｉｏ２）層、１０は第２のａ−８ｉ層。 特許出願人　松下電器産業株式会社 第１図 ２ 第２図 第３図（Ａ） 第３図（Ｂ） 第３図（Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、電極が形成されたガラス絶縁基板上に、プラズマ化
   学気相成長法で、第１の絶縁体層、第２の絶縁体層、第
   １の非晶質シリコン層、第３の絶縁体層、第２の非晶質
   シリコン層をこの順序で連続的に形成する第１工程と、
   上記第２の非晶質シリコン層をフォトリソグラフィによ
   り所望の形状にパターニングする第２の工程と、パター
   ニングした上記第２の非晶質シリコン脂をマスクにして
   上記＠３の絶縁体層をエツチングする第３の工程と、上
   記第１の非晶質シリコン層をフォトリングラフィにより
   所望の形状にパターニングする第４の工程と、パターニ
   ングした上記第１の非晶質シリコン層をマスクにして上
   記第２の絶縁体層をエツチングする第５の工程と、パタ
   ーニングした上記第１および第２の非晶質シリコン層を
   フォトリングラフィにより所望の形状にパターニングす
   る第６の工程と、上記第２の非晶質シリコン層および第
   ２の絶縁体層をマスクにして第３の絶縁体層および第１
   の絶縁体層をエツチングして第１の非晶質シリコン層上
   にソース嗜ドレイン電極接触部の開孔部を設けかつゲー
   ）［極の露出を行なう第７の工程と、第２の非晶質シリ
   コン層をエツチング除去した後、上記の第２絶縁体層に
   設けた開孔部を介して上記第１の非晶質シリコン層上に
   ソース・ドレイン電極を形成する第８の工程とからなる
   ことを特徴とする薄膜トランジスタの製造方法。 ２、上記第８の工程において、第２の非晶質シリコン層
   をエツチング除去後、不純物を拡散した非晶質シリコン
   層をプラズマ化学気相成長法により形成し、第１の非晶
   質シリコン層上のソース・ドレイン電極接触部上にパタ
   ーニング後、ソース・ドレイン電極を形成する特許請求
   の範囲第１項記載の薄膜トランジスタの製造方法。