CN113488390B - 一种薄膜晶体管的制备方法及薄膜晶体管 - Google Patents

一种薄膜晶体管的制备方法及薄膜晶体管 Download PDF

Info

Publication number
CN113488390B
CN113488390B CN202110685607.8A CN202110685607A CN113488390B CN 113488390 B CN113488390 B CN 113488390B CN 202110685607 A CN202110685607 A CN 202110685607A CN 113488390 B CN113488390 B CN 113488390B
Authority
CN
China
Prior art keywords
thin film
film transistor
etching
layer
ohmic contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110685607.8A
Other languages
English (en)
Other versions
CN113488390A (zh
Inventor
高冬子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202110685607.8A priority Critical patent/CN113488390B/zh
Publication of CN113488390A publication Critical patent/CN113488390A/zh
Application granted granted Critical
Publication of CN113488390B publication Critical patent/CN113488390B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78663Amorphous silicon transistors
    • H01L29/78669Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate

Abstract

本发明提供了一种薄膜晶体管的制备方法及薄膜晶体管,涉及显示技术领域。薄膜晶体管的制备方法包括在同道蚀刻工艺中,利用含氟离子酸溶液蚀刻薄膜晶体管的沟道位置的金属层和欧姆接触层,欧姆接触层的材料为掺杂的非晶硅。该制备方法能够改善2W2D工艺、减少蚀刻次数、提高生产效率。

Description

一种薄膜晶体管的制备方法及薄膜晶体管
技术领域
本发明涉及显示技术领域,具体涉及一种薄膜晶体管的制备方法及薄膜晶体管。
背景技术
目前,薄膜晶体管液晶显示器(ThinFilmTransistorLiquidCrystalDisplay,TFT-LCD)的阵列(array)工艺普遍采用4mask(四道光罩)工艺。4mask工艺中的其中一道光刻工艺首先利用mask设计,通过涂布光阻、曝光显影制作出相应的光阻图形,然后利用2W2D(两次湿刻和两次量产干刻)的工艺制作出TFT(薄膜晶体管)器件。
具体的,2W2D工艺包括:
1st Etch WET(第一步湿刻):利用酸蚀刻裸露(未被光阻覆盖保护)的金属层;蚀刻结果参见图1,其中,10表示栅极、20表示栅极绝缘层、30表示半导体层(包括有源层310和欧姆接触层320)、40表示金属层;
2nd Etch DRY(第二步干刻):主要为垂直方向的蚀刻,去除裸露(未被光阻覆盖保护)的半导体层(包括裸露的有源层311和裸露的欧姆接触层321);以及
灰化光阻,对光阻进行灰化;由于沟道位置的光阻相对于其他位置的光阻更薄,因此这一过程可以将沟道位置的光阻灰化去除,而其他位置的光阻继续覆盖保护金属层;
蚀刻结果参见图2;
3rd Etch WET(第三步湿刻):蚀刻去除沟道位置的金属层41;蚀刻结果参见图3;
4th Etch DRY(第四步干刻):蚀刻去除沟道位置的欧姆接触层322,形成半导体沟道;蚀刻结果参见图4;
然后剥离光阻,继续完成其他的4mask制程。
2W2D工艺是4mask工艺中较为常见也较为重要的环节,为了进一步提高生产效率,行业仍在寻求更优的办法来改善2W2D工艺。
发明内容
本发明的目的在于提供一种薄膜晶体管的制备方法,该制备方法能够改善2W2D工艺、减少蚀刻次数、提高生产效率。
本发明的另一目的在于提供一种薄膜晶体管。
本发明解决技术问题是采用以下技术方案来实现的:
一种薄膜晶体管的制备方法,包括:在同道蚀刻工艺中,利用含氟离子酸溶液蚀刻薄膜晶体管的沟道位置的金属层和欧姆接触层,欧姆接触层的材料为掺杂的非晶硅。
可选的,在本发明的一些实施例中,含氟离子酸溶液中氟离子的质量百分比浓度为0.1~2%。
可选的,在本发明的一些实施例中,含氟离子酸溶液为无机酸溶液。
可选的,在本发明的一些实施例中,掺杂的非晶硅选自磷掺杂的非晶硅、硼掺杂的非晶硅、砷掺杂的非晶硅、氮掺杂的非晶硅、铝掺杂的非晶硅中的一种或多种。
可选的,在本发明的一些实施例中,金属层的材料选自银、铁、钼、铜、铝、钛、氧化铟锡中的一种或多种。
可选的,在本发明的一些实施例中,薄膜晶体管为背沟道刻蚀型薄膜晶体管。
可选的,在本发明的一些实施例中,薄膜晶体管的制备方法包括三步蚀刻工艺,同道蚀刻工艺为三步蚀刻工艺中的第三步蚀刻工艺。
可选的,在本发明的一些实施例中,三步蚀刻工艺中的第二步蚀刻工艺包括:干法蚀刻裸露的有源层和裸露的欧姆接触层;以及灰化光阻。
可选的,在本发明的一些实施例中,有源层的材料选自氧化物半导体材料、非晶硅、单晶硅、低温多晶硅中的一种或多种。
可选的,在本发明的一些实施例中,三步蚀刻工艺中的第一步蚀刻工艺包括:利用酸溶液湿法蚀刻裸露的金属层。
相对于现有技术,本发明包括以下有益效果:由于欧姆接触层的材料为掺杂的非晶硅,而蚀刻液体为含氟离子酸溶液,二者可以反应生成四氟化硅(SiF4)气体,因此,利用含氟离子酸溶液进行蚀刻,能在蚀刻沟道位置的金属层的同时蚀刻去除沟道位置的欧姆接触层,如此,沟道位置的金属层和欧姆接触层能够在同道蚀刻工艺中完成蚀刻,替代现有技术中沟道位置的湿刻金属层、干刻欧姆接触层的两步蚀刻工艺。本发明提供的薄膜晶体管的制备方法能够简化现有的2W2D工艺、减少蚀刻次数、缩短生产时间、提高生产效率,从而能够提升产能并减少设备投资,实用性高,适合大范围推广。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是1st Etch WET的蚀刻结果示意图;
图2是2nd Etch DRY的蚀刻结果示意图;
图3是3rd Etch WET的蚀刻结果示意图;
图4是4th Etch DRY的形成半导体沟道后的示意图;
图5是本发明实施例一提供的第一步蚀刻的蚀刻结果局部示意图;
图6是本发明实施例一提供的第二步蚀刻的蚀刻结果局部示意图;
图7是本发明实施例一提供的第三步蚀刻的蚀刻结果局部示意图。
其中,附图标记汇总如下:
栅极10;栅极绝缘层20;半导体层30;有源层310;裸露的有源层311;欧姆接触层320;裸露的欧姆接触层321;沟道位置的欧姆接触层322;金属层40;沟道位置的金属层41。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明提供的技术方案将在以下内容进行详细说明。需要说明的是,以下实施例的描述顺序不作为对实施例优选顺序的限定。另外,在本发明的描述中,术语“包括”是指“包括但不限于”。用语“第一”、“第二”、“第三”等仅仅作为标示使用,并没有强加数字要求或建立顺序。本发明的各种实施例可以以一个范围的形式存在;应当理解,以一范围形式的描述仅仅是因为方便及简洁,不应理解为对本发明范围的硬性限制;因此,应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。
本发明实施例提供的薄膜晶体管的制备方法,包括:在同道蚀刻工艺中,利用含氟离子酸溶液蚀刻薄膜晶体管的沟道位置的金属层和欧姆接触层,欧姆接触层的材料为掺杂的非晶硅。
在同道蚀刻工艺中,利用含氟离子酸溶液进行湿法蚀刻,以去除沟道位置的金属层和沟道位置的欧姆接触层,而无需分两步蚀刻工艺进行,处理起来高效省时。该薄膜晶体管的制备方法对其他光刻工艺不进行限定,仅在需要蚀刻沟道位置的金属层和欧姆接触层时利用含氟离子酸溶液处理即可。
其中,含氟离子酸溶液中氟离子的质量百分比浓度为0.1~2%。该浓度条件能够兼顾(源极漏极的)金属线宽,并且保证蚀刻完全。含氟离子酸溶液可以为有机酸溶液,例如三氟乙酸,也可以为无机酸溶液,例如氢氟酸、氟硫酸,只要是含有氟离子的酸溶液即可,优选为氢氟酸。
而利用含氟离子酸溶液蚀刻薄膜晶体管的沟道位置的金属层和欧姆接触层的蚀刻时间可以依据金属层厚度和线宽决定。
掺杂的非晶硅选自磷掺杂的非晶硅、硼掺杂的非晶硅、砷掺杂的非晶硅、氮掺杂的非晶硅、铝掺杂的非晶硅中的一种或多种。即,欧姆接触层的材料可以是掺杂磷、硼等元素的非晶硅。
金属层的材料选自银、铁、钼、铜、铝、钛、氧化铟锡(ITO)中的一种或多种。
薄膜晶体管可以是背沟道阻挡型薄膜晶体管,也可以是背沟道刻蚀型薄膜晶体管,优选为背沟道刻蚀型薄膜晶体管。
当薄膜晶体管为背沟道刻蚀型薄膜晶体管时,本发明实施例提供的薄膜晶体管的制备方法包括三步蚀刻工艺,上述的同道蚀刻工艺为三步蚀刻工艺中的第三步蚀刻工艺。
上述的三步蚀刻工艺也即为现有的2W2D工艺的优化工艺,进一步的,三步蚀刻工艺中的第一步蚀刻工艺包括:湿法蚀刻,利用酸蚀刻去除裸露的金属层。由于该工艺属于本领域已熟知的工艺,因此在此不再赘述。
三步蚀刻工艺中的第二步蚀刻工艺包括:干法蚀刻,去除裸露的半导体层(包括有源层和欧姆接触层);以及灰化光阻。该工艺也属于本领域已熟知的工艺,在此不再赘述。
三步蚀刻工艺中的第三步蚀刻工艺即包括:利用含氟离子酸溶液蚀刻薄膜晶体管的沟道位置的金属层和欧姆接触层,欧姆接触层的材料为掺杂的非晶硅。
另外,利用上述制备方法制得的薄膜晶体管可以包括栅极、栅极绝缘层、有源层、欧姆接触层和金属层,欧姆接触层设置于有源层的两侧,金属层包括源极和漏极,源极和漏极分别覆盖有源层两侧的欧姆接触层;两侧的欧姆接触层和源极、漏极在同道蚀刻工艺中形成。
栅极、栅极绝缘层、有源层、欧姆接触层、金属层的形成方式和结构设置可以是本领域常见的形成方式、结构设置。栅极可以通过例如磁控溅射、物理气相沉积(PhysicalVapour Deposition,PVD)的方法形成,栅极绝缘层、有源层、欧姆接触层可以通过例如化学气相沉积(Chemical Vapor Deposition,CVD)技术形成,金属层可以通过例如化学气相沉积、物理气相沉积、等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition,PECVD)技术形成。
其中,栅极形成在衬底基板上,衬底基板可以选择玻璃基板或者例如聚酰亚胺材料的柔性衬底基板;栅极材料可以选用银、铁、钼、铜、铝、钛、氧化铟锡(ITO)等本领域常用的栅极材料;栅极绝缘层材料可以选用本领域常用的无机材料或有机材料,无机材料例如氮化硅、氧化硅、二氧化硅、氧化铝、氧化镱、氧化钛,有机材料例如聚酰亚胺系树脂、环氧系树脂、压克力系树脂;有源层材料可以选用氧化物半导体材料、非晶硅、单晶硅、低温多晶硅等本领域常用的有源层材料,其中,氧化物半导体材料例如铟锌氧化物(IZO)、镓铟氧化物(IGO)、铟镓锌氧化物(IGZO)、铟镓锡氧化物(IGTO)、铟镓锌锡氧化物(IGZTO);欧姆接触层的材料为掺杂的非晶硅。同道蚀刻工艺包括利用含氟离子酸溶液进行蚀刻,以形成金属层和欧姆接触层。欧姆接触层也可以称为掺杂半导体层,有源层可以称为本征半导体层,欧姆接触层和有源层均作为半导体层。
对于利用上述制备方法制得的薄膜晶体管,其中提到的各层结构,表示的是蚀刻完成得到的薄膜晶体管具有的层结构,为了便于说明和区分,在以下实施例中,以“栅极10、栅极绝缘层20、半导体层30、有源层310、欧姆接触层320、金属层40”表示薄膜晶体管具有的层结构;而对于本发明实施例提供的薄膜晶体管的制备方法,在制备方法中提到的层结构,可以包括未蚀刻去除非目标部分的层结构,进一步的,需要蚀刻去除的非目标部分以“裸露的有源层311、裸露的欧姆接触层321、沟道位置的欧姆接触层322、沟道位置的金属层41”来示意说明。
实施例一
本实施例提供的薄膜晶体管的制备方法包括以下步骤:
通过磁控溅射沉积、光罩工艺蚀刻在玻璃基板上形成栅极;其中,栅极的材料为铜;
利用CVD技术在栅极上形成栅极绝缘层、半导体层(包括有源层和欧姆接触层)、金属层;其中,栅极绝缘层的材料为氮化硅、有源层的材料为非晶硅、欧姆接触层的材料为磷掺杂非晶硅、金属层的材料为铜;
沉积光阻,然后曝光、显影,形成图案化的光阻;
第一步蚀刻(湿刻):利用氟离子质量百分比浓度为0.2%的氢氟酸蚀刻裸露的金属层;蚀刻结果参见图5;
第二步蚀刻(干刻):以氩气作为离子源,通过离子束刻蚀去除裸露的有源层311和裸露的欧姆接触层321;
以氧气作为灰化气体,灰化光阻;
蚀刻结果参见图6(图6仅示出图5经第二步蚀刻后的左侧部分);
第三步蚀刻:利用氟离子质量百分比浓度为0.2%的氢氟酸蚀刻沟道位置的金属层41和沟道位置的欧姆接触层322,蚀刻结果参见图7。
本实施例还提供了通过上述制备方法制得的薄膜晶体管,包括栅极10、栅极绝缘层20、半导体层30(有源层310和欧姆接触层320)、金属层40,欧姆接触层320设置于有源层310的两侧,金属层40包括源极和漏极,源极和漏极分别覆盖有源层310两侧的欧姆接触层320。
实施例二
本实施例提供的薄膜晶体管的制备方法包括以下步骤:
通过PVD技术、光罩工艺蚀刻在玻璃基板上形成栅极;其中,栅极的材料为铝;
利用CVD技术在栅极上形成栅极绝缘层、半导体层(包括有源层和欧姆接触层)、金属层;其中,栅极绝缘层的材料为氧化硅、有源层的材料为非晶硅、欧姆接触层的材料为硼掺杂非晶硅、金属层的材料为铝;
沉积光阻,然后曝光、显影,形成图案化的光阻;
第一步蚀刻(湿刻):利用氟离子质量百分比浓度为1.5%的氢氟酸蚀刻裸露的金属层;
第二步蚀刻(干刻):以氯气作为干刻气体,去除裸露的有源层和裸露的欧姆接触层;
以氧气作为灰化气体,灰化光阻;
第三步蚀刻:利用氟离子质量百分比浓度为1.5%的氢氟酸蚀刻沟道位置的金属层和沟道位置的欧姆接触层。
本实施例还提供了通过上述制备方法制得的薄膜晶体管,包括栅极、栅极绝缘层、有源层、欧姆接触层、金属层,欧姆接触层设置于有源层的两侧,金属层包括源极和漏极,源极和漏极分别覆盖有源层两侧的欧姆接触层。
实施例三
本实施例提供的薄膜晶体管的制备方法包括以下步骤:
通过PVD技术、光罩工艺蚀刻在玻璃基板上形成栅极;其中,栅极的材料为铝;
利用CVD技术在栅极上形成栅极绝缘层、半导体层(包括有源层和欧姆接触层),然后利用PECVD技术在欧姆接触层上形成金属层;其中,栅极绝缘层的材料为氮化硅、有源层的材料为IZO、欧姆接触层的材料为磷掺杂非晶硅、金属层的材料为铝;
沉积光阻,然后曝光、显影,形成图案化的光阻;
第一步蚀刻(湿刻):利用氟离子质量百分比浓度为0.8%的氟硫酸蚀刻裸露的金属层;
第二步蚀刻(干刻):以氯气作为干刻气体,去除裸露的有源层和裸露的欧姆接触层;
以氧气作为灰化气体,灰化光阻;
第三步蚀刻:利用氟离子质量百分比浓度为0.8%的氟硫酸蚀刻沟道位置的金属层和沟道位置的欧姆接触层。
本实施例还提供了通过上述制备方法制得的薄膜晶体管,包括栅极、栅极绝缘层、有源层、欧姆接触层、金属层,欧姆接触层设置于有源层的两侧,金属层包括源极和漏极,源极和漏极分别覆盖有源层两侧的欧姆接触层。
以上对本发明实施例所提供的技术方案进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种薄膜晶体管的制备方法,其特征在于,所述薄膜晶体管为背沟道刻蚀型薄膜晶体管,所述薄膜晶体管的制备方法包括:
通过PVD技术或磁控溅射沉积、光罩工艺蚀刻在玻璃基板上形成栅极;
在栅极上形成栅极绝缘层、半导体层、金属层,所述半导体层包括有源层和欧姆接触层;
沉积光阻,曝光、显影,形成图案化的光阻;
三步蚀刻工艺,其中
所述三步蚀刻工艺中的第一步蚀刻工艺包括:利用酸溶液湿法蚀刻裸露的金属层;
所述三步蚀刻工艺中的第二步蚀刻工艺包括:干法蚀刻裸露的有源层和裸露的欧姆接触层;以及灰化光阻;
所述三步蚀刻工艺中的第三步蚀刻工艺为同道蚀刻工艺,在同道蚀刻工艺中,利用含氟离子酸溶液蚀刻所述薄膜晶体管的沟道位置的金属层和欧姆接触层,所述含氟离子酸溶液中氟离子的质量百分比浓度为0.1~2%,所述欧姆接触层的材料为掺杂的非晶硅。
2.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述含氟离子酸溶液为无机酸溶液。
3.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述掺杂的非晶硅选自磷掺杂的非晶硅、硼掺杂的非晶硅、砷掺杂的非晶硅、氮掺杂的非晶硅、铝掺杂的非晶硅中的一种或多种。
4.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述金属层的材料选自银、铁、钼、铜、铝、钛、氧化铟锡中的一种或多种。
5.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述有源层的材料选自氧化物半导体材料、非晶硅、单晶硅、低温多晶硅中的一种或多种。
CN202110685607.8A 2021-06-21 2021-06-21 一种薄膜晶体管的制备方法及薄膜晶体管 Active CN113488390B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110685607.8A CN113488390B (zh) 2021-06-21 2021-06-21 一种薄膜晶体管的制备方法及薄膜晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110685607.8A CN113488390B (zh) 2021-06-21 2021-06-21 一种薄膜晶体管的制备方法及薄膜晶体管

Publications (2)

Publication Number Publication Date
CN113488390A CN113488390A (zh) 2021-10-08
CN113488390B true CN113488390B (zh) 2023-09-26

Family

ID=77935595

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110685607.8A Active CN113488390B (zh) 2021-06-21 2021-06-21 一种薄膜晶体管的制备方法及薄膜晶体管

Country Status (1)

Country Link
CN (1) CN113488390B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419916A (zh) * 2007-10-24 2009-04-29 台湾薄膜电晶体液晶显示器产业协会 薄膜晶体管的制造方法
CN104716198A (zh) * 2015-03-25 2015-06-17 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
CN107481934A (zh) * 2016-12-27 2017-12-15 武汉华星光电技术有限公司 一种薄膜晶体管的制作方法
KR20170140463A (ko) * 2016-06-10 2017-12-21 삼성디스플레이 주식회사 식각액 조성물 및 이를 이용한 박막 트랜지스터 표시판의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419916A (zh) * 2007-10-24 2009-04-29 台湾薄膜电晶体液晶显示器产业协会 薄膜晶体管的制造方法
CN104716198A (zh) * 2015-03-25 2015-06-17 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
KR20170140463A (ko) * 2016-06-10 2017-12-21 삼성디스플레이 주식회사 식각액 조성물 및 이를 이용한 박막 트랜지스터 표시판의 제조 방법
CN107481934A (zh) * 2016-12-27 2017-12-15 武汉华星光电技术有限公司 一种薄膜晶体管的制作方法

Also Published As

Publication number Publication date
CN113488390A (zh) 2021-10-08

Similar Documents

Publication Publication Date Title
US9761616B2 (en) Manufacturing method of array substrate with reduced number of patterning processes array substrate and display device
CN110867458B (zh) 金属氧化物半导体薄膜晶体管阵列基板及制作方法
EP2728620B1 (en) Array substrate, manufacturing method thereof and display device
US9252285B2 (en) Display substrate including a thin film transistor and method of manufacturing the same
US20010048107A1 (en) Thin film transistor and method of manufacturing the same
CN109065551B (zh) Tft阵列基板的制造方法及tft阵列基板
WO2013127202A1 (zh) 阵列基板的制造方法及阵列基板、显示器
KR20150004536A (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
US10170506B2 (en) LTPS array substrate and method for producing the same
US20180130830A1 (en) Ltps array substrate and method for producing the same
CN113488390B (zh) 一种薄膜晶体管的制备方法及薄膜晶体管
CN102709329A (zh) 薄膜晶体管及其制造方法
CN114284299A (zh) 显示面板及其制备方法、移动终端
TW201606999A (zh) 畫素結構及其製造方法
CN110047800B (zh) 阵列基板及其制备方法
CN107425077B (zh) 薄膜晶体管及其制作方法、显示装置
KR100787805B1 (ko) 화소 구조의 제조 방법
KR101475411B1 (ko) 폴리 실리콘 박막 트랜지스터 및 그 제조방법
KR20040012222A (ko) 액정표시장치의 제조 방법
KR20070050572A (ko) 박막 트랜지스터 기판의 제조방법
CN100405560C (zh) 薄膜晶体管制造方法
KR100686442B1 (ko) 부식 방지층을 이용한 금속유도측면결정화법에 의한 박막 트랜지스터의 제조방법
CN107240550A (zh) 薄膜晶体管制造方法及阵列基板的制作方法
CN107564820B (zh) 氧化物薄膜晶体管及其制备方法
KR20080048734A (ko) 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant