JPH05283692A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
- Publication number
- JPH05283692A JPH05283692A JP4271992A JP4271992A JPH05283692A JP H05283692 A JPH05283692 A JP H05283692A JP 4271992 A JP4271992 A JP 4271992A JP 4271992 A JP4271992 A JP 4271992A JP H05283692 A JPH05283692 A JP H05283692A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- film
- etching
- thin film
- transistor array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】チャンネル堀込み型アモルファスシリコン薄膜
トランジスタの製造方法でエッチング均一性と量産性向
上を目的とする。 【構成】ソース，ドレイン電極および表示電極形成後に
チャンネル部のリンドープアモルファズシリコンおよび
アモルファスシリコンを第４級アンモニウム塩を主成分
とする有機アルカリ溶液でエッチングする薄膜トランジ
スタアレイの製造方法である。この方法は従来に比べて
エッチング均一性が２倍に、生産効率が６倍に向上でき
る。
トランジスタの製造方法でエッチング均一性と量産性向
上を目的とする。 【構成】ソース，ドレイン電極および表示電極形成後に
チャンネル部のリンドープアモルファズシリコンおよび
アモルファスシリコンを第４級アンモニウム塩を主成分
とする有機アルカリ溶液でエッチングする薄膜トランジ
スタアレイの製造方法である。この方法は従来に比べて
エッチング均一性が２倍に、生産効率が６倍に向上でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
カラー液晶ディスプレイを構成するチャンネル堀込み形
アモルファスシリコン薄膜トランジスタアレイの製造方
法に関する。
カラー液晶ディスプレイを構成するチャンネル堀込み形
アモルファスシリコン薄膜トランジスタアレイの製造方
法に関する。
【０００２】
【従来の技術】従来、この種のアモルファスシリコン薄
膜トランジスタアレイの製造方法においては、チャネル
堀込み工程はソース電極，ドレイン電極および表示電極
形成後にフォトレジストまたはソース電極，ドレイン電
極および表示電極をマスクとしてチャネル部のリンドー
プアモルファスシリコンおよびアモルファスシリコンを
六フッ化イオウ（ＳＦ6 ），四塩化炭素（Ｃｃｌ4 ）等
をエッチングガスに用いてエッチングするドライエッチ
ング方法が実施されていた。
膜トランジスタアレイの製造方法においては、チャネル
堀込み工程はソース電極，ドレイン電極および表示電極
形成後にフォトレジストまたはソース電極，ドレイン電
極および表示電極をマスクとしてチャネル部のリンドー
プアモルファスシリコンおよびアモルファスシリコンを
六フッ化イオウ（ＳＦ6 ），四塩化炭素（Ｃｃｌ4 ）等
をエッチングガスに用いてエッチングするドライエッチ
ング方法が実施されていた。
【０００３】また、アモルファスシリコンのウェットエ
ッチング方法として弗酸と硝酸の混合水溶液あるいは弗
酸，硝酸およびリン酸の混合液をエッチング液として用
いる方法はあるが、チャンネル掘り込み工程のエッチン
グ方法としてはゲート絶縁膜，電極や配線材とのエッチ
ング選択性が十分でなく実用化できていない。
ッチング方法として弗酸と硝酸の混合水溶液あるいは弗
酸，硝酸およびリン酸の混合液をエッチング液として用
いる方法はあるが、チャンネル掘り込み工程のエッチン
グ方法としてはゲート絶縁膜，電極や配線材とのエッチ
ング選択性が十分でなく実用化できていない。
【０００４】
【発明が解決しようとする課題】上述したドライエッチ
ングを用いる方法では、エッチング均一性が±２０％と
悪いこと，エッチング中のプラズマダメージ，エッチン
グガスの残溜のため表示画面内の中央と周辺とでトラン
ジスタ特性にばらつきが生じ、液晶ディスプレイとして
の中間調表示で表示ムラとなる欠点があった。そして表
示画面サイズが大きくなるに従って顕著であった。ま
た、スループットが低く、複数枚を一括処理ができない
ため大量生産化のためには設備投資効率が非常に悪かっ
た。
ングを用いる方法では、エッチング均一性が±２０％と
悪いこと，エッチング中のプラズマダメージ，エッチン
グガスの残溜のため表示画面内の中央と周辺とでトラン
ジスタ特性にばらつきが生じ、液晶ディスプレイとして
の中間調表示で表示ムラとなる欠点があった。そして表
示画面サイズが大きくなるに従って顕著であった。ま
た、スループットが低く、複数枚を一括処理ができない
ため大量生産化のためには設備投資効率が非常に悪かっ
た。
【０００５】本発明の目的は、エッチング均一性が良く
量産性に適した薄膜トランジスタの製造方法を提供する
ことである。
量産性に適した薄膜トランジスタの製造方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明は、アモルファス
シリコンを用いたチャネル堀込み形薄膜トランジスタの
製造方法において、ソース・ドレイン電極および表示電
極形成後にチャンネル部のリンドープアモルファスシリ
コンおよびアモルファスシリコンを第４級アンモニウム
塩を主成分とする有機アルカリ溶液で選択的にエッチン
グすることを特徴とする。
シリコンを用いたチャネル堀込み形薄膜トランジスタの
製造方法において、ソース・ドレイン電極および表示電
極形成後にチャンネル部のリンドープアモルファスシリ
コンおよびアモルファスシリコンを第４級アンモニウム
塩を主成分とする有機アルカリ溶液で選択的にエッチン
グすることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の製造工程途中におけ
る薄膜トランジスタの断面図である。まず、図１（ａ）
に示すように、ガラス基板１上にクロム膜１０００オン
グストロームをスパッタ法により成膜し、フォトレジス
ト法によりパターニングし、ウェットエッチングしてゲ
ート電極２を形成する。次にプラズマＣＶＤ法により窒
化シリコン膜３０００オングストローム、アモルファス
シリコン膜３０００オングストローム、リンドープアモ
ルファスシリコン膜５００オングストロームを連続して
成膜し、フォトレジスト法でパターニングし、リンドー
プアモルファスシリコン膜、アモルファスシリコン膜を
ドライエッチングしてゲート絶縁膜３，半導体層４，オ
ーミックコンタクト層５を形成する。次にクロム膜２０
００オングストロームをスパッタ法により成膜し、フォ
トレジスト法でパターニングし、ウェットエッチングし
てドレイン電極６，ソース電極７を形成する。さらにＩ
ＴＯ（酸化インジウムスズ）膜８００オングストローム
をスパッタ法により成膜し、フォトレジスト法でパター
ニングし、ウェットエッチングして表示電極８を形成す
る。
る。図１は本発明の第１の実施例の製造工程途中におけ
る薄膜トランジスタの断面図である。まず、図１（ａ）
に示すように、ガラス基板１上にクロム膜１０００オン
グストロームをスパッタ法により成膜し、フォトレジス
ト法によりパターニングし、ウェットエッチングしてゲ
ート電極２を形成する。次にプラズマＣＶＤ法により窒
化シリコン膜３０００オングストローム、アモルファス
シリコン膜３０００オングストローム、リンドープアモ
ルファスシリコン膜５００オングストロームを連続して
成膜し、フォトレジスト法でパターニングし、リンドー
プアモルファスシリコン膜、アモルファスシリコン膜を
ドライエッチングしてゲート絶縁膜３，半導体層４，オ
ーミックコンタクト層５を形成する。次にクロム膜２０
００オングストロームをスパッタ法により成膜し、フォ
トレジスト法でパターニングし、ウェットエッチングし
てドレイン電極６，ソース電極７を形成する。さらにＩ
ＴＯ（酸化インジウムスズ）膜８００オングストローム
をスパッタ法により成膜し、フォトレジスト法でパター
ニングし、ウェットエッチングして表示電極８を形成す
る。
【０００８】次に、図１（ｂ）に示すように、ドレイン
電極６，ソース電極７とをマスクとしてオーミックコン
タクト層５のリンドープアモルファスシリコンと半導体
層４のアモルファズシリコンの一部を第４級アンモニウ
ム塩を主成分とする有機アルカリ溶液として６０℃に加
熱したセミコクリーン２３（フルウチ化学製）に３分間
浸漬しエッチングした。リンドープアモルファスシリコ
ンとアモルファスシリコンとのエッチングレートは共に
５００オングストローム／分と選択性はないがエッチグ
レートの均一性が良いのでチャネル堀込み量は表示画面
内で１５００オングストローム±１０％であった。な
お、窒化シリコン膜，ガラス基板，ＩＴＯ膜，クロム膜
のエッチングレートは測定できないほど少なかった。こ
のため薄膜トランジスタアレイとして層間絶縁膜がな
く、かつゲート絶縁膜やガラス基板の表面荒れが全くな
かった。また液晶ディスプレイとしての中間調表示での
表示ムラも大幅に改善できた。
電極６，ソース電極７とをマスクとしてオーミックコン
タクト層５のリンドープアモルファスシリコンと半導体
層４のアモルファズシリコンの一部を第４級アンモニウ
ム塩を主成分とする有機アルカリ溶液として６０℃に加
熱したセミコクリーン２３（フルウチ化学製）に３分間
浸漬しエッチングした。リンドープアモルファスシリコ
ンとアモルファスシリコンとのエッチングレートは共に
５００オングストローム／分と選択性はないがエッチグ
レートの均一性が良いのでチャネル堀込み量は表示画面
内で１５００オングストローム±１０％であった。な
お、窒化シリコン膜，ガラス基板，ＩＴＯ膜，クロム膜
のエッチングレートは測定できないほど少なかった。こ
のため薄膜トランジスタアレイとして層間絶縁膜がな
く、かつゲート絶縁膜やガラス基板の表面荒れが全くな
かった。また液晶ディスプレイとしての中間調表示での
表示ムラも大幅に改善できた。
【０００９】さらに浸漬ウェットエッチングのため薄膜
トランジスタアレイ基板を２０枚一括処理でき従来のド
ライエッチングに比べて６倍生産効率が向上した。
トランジスタアレイ基板を２０枚一括処理でき従来のド
ライエッチングに比べて６倍生産効率が向上した。
【００１０】次に第２の実施例としてオーミックコンタ
クト層５のリンドープアモルファスシリコン膜厚を２０
０オングストロームとした。第１の実施例と同じ工程で
４０℃に加熱したセミコクリーン２３の溶液でスプレー
エッチングした。エッチングレートは１５０オングスト
ローム／分であり、３分間のエッチングによりチャンネ
ル堀込み量は表示画面内で４５０オングストローム±５
％とさらに向上した。この場合においても生産効率は第
１の実施例とかわらなかった。
クト層５のリンドープアモルファスシリコン膜厚を２０
０オングストロームとした。第１の実施例と同じ工程で
４０℃に加熱したセミコクリーン２３の溶液でスプレー
エッチングした。エッチングレートは１５０オングスト
ローム／分であり、３分間のエッチングによりチャンネ
ル堀込み量は表示画面内で４５０オングストローム±５
％とさらに向上した。この場合においても生産効率は第
１の実施例とかわらなかった。
【００１１】
【発明の効果】以上説明したように、本発明は、チャン
ネル堀込み形薄膜トランジスタアレイのチャンネル堀込
み工程を第４級アンモニウム塩を主成分とする有機アル
カリ溶液を用いることにより、スループットが高くかつ
歩留の高い薄膜トランジスタアレイの製造方法を提供で
きる効果がある。
ネル堀込み形薄膜トランジスタアレイのチャンネル堀込
み工程を第４級アンモニウム塩を主成分とする有機アル
カリ溶液を用いることにより、スループットが高くかつ
歩留の高い薄膜トランジスタアレイの製造方法を提供で
きる効果がある。
【図１】（ａ），（ｂ）は本発明の一実施例の製造工程
を示す断面図である。
を示す断面図である。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ オーミックコンタクト層 ６ ドレイン電極 ７ ソース電極 ８ 表示電極
Claims (1)
- 【請求項１】 アモルファスシリコンを用いたチャネル
堀込み形薄膜トランジスタアレイの製造方法において、
チャネル部のアモルファスシリコンを第４級アンモニウ
ム塩を主成分とする有機アルカリ溶液で選択的にエッチ
ングすることを特徴とする薄膜トランジスタアレイの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271992A JPH05283692A (ja) | 1992-02-28 | 1992-02-28 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271992A JPH05283692A (ja) | 1992-02-28 | 1992-02-28 | 薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283692A true JPH05283692A (ja) | 1993-10-29 |
Family
ID=12643879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271992A Pending JPH05283692A (ja) | 1992-02-28 | 1992-02-28 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158361A (ja) * | 2000-11-22 | 2002-05-31 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
-
1992
- 1992-02-28 JP JP4271992A patent/JPH05283692A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2002158361A (ja) * | 2000-11-22 | 2002-05-31 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5153142A (en) | Method for fabricating an indium tin oxide electrode for a thin film transistor | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| JPH05283692A (ja) | 薄膜トランジスタアレイの製造方法 | |
| JPS6014474A (ja) | 薄膜トランジスタの製造方法 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2939783B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH02186641A (ja) | 薄膜電界効果型トランジスタ素子の製造方法 | |
| KR20020037417A (ko) | 수직형 박막 트랜지스터의 액정표시소자 제조방법 | |
| JPH02232925A (ja) | アモルファスシリコンの選択エッチング方法 | |
| US7625823B1 (en) | Method of patterning a metal layer in a semiconductor device | |
| JPH0566419A (ja) | 液晶装置及びその製造方法 | |
| KR100217140B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH02199842A (ja) | 薄膜電界効果型トランジスタ素子の製造方法 | |
| JPH09129590A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11233782A (ja) | Ｔｆｔアレイの製造方法 | |
| JP2503001B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR940006700B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JPH0951103A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2664413B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0815216B2 (ja) | アモルフアスシリコン薄膜トランジスタの製造方法 | |
| JP3358308B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100577786B1 (ko) | 박막 트랜지스터 액정표시소자의 게이트 라인 형성방법 | |
| JP3230311B2 (ja) | Ｔｆｔマトリクスの製造方法 | |
| JPH02203568A (ja) | 薄膜トランジスタ |