JP2664413B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2664413B2 JP2664413B2 JP12452188A JP12452188A JP2664413B2 JP 2664413 B2 JP2664413 B2 JP 2664413B2 JP 12452188 A JP12452188 A JP 12452188A JP 12452188 A JP12452188 A JP 12452188A JP 2664413 B2 JP2664413 B2 JP 2664413B2
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- etching
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 この発明は薄膜トランジスタ（TFT）に関し、特に工
程により特性の変化しやすい例えば非晶質シリコン（ａ
−Si）TFTの製造工程数低減に関する。
程により特性の変化しやすい例えば非晶質シリコン（ａ
−Si）TFTの製造工程数低減に関する。
（ロ） 従来の技術 近年、ａ−SiTFTがスイッチング素子として液晶テレ
ビ等に利用されている。
ビ等に利用されている。
ａ−SiTFTの製造工程としてソース、ドレイン電極を
形成後、露出する低抵抗半導体薄膜を選択エッチングす
る工程が特開昭62−73670号公報に記載され知られてい
る。
形成後、露出する低抵抗半導体薄膜を選択エッチングす
る工程が特開昭62−73670号公報に記載され知られてい
る。
この公報に記載のａ−SiTFTの製造方法は不透明なゲ
ート電極を利用して、ITO製のソース、ドレイン電極間
隔を決定し、最後にTFTのチャネル及び配線を形成して
いる。この方法は工程数の少ない製造方法として有利で
ある。
ート電極を利用して、ITO製のソース、ドレイン電極間
隔を決定し、最後にTFTのチャネル及び配線を形成して
いる。この方法は工程数の少ない製造方法として有利で
ある。
しかるに、低抵抗半導体薄膜のみエッチング除去する
ことは難しく、TFTの活性層である高抵抗半導体薄膜の
チャネルの厚さや幅が一定とならず、ひいてはTFTの特
性が不安定になり、このTFTを液晶TV装置として使用し
た場合、画面が一様にならなかった。
ことは難しく、TFTの活性層である高抵抗半導体薄膜の
チャネルの厚さや幅が一定とならず、ひいてはTFTの特
性が不安定になり、このTFTを液晶TV装置として使用し
た場合、画面が一様にならなかった。
そこで、半導体薄膜のエッチングストッパとしてSiNx
（１≦×３≦）膜を利用するプロセスが考えられてい
る。第２図（ａ）〜（ｅ）にこの従来のプロセスを示
す。
（１≦×３≦）膜を利用するプロセスが考えられてい
る。第２図（ａ）〜（ｅ）にこの従来のプロセスを示
す。
第２図（ａ）のようにガラス基板（１）上にAr−O2雰
囲気中でITOをスパッタリングした後、パターンを形成
した1000Åの透明電極（２）とH2雰囲気中でAu/Crを蒸
着した後、パターンを形成した700Åのゲート用金属膜
（３）とを設け、続いてその上にN2−NH3−SiH4雰囲気
中で窒化珪素を堆積した800Åのゲート絶縁用SiNx膜
（４）とH2−SiH4雰囲気中で珪素を堆積した1200Åのａ
−Si膜（５）とN2−NH3−SiH4雰囲気中で窒化珪素を堆
積した500ÅのパッシベーションSiNx膜（６）とをプラ
ズマCVD（ｐ−CVD）で連続形成する。パッシベーション
SiNx膜（６）を半導体薄膜のエッチングストッパとする
ためにパターン形成し、続いてPH3−H2−SiH4雰囲気中
でｐ−CVDを使ってn+−ａ−Si膜（７）を400Å被着させ
る。
囲気中でITOをスパッタリングした後、パターンを形成
した1000Åの透明電極（２）とH2雰囲気中でAu/Crを蒸
着した後、パターンを形成した700Åのゲート用金属膜
（３）とを設け、続いてその上にN2−NH3−SiH4雰囲気
中で窒化珪素を堆積した800Åのゲート絶縁用SiNx膜
（４）とH2−SiH4雰囲気中で珪素を堆積した1200Åのａ
−Si膜（５）とN2−NH3−SiH4雰囲気中で窒化珪素を堆
積した500ÅのパッシベーションSiNx膜（６）とをプラ
ズマCVD（ｐ−CVD）で連続形成する。パッシベーション
SiNx膜（６）を半導体薄膜のエッチングストッパとする
ためにパターン形成し、続いてPH3−H2−SiH4雰囲気中
でｐ−CVDを使ってn+−ａ−Si膜（７）を400Å被着させ
る。
次に第２図（ｂ）のようにn+−ａ−Si膜（７）上に従
来のレジストパターン（Ｂ）をTFTに相当する領域だけ
に残す。
来のレジストパターン（Ｂ）をTFTに相当する領域だけ
に残す。
次に第２図（ｃ）のように低抵抗及び高抵抗半導体膜
にそれぞれあたるn+−ａ−Si膜（７）及びａ−Si膜
（５）を同時にエッチングしてn+−ａ−Si膜（７）のド
レインとソース領域が連結したａ−Si膜（５）と同形の
島状領域を形成する。
にそれぞれあたるn+−ａ−Si膜（７）及びａ−Si膜
（５）を同時にエッチングしてn+−ａ−Si膜（７）のド
レインとソース領域が連結したａ−Si膜（５）と同形の
島状領域を形成する。
さらにゲート絶縁用SiNx膜（４）にコンタクトホール
を設け、第２図（ｄ）のようにAlまたはTi−Al2層膜で
ドレイン−ソース用金属膜（８）を2000Å被着させたの
ち、ドレイン−ソース間を二層レジストを用いるリフト
オフ（特開昭62−154630号公報）またはエッチングによ
り分離する。
を設け、第２図（ｄ）のようにAlまたはTi−Al2層膜で
ドレイン−ソース用金属膜（８）を2000Å被着させたの
ち、ドレイン−ソース間を二層レジストを用いるリフト
オフ（特開昭62−154630号公報）またはエッチングによ
り分離する。
最後に連結しているn+−ａ−Si膜（７）を第２図
（ｅ）のようにパッシベーションSiNx膜（６）のエッチ
ングストッパーを使って分割させてTFTを完成させる。
第２図に述べた従来の製造プロセスはパッシベーション
SiNx膜（６）によりTFTの特性が安定である。また、こ
の方法はａ−Si/SiNx選択比の小さいエッチング法を適
用することができる。
（ｅ）のようにパッシベーションSiNx膜（６）のエッチ
ングストッパーを使って分割させてTFTを完成させる。
第２図に述べた従来の製造プロセスはパッシベーション
SiNx膜（６）によりTFTの特性が安定である。また、こ
の方法はａ−Si/SiNx選択比の小さいエッチング法を適
用することができる。
（ハ） 発明が解決しようとする課題 しかるに前述した従来のａ−SiTFT製造工程ではTFTの
特性を向上させる手段として、第２図（ａ）のパッシベ
ーションSiNx膜（６）の膜付けおよびパターン形成工程
が新たに追加され、製造工程数が増加している。工程数
が増えると不良率が高まることが一般に知られており、
本発明の目的は基板一枚をそのまま用いる液晶TVにおい
て、TFT特性の安定と共に工程の良品率を高めることで
ある。
特性を向上させる手段として、第２図（ａ）のパッシベ
ーションSiNx膜（６）の膜付けおよびパターン形成工程
が新たに追加され、製造工程数が増加している。工程数
が増えると不良率が高まることが一般に知られており、
本発明の目的は基板一枚をそのまま用いる液晶TVにおい
て、TFT特性の安定と共に工程の良品率を高めることで
ある。
（ニ） 課題を解決するための手段 この発明は薄膜トランジスタの工程削減方法に関する
ものであって、第１図（ｃ）の如く、ａ−Si膜（５）の
パタニングとコンタクト用のn+−ａ−Si膜（７）の分割
とを選択エッチングにより同時に行うものである。パッ
シベーションSiNx膜（６）とゲート絶縁用SiNx膜（４）
ともエッチングされる恐れがあるので、選択エッチング
はａ−Si/SiNx選択比が大きく、サイドエッチングの少
ないエッチング手段を利用した。
ものであって、第１図（ｃ）の如く、ａ−Si膜（５）の
パタニングとコンタクト用のn+−ａ−Si膜（７）の分割
とを選択エッチングにより同時に行うものである。パッ
シベーションSiNx膜（６）とゲート絶縁用SiNx膜（４）
ともエッチングされる恐れがあるので、選択エッチング
はａ−Si/SiNx選択比が大きく、サイドエッチングの少
ないエッチング手段を利用した。
（ホ） 作用 この発明の方法を、液晶TVの薄膜トランジスタに適用
すると、n+−ａ−Si膜（７）のドレイン−ソース領域へ
の分割とａ−Si膜（５）のパタニングとを同時に一段階
で行えるので、二段階に分れていた従来の方法に比べて
工程数が少なくとも一つ減り、工程の不良率が減少す
る。
すると、n+−ａ−Si膜（７）のドレイン−ソース領域へ
の分割とａ−Si膜（５）のパタニングとを同時に一段階
で行えるので、二段階に分れていた従来の方法に比べて
工程数が少なくとも一つ減り、工程の不良率が減少す
る。
（ヘ） 実施例 以下、本発明のTFTの製造方法を図に基づいて説明す
る。第１図（ａ）〜（ｄ）は本発明によって製造される
TFTの各工程における断面図である。
る。第１図（ａ）〜（ｄ）は本発明によって製造される
TFTの各工程における断面図である。
第１図（ａ）において、ソータガラスまたはホウケイ
酸ガラスによって形成されているガラス基板（１）上に
ITO（1000Å）の透明電極（２）及びAu/Cr（700Å）の
ゲート用金属膜（３）をそれぞれHCl系、HNO3−HCl系の
エッチング液でパターン形成する。次にゲート絶縁用Si
Nx膜（４）（800Å）、半導体膜のａ−Si膜（５）（120
0Å）、パッシベーションSiNx膜（６）（500Å）をｐ−
CVD装置で連続成膜し、パッシベーション膜SiNx膜
（６）を約60℃のリン酸系溶液中でパターン形成後、再
びｐ−CVD装置でn+−ａ−Si膜（７）（400Å）を成膜す
る。ここで、ａ−Si膜（５）及びn+−ａ−Si膜（７）は
膜厚として200〜2000Å、パッシベーションSiNx膜
（６）は300〜3000Å程度でも良い。
酸ガラスによって形成されているガラス基板（１）上に
ITO（1000Å）の透明電極（２）及びAu/Cr（700Å）の
ゲート用金属膜（３）をそれぞれHCl系、HNO3−HCl系の
エッチング液でパターン形成する。次にゲート絶縁用Si
Nx膜（４）（800Å）、半導体膜のａ−Si膜（５）（120
0Å）、パッシベーションSiNx膜（６）（500Å）をｐ−
CVD装置で連続成膜し、パッシベーション膜SiNx膜
（６）を約60℃のリン酸系溶液中でパターン形成後、再
びｐ−CVD装置でn+−ａ−Si膜（７）（400Å）を成膜す
る。ここで、ａ−Si膜（５）及びn+−ａ−Si膜（７）は
膜厚として200〜2000Å、パッシベーションSiNx膜
（６）は300〜3000Å程度でも良い。
第１図（ｂ）はパッシベーションSiNx膜（６）上のTF
Tのチャネル部のn+−ａ−Si膜（７）を除去するための
本発明のレジストパターン（Ａ）を表わした図である。
第１図（ｂ）において、TFTのドレイン、ソース領域に
対応して分割して形成する島状の２分されたレジストパ
ターン（Ａ）を形成する。そのレジストパターン（Ａ）
の幅L1はパッシベーションSiNx膜（６）の幅L2よりも小
さくする。即ち、パッシベーションSiNx膜（６）の幅
は、ドレイン及びソース領域に分割して設ける低抵抗半
導体薄膜の対向する間隔よりも大きな島状に形成される
のである。その幅L1は、幅L2の1/3〜1/2の幅で行っても
良い。
Tのチャネル部のn+−ａ−Si膜（７）を除去するための
本発明のレジストパターン（Ａ）を表わした図である。
第１図（ｂ）において、TFTのドレイン、ソース領域に
対応して分割して形成する島状の２分されたレジストパ
ターン（Ａ）を形成する。そのレジストパターン（Ａ）
の幅L1はパッシベーションSiNx膜（６）の幅L2よりも小
さくする。即ち、パッシベーションSiNx膜（６）の幅
は、ドレイン及びソース領域に分割して設ける低抵抗半
導体薄膜の対向する間隔よりも大きな島状に形成される
のである。その幅L1は、幅L2の1/3〜1/2の幅で行っても
良い。
なぜならばTFT特性はパッシベーションSiNx膜（６）
の幅L2で決まるからであり、このため後工程のドレイン
−ソース用電極のパターンずれはかなり許容される。
の幅L2で決まるからであり、このため後工程のドレイン
−ソース用電極のパターンずれはかなり許容される。
前記第１図（ｂ）の状態で接地電極が給電電極よりも
大きな構造のドライエッチング装置（実願昭63−3770
号）を用い、CF4、CF4＋O2、あるいはCHF3ガスをエッチ
ントとしてドライエッチングを施す。
大きな構造のドライエッチング装置（実願昭63−3770
号）を用い、CF4、CF4＋O2、あるいはCHF3ガスをエッチ
ントとしてドライエッチングを施す。
前述のドライエッチング装置を用いて処理すると、ａ
−Si/SiNxの選択比が充分大きいため（〜10以上）、TFT
のn+−ａ−Si膜（７）の除去が完了してから、活性層の
ａ−Si膜（５）のパターン形成時までのn+−ａ−Si膜
（７）のサイドエッチング量とパッシベーションSiNx膜
（６）及びゲート絶縁用SiNx膜（４）のエッチング量は
極めて小さくなる。
−Si/SiNxの選択比が充分大きいため（〜10以上）、TFT
のn+−ａ−Si膜（７）の除去が完了してから、活性層の
ａ−Si膜（５）のパターン形成時までのn+−ａ−Si膜
（７）のサイドエッチング量とパッシベーションSiNx膜
（６）及びゲート絶縁用SiNx膜（４）のエッチング量は
極めて小さくなる。
第１図（ｃ）にエッチングした活性層のａ−Si膜
（５）及びそのａ−Si膜（５）上のn+−ａ−Si膜（７）
のパターンを示す。図のようにパッシベーションSiNx膜
（６）はほとんどエッチングされない。
（５）及びそのａ−Si膜（５）上のn+−ａ−Si膜（７）
のパターンを示す。図のようにパッシベーションSiNx膜
（６）はほとんどエッチングされない。
さらに第１図（ｄ）に、ゲート絶縁用SiNx膜（４）を
選択エッチングして、所望の位置にコンタクトホールを
設けた後、ドレイン−ソース用金属膜（８）Al（2000
Å）を膜付け後、BCl3＋Cl2ガスでエッチングしてTFTと
配線を形成した図を示す。尚、ドレイン−ソース用金属
膜（８）がTiの場合はO2＋CF4ガスでエッチングでき
る。
選択エッチングして、所望の位置にコンタクトホールを
設けた後、ドレイン−ソース用金属膜（８）Al（2000
Å）を膜付け後、BCl3＋Cl2ガスでエッチングしてTFTと
配線を形成した図を示す。尚、ドレイン−ソース用金属
膜（８）がTiの場合はO2＋CF4ガスでエッチングでき
る。
第１図と第２図とを比較しても、本発明の製造プロセ
スがパッシベーションSiNx膜（６）を有効に利用してい
るのが判る。
スがパッシベーションSiNx膜（６）を有効に利用してい
るのが判る。
（ト） 発明の効果 以上の様に、パッシベーションSiNx膜（６）をａ−Si
膜（５）のエッチングストッパとして用いたTFTの特性
を安定させた製造工程において、工程数を１つ減少させ
てSiNx膜を有効かつ最大限に利用することができた。
膜（５）のエッチングストッパとして用いたTFTの特性
を安定させた製造工程において、工程数を１つ減少させ
てSiNx膜を有効かつ最大限に利用することができた。
この製造方法により、安定なTFT特性を保ったまま、
不良率を半減させることができた。又、前記実施例は処
理方法をドライエッチングで行っているが、ウェットエ
ッチングによる処理も可能である。活性層であるａ−Si
膜がさらに薄膜化し、かつパッシベーションSiNx膜の膜
厚を大きくすれば、処理方法に制限されることなく実施
する事が出来る。さらに、本発明は露光マスクパターン
の変更によって容易に実施できる事も特徴である。
不良率を半減させることができた。又、前記実施例は処
理方法をドライエッチングで行っているが、ウェットエ
ッチングによる処理も可能である。活性層であるａ−Si
膜がさらに薄膜化し、かつパッシベーションSiNx膜の膜
厚を大きくすれば、処理方法に制限されることなく実施
する事が出来る。さらに、本発明は露光マスクパターン
の変更によって容易に実施できる事も特徴である。
第１図（ａ）〜（ｄ）は本発明によって製造されるTFT
の各工程における断面図である。 第２図（ａ）〜（ｅ）は従来のTFTの各工程における断
面図である。 （１）……ガラス基板、（２）……透明電極、（３）…
…ゲート用金属膜、（４）……ゲート絶縁用SiNx膜、
（５）……ａ−Si膜、（６）……パッシベーションSiNx
膜、（７）……n+−ａ−Si膜、（８）……ドレイン−ソ
ース用金属膜。
の各工程における断面図である。 第２図（ａ）〜（ｅ）は従来のTFTの各工程における断
面図である。 （１）……ガラス基板、（２）……透明電極、（３）…
…ゲート用金属膜、（４）……ゲート絶縁用SiNx膜、
（５）……ａ−Si膜、（６）……パッシベーションSiNx
膜、（７）……n+−ａ−Si膜、（８）……ドレイン−ソ
ース用金属膜。
Claims (1)
- 【請求項１】透明基板上に透明な導電膜よりなる表示電
極を所定形状に形成する第１工程と、透明基板上に導電
膜よりなるゲート電極及び配線を選択的に形成する第２
工程と、ゲート絶縁膜、高抵抗半導体薄膜、絶縁膜を順
次連続的に堆積する第３工程と、前記高抵抗半導体薄膜
上の絶縁膜を、後の工程でドレイン及びソース領域に分
割して設ける低抵抗半導体薄膜の間隔よりも大きな形状
にする第４工程と、低抵抗半導体薄膜を堆積する第５工
程と、レジストを塗布後、１つの薄膜トランジスタ上
に、ドレイン及びソース領域に対応して２分された島状
にレジストを残し、前記高抵抗及び低抵抗半導体薄膜を
選択エッチングする第６工程と、表示電極上の一部の絶
縁膜をエッチングしてソース電極と表示電極間のコンタ
クトホールを形成する第７工程と、ドレイン及びソース
電極用金属を堆積後、選択エッチングしてドレイン及び
ソース電極を形成する第８工程とより成る薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452188A JP2664413B2 (ja) | 1988-05-20 | 1988-05-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452188A JP2664413B2 (ja) | 1988-05-20 | 1988-05-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293567A JPH01293567A (ja) | 1989-11-27 |
| JP2664413B2 true JP2664413B2 (ja) | 1997-10-15 |
Family
ID=14887543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12452188A Expired - Lifetime JP2664413B2 (ja) | 1988-05-20 | 1988-05-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286271A (ja) * | 1986-06-05 | 1987-12-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ基板の製造方法 |
| JPS62299035A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-05-20 JP JP12452188A patent/JP2664413B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293567A (ja) | 1989-11-27 |
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