JPH07112068B2 - アクテイブマトリクスアレ−の製造方法 - Google Patents
アクテイブマトリクスアレ−の製造方法Info
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- JPH07112068B2 JPH07112068B2 JP60186114A JP18611485A JPH07112068B2 JP H07112068 B2 JPH07112068 B2 JP H07112068B2 JP 60186114 A JP60186114 A JP 60186114A JP 18611485 A JP18611485 A JP 18611485A JP H07112068 B2 JPH07112068 B2 JP H07112068B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶パネルの駆動スイッチングアレー等への
応用が有望なアクティブマトリクスアレーの製造方法に
係り、特にシリコンを主成分とする非単結晶半導体膜を
用いた薄膜電界効果トランジスタ（TFT）アレーの製造
方法に関するものである。
応用が有望なアクティブマトリクスアレーの製造方法に
係り、特にシリコンを主成分とする非単結晶半導体膜を
用いた薄膜電界効果トランジスタ（TFT）アレーの製造
方法に関するものである。
従来の技術 液晶パネルの駆動スイッチングアレーの応用例の要部平
面図を第２図に示す。ゲート電極22ag,22bg及びゲート
バス22a,22bとソース電極27as,27bs及びソースバス27a,
27bに囲まれた部分に絵素電極として透明な導体29があ
り、ソース電極27asとドレイン電極28a,28bは半導体膜2
4a,24bとゲート電極22ag,22bg上で一部重り合う様に形
成されている。ゲート電極22ag,22bgはゲートバス22a,2
2bと一体のものであり、ソース電極27asはソースバス27
aと一体である。ドレイン電極28aは絵素電極29とＣの部
分でオーミック接続されている。絵素電極29は、Ｄの部
分でゲート絶縁膜33（第３図に示す）を介して一部ゲー
トバス22bと重り合う様に形成され、ゲートバス22bと絵
素電極29の重り合いにより容量が形成されている。
面図を第２図に示す。ゲート電極22ag,22bg及びゲート
バス22a,22bとソース電極27as,27bs及びソースバス27a,
27bに囲まれた部分に絵素電極として透明な導体29があ
り、ソース電極27asとドレイン電極28a,28bは半導体膜2
4a,24bとゲート電極22ag,22bg上で一部重り合う様に形
成されている。ゲート電極22ag,22bgはゲートバス22a,2
2bと一体のものであり、ソース電極27asはソースバス27
aと一体である。ドレイン電極28aは絵素電極29とＣの部
分でオーミック接続されている。絵素電極29は、Ｄの部
分でゲート絶縁膜33（第３図に示す）を介して一部ゲー
トバス22bと重り合う様に形成され、ゲートバス22bと絵
素電極29の重り合いにより容量が形成されている。
以上、図を用いて説明したTFTアレーのＡ−Ａ線部分で
の断面図を第３図に示す。この構造は、テレビジョン学
会技術報告IPD75−６（1983）P29にも示されている。基
板31上に、ゲート電極22agを選択的に被着形成し全面に
ゲート絶縁膜33を被着形成した後に、半導体膜24a、パ
ッシベーション膜35を選択的に被着形成し、オーミック
層36を介してゲート電極22agと半導体膜24aと一部重り
合う様にソース電極27as、ドレイン電極28aが形成さ
れ、しかる後に絵素電極29が選択的に被着形成されてい
る。
の断面図を第３図に示す。この構造は、テレビジョン学
会技術報告IPD75−６（1983）P29にも示されている。基
板31上に、ゲート電極22agを選択的に被着形成し全面に
ゲート絶縁膜33を被着形成した後に、半導体膜24a、パ
ッシベーション膜35を選択的に被着形成し、オーミック
層36を介してゲート電極22agと半導体膜24aと一部重り
合う様にソース電極27as、ドレイン電極28aが形成さ
れ、しかる後に絵素電極29が選択的に被着形成されてい
る。
発明が解決しようとする問題点 しかしながらTFTアレーの製法に於ける欠点はドレイン
電極28aの段差部Ｆに於ける絵素電極39の段切れを生じ
る他に、第２図で示す絵素電極29とゲートバス22bの重
り合う部分Ｄでのショートの確率が大きく、液晶パネル
へ応用した場合欠陥不良となった。これは、ソース，ド
レイン電極27as,28aの形成前に、ゲートバス22bを電気
的に外部へ取り出すためのゲート絶縁膜33への穴あけ工
程に於いて、レジストのピンホールやゴミによるゲート
絶縁膜33のピンホールの発生が主な原因であった。
電極28aの段差部Ｆに於ける絵素電極39の段切れを生じ
る他に、第２図で示す絵素電極29とゲートバス22bの重
り合う部分Ｄでのショートの確率が大きく、液晶パネル
へ応用した場合欠陥不良となった。これは、ソース，ド
レイン電極27as,28aの形成前に、ゲートバス22bを電気
的に外部へ取り出すためのゲート絶縁膜33への穴あけ工
程に於いて、レジストのピンホールやゴミによるゲート
絶縁膜33のピンホールの発生が主な原因であった。
問題点を解決するための手段 本発明は、これら従来のTFTアレーの欠点を改善するた
めになされたものである。つまり、本発明は、複数ケ以
上のゲートとソース，ドレイン及び絵素電極を基板上に
形成してなるTFTアレーの製造に於いて、絵素電極をゲ
ート絶縁膜形成工程より後でゲートと一部重り合うよう
に選択的に被着形成し、かつゲートを外部へ電気的に取
り出すための穴あけ工程を、絵素電極形成後に行なうこ
とにより、ゲートと絵素電極間の層間絶縁性劣化をおさ
えTFTアレーの点欠陥不良の発生率を低下させる。
めになされたものである。つまり、本発明は、複数ケ以
上のゲートとソース，ドレイン及び絵素電極を基板上に
形成してなるTFTアレーの製造に於いて、絵素電極をゲ
ート絶縁膜形成工程より後でゲートと一部重り合うよう
に選択的に被着形成し、かつゲートを外部へ電気的に取
り出すための穴あけ工程を、絵素電極形成後に行なうこ
とにより、ゲートと絵素電極間の層間絶縁性劣化をおさ
えTFTアレーの点欠陥不良の発生率を低下させる。
作用 穴あけ工程に於ける絶縁膜のエッチングに於いて、レジ
ストのピンホール，ゴミ等により不用な部分に穴があい
てしまうことがよくある。ゲートと絵素電極との一部重
り合った部分で以上の様な不用な穴があくとショートし
てしまってTFTアレーとしては点欠陥不良となる。しか
るに、本発明のごとく、絵素電極形成を絶縁膜の穴あけ
工程以前に行なった場合穴あけ工程でのレジストに万が
一ゲートと絵素電極の重り合った部分でピンホールがあ
ったとしても、エッチング液は絵素電極でストップさ
れ、ゲート電極と絵素電極の間のショート不良にはつな
がらない。つまり、本発明は、層間絶縁に用いる膜のエ
ッチング工程を、層間絶縁を必要とする２つの導体膜の
形成工程の間に入れないTFTアレーの製造方法である。
ストのピンホール，ゴミ等により不用な部分に穴があい
てしまうことがよくある。ゲートと絵素電極との一部重
り合った部分で以上の様な不用な穴があくとショートし
てしまってTFTアレーとしては点欠陥不良となる。しか
るに、本発明のごとく、絵素電極形成を絶縁膜の穴あけ
工程以前に行なった場合穴あけ工程でのレジストに万が
一ゲートと絵素電極の重り合った部分でピンホールがあ
ったとしても、エッチング液は絵素電極でストップさ
れ、ゲート電極と絵素電極の間のショート不良にはつな
がらない。つまり、本発明は、層間絶縁に用いる膜のエ
ッチング工程を、層間絶縁を必要とする２つの導体膜の
形成工程の間に入れないTFTアレーの製造方法である。
実施例 以下、本発明のTFTアレーの製造方法について要部断面
図（第１図）を用いて詳細に説明する。本発明のTFTア
レーの平面図は従来例と説明した第２図と同じものであ
り、製造方法としてソースおよびドレイン電極を形成す
る前に絵素電極を形成するものが本発明のTFTアレーで
ある。
図（第１図）を用いて詳細に説明する。本発明のTFTア
レーの平面図は従来例と説明した第２図と同じものであ
り、製造方法としてソースおよびドレイン電極を形成す
る前に絵素電極を形成するものが本発明のTFTアレーで
ある。
実施例１ ガラス基板１上にゲート電極２及びゲートバス配線とな
る導体をCr,CrMoSi2の２層金属等で形成する。続いて1
3.56MHzの高周波プラズマ化学気相堆積法（PCVD法）に
よりシリコン窒化膜，非晶質シリコン膜，シリコン窒化
膜の３層をそれぞれゲート絶縁膜３、チャンネル部を形
成する半導体膜４及びパッシベーション膜５として連続
堆積する。
る導体をCr,CrMoSi2の２層金属等で形成する。続いて1
3.56MHzの高周波プラズマ化学気相堆積法（PCVD法）に
よりシリコン窒化膜，非晶質シリコン膜，シリコン窒化
膜の３層をそれぞれゲート絶縁膜３、チャンネル部を形
成する半導体膜４及びパッシベーション膜５として連続
堆積する。
パッシベーション膜５をゲートと一部重り合う様に不要
部分を除去した後に、リン等を含むn+型の非晶質シリコ
ン膜をオーミック層６としてPCVD法により全面に堆積
し、半導体膜４と同じ形状に不要部分を除去しパターニ
ングする。更に、InSnOを絵素電極９として所望の形状
（第２図の絵素電極29に相当）にパターニングした後
に、ゲート絶縁膜３にゲートバス取り出しのための穴
（図示せず）を選択的に形成した後に、Al（アルミ）を
全面に被着形成し、赤血塩を用いてフォトリソグラフ法
によりAlを選択的に除去しパターニングすることによ
り、ソース，ドレイン電極7,8を形成する。
部分を除去した後に、リン等を含むn+型の非晶質シリコ
ン膜をオーミック層６としてPCVD法により全面に堆積
し、半導体膜４と同じ形状に不要部分を除去しパターニ
ングする。更に、InSnOを絵素電極９として所望の形状
（第２図の絵素電極29に相当）にパターニングした後
に、ゲート絶縁膜３にゲートバス取り出しのための穴
（図示せず）を選択的に形成した後に、Al（アルミ）を
全面に被着形成し、赤血塩を用いてフォトリソグラフ法
によりAlを選択的に除去しパターニングすることによ
り、ソース，ドレイン電極7,8を形成する。
本実施例の特徴は、絵素電極９であるInSnO上のAlを除
去するのに赤血塩を用いることにより、InSnOにダメー
ジを与えることなくソース，ドレイン電極7,8のパター
ニングが行なえる。又ゲート絶縁膜３の穴あけ工程時
に、既に絵素電極９とゲート電極２が形成されているた
め、第２図のＤの部分に、穴あけ工程に用いるレジスト
にポンホール，ゴミ等が存在したとしても、InSnOでゲ
ート絶縁膜のエッチング液がしゅ断され、第２図のＤの
部分における絵素電極29とゲートバス22bのごときショ
ートは発生しない。更に従来の第３図Ｆで示すドレイン
部の段差による絵素電極29の段切れ現象が、本発明の第
１図Ｇの部分では絵素電極９の段切れは発生しない。
去するのに赤血塩を用いることにより、InSnOにダメー
ジを与えることなくソース，ドレイン電極7,8のパター
ニングが行なえる。又ゲート絶縁膜３の穴あけ工程時
に、既に絵素電極９とゲート電極２が形成されているた
め、第２図のＤの部分に、穴あけ工程に用いるレジスト
にポンホール，ゴミ等が存在したとしても、InSnOでゲ
ート絶縁膜のエッチング液がしゅ断され、第２図のＤの
部分における絵素電極29とゲートバス22bのごときショ
ートは発生しない。更に従来の第３図Ｆで示すドレイン
部の段差による絵素電極29の段切れ現象が、本発明の第
１図Ｇの部分では絵素電極９の段切れは発生しない。
実施例２ 実施例１に於いて、ソース，ドレイン電極7,8をMo,Ti,T
a,W等の高融点金属又はそれらのシリサイドとAlの２層
金属で形成する。これらの金属を２回のエッチング工程
に分けてソース，ドレインを選択的にパターニングす
る。１回目は、リン酸を用いてAlをパターニングし続い
て同じレジストパターンを用いてHF又はHFとHNO3の混合
液で高融点金属又はシリサイドをパターニングする。
a,W等の高融点金属又はそれらのシリサイドとAlの２層
金属で形成する。これらの金属を２回のエッチング工程
に分けてソース，ドレインを選択的にパターニングす
る。１回目は、リン酸を用いてAlをパターニングし続い
て同じレジストパターンを用いてHF又はHFとHNO3の混合
液で高融点金属又はシリサイドをパターニングする。
本実施例は、InSnO上のAlのパターニングに際し、リン
酸等のAlのエッチング時間の制御が容易なエッチング液
が使用出来、宜InSnOは高融点金属又はそれらのシリサ
イドで覆われているため消失しないで行なえる効果があ
る。
酸等のAlのエッチング時間の制御が容易なエッチング液
が使用出来、宜InSnOは高融点金属又はそれらのシリサ
イドで覆われているため消失しないで行なえる効果があ
る。
発明の効果 本発明は、液晶パネル等の応用に際し絵素電極とゲート
のショートによる点欠陥の発生を低減する効果を有す
る。
のショートによる点欠陥の発生を低減する効果を有す
る。
更に、ゲートバスと絵素電極を一部重り合せて容量を形
成する構成の薄膜トランジスタ（アクティブマトリク
ス）アレーに於いて上記効果ははなはだしい。
成する構成の薄膜トランジスタ（アクティブマトリク
ス）アレーに於いて上記効果ははなはだしい。
以上液晶パネル応用に関して述べたが他のスイッチング
アレーに於ける信号保持電極を上記絵素電極と同じ構成
にすれば、本発明は同様の効果を有する。
アレーに於ける信号保持電極を上記絵素電極と同じ構成
にすれば、本発明は同様の効果を有する。
第１図は本発明の一実施例によるアクティブマトリクス
アレーの要部断面図、第２図はアクティブマトリスアレ
ーの平面図、第３図は第２図のＡ−Ａ′線断面図であ
る。 ２…ゲート電極、３…ゲート絶縁膜、7,8…ソース，ド
レイン電極、９…絵素電極。
アレーの要部断面図、第２図はアクティブマトリスアレ
ーの平面図、第３図は第２図のＡ−Ａ′線断面図であ
る。 ２…ゲート電極、３…ゲート絶縁膜、7,8…ソース，ド
レイン電極、９…絵素電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 繁信 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (1)
- 【請求項１】基板の一主面上にゲート電極及びゲートバ
スとして第１の導体膜を形成する第１の工程、全面に渡
ってゲート絶縁膜、半導体膜を連続的に順次堆積する第
２の工程、半導体膜を選択的に除去する第３の工程、透
明な第３の導体膜をゲートバスと一部重なり合うように
選択的に被着形成する第４の工程、前記ゲート電極にゲ
ート信号を入力する電極を接続する穴を前記ゲート絶縁
膜にあける第５の工程、ソース，ドレイン電極として第
２の導体膜を形成する第６の工程を有することを特徴と
するアクティブマトリクスアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186114A JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186114A JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246574A JPS6246574A (ja) | 1987-02-28 |
| JPH07112068B2 true JPH07112068B2 (ja) | 1995-11-29 |
Family
ID=16182605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186114A Expired - Lifetime JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112068B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| CN1822385B (zh) | 2005-01-31 | 2013-02-06 | 株式会社半导体能源研究所 | 显示装置及含有其的电子设备 |
-
1985
- 1985-08-24 JP JP60186114A patent/JPH07112068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246574A (ja) | 1987-02-28 |
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