JP2752617B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの製造方法に関し、特に、
配線交叉部の層間短絡の低減に関する。 〔従来の技術〕 従来の製造方法による薄膜トランジスタの構造を第７
図に示す。第７図の（ａ）は平面図、（ｂ）は（ａ）の
Ｂ−Ｂ′部断面図、（ｃ）は、（ａ）のＣ−Ｃ′部断面
図である。この薄膜トランジスタは、まず、絶縁基板１
上にゲート電極２をフォトリソグラフィによりパターン
形成する。その後、ゲート絶縁層３、半導体層４、オー
ミックコンタクト層５をパターン形成し、ドレイン電極
11及びソース電極12をパターン形成する。 〔発明が解決しようとする問題点〕 上述した従来の製造方法では、ゲート電極２のフォト
リソグラフィ工程を通った後、ゲート絶縁層３の形成を
行なっている。この場合、フォトリソグラフィ工程にて
ゲート電極２の表面にゴミ等が付着する可性が高い。ゲ
ート電極２上のゲート電極２とドレイン電極11が交叉す
る部分13にゴミが付着した場合、ゲート電極２とドレイ
ン電極11間にゲート絶縁層３があっても、ゲート電極２
とドレイン電極11との間の短絡が起こる確率が非常に高
い。 薄膜トランジスタを使用した液晶表示装置では、数イ
ンチ角に数十万個の薄膜トランジスタを形成し、表示画
面を構成している。ゲート電極２とドレイン電極11との
交叉部13も薄膜トランジスタ素子と同数存在し、このう
ちの１ケ所でも短絡が発生すると画面上ライン欠陥とし
て現われ、液晶表示装置自体が不良となってしまう。 〔問題点を解決するための手段〕 本発明による方法では、絶縁基板上にゲート電極、ゲ
ート絶縁層、半導体層、オーミックコンタクト層を順次
形成した後、該オーミックコンタクト層から前記ゲート
金属までゲートパターンにて一括パターニング形成し、
さらに前記オーミックコンタクト層と前記半導体層のみ
をこれらがトランジスタ部でのみ又はトランジスタ部と
ゲート・ドレインの交差部とでのみ残るようにパターン
形成し、その後絶縁層を全面に形成し、コンタクト層表
面が露出するまで該絶縁層を一様にエッチング除去し、
しかる後、ドレイン電極及びソース電極及びチャネルの
形成を行なっている。 〔実 施 例〕 次に、本発明について図面を参照して説明する。 第１図〜第５図に本発明の実施例を示す。各国の
（ａ）は平面図、（ｂ）及び（ｃ）は（ａ）で示された
平面図に対応する断面図である。 まず、絶縁基板１上にゲート電極２としてCrをスパッ
タで成膜し、続けて、プラズマCVD装置にて、ゲート絶
縁層３としてSiNx膜、半導体層４としてアモルファスSi
（ａ−Si）膜、オーミックコンタクト層５としてn+a−S
i膜を積層する。この後、第１図に示す様に、n+a−Si膜
からCr膜まで、フォトリソグラフィによりゲートパター
ン６に一括してパターン形成する。 次に第２図，第３図に示す様に、オーミックコンタク
ト層５と半導体層４をアイランドパターン８によりパタ
ーン形成し、アイランド９を作る。次に第４図に示す様
に絶縁基板全面にプラズマCVDにより絶縁層10としてSiN
x膜を積層し、その後、プラズマエッチングによりオー
ミックコンタクト層５の表面が露出するまでエッチバッ
クを行なう。これにより、ゲート電極２に端部が絶縁層
10でおおわれる。この工程は、平坦化技術として一般的
な技術である。 次に、第５図に示すように、ドレイン電極11及びソー
ス電極12を形成し、チャンネル上部のオーミックコンタ
クト層を除去し薄膜トランジスタが完成する。 第６図は本発明の他の実施例を示す図である。図に示
す様に、ゲート電極２とドレイン電極11との交叉部13に
もアイランド９と同様に半導体層４、オーミックコンタ
クト層５を残した構造としている。この構造では、エッ
チバック時、ドレイン電極11の下部のゲート絶縁膜３が
エッチングされる危険性がなく、より確実にゲート電極
２とドレイン電極11間の電気的絶縁が保たれる。 〔発明の効果〕 以上説明したように、本発明の薄膜トランジスタの製
造方法では、ゲート金属、ゲート絶縁層、半導体層、及
びオーミックコンタクト層まで連続的に成膜を行ない、
ゲート電極のフォトリソグラフィ工程が間に入らない
為、ゴミの侵入する危険性が著しく少ななり、電極間の
短絡がなくなる。しかも、半導体層は第１の実施例では
トランジスタ部でのみ、第２の実施例ではトランジスタ
部とゲート・ドレインの交差部とでのみ残しており、ゲ
ート電極上を介して隣接するトランジスタを連絡する半
導体層は存在していない。したがって、光入射にもとづ
く光電流が隣接するトランジスタ間に流れて誤動作が起
きるという不具合も防止される。
配線交叉部の層間短絡の低減に関する。 〔従来の技術〕 従来の製造方法による薄膜トランジスタの構造を第７
図に示す。第７図の（ａ）は平面図、（ｂ）は（ａ）の
Ｂ−Ｂ′部断面図、（ｃ）は、（ａ）のＣ−Ｃ′部断面
図である。この薄膜トランジスタは、まず、絶縁基板１
上にゲート電極２をフォトリソグラフィによりパターン
形成する。その後、ゲート絶縁層３、半導体層４、オー
ミックコンタクト層５をパターン形成し、ドレイン電極
11及びソース電極12をパターン形成する。 〔発明が解決しようとする問題点〕 上述した従来の製造方法では、ゲート電極２のフォト
リソグラフィ工程を通った後、ゲート絶縁層３の形成を
行なっている。この場合、フォトリソグラフィ工程にて
ゲート電極２の表面にゴミ等が付着する可性が高い。ゲ
ート電極２上のゲート電極２とドレイン電極11が交叉す
る部分13にゴミが付着した場合、ゲート電極２とドレイ
ン電極11間にゲート絶縁層３があっても、ゲート電極２
とドレイン電極11との間の短絡が起こる確率が非常に高
い。 薄膜トランジスタを使用した液晶表示装置では、数イ
ンチ角に数十万個の薄膜トランジスタを形成し、表示画
面を構成している。ゲート電極２とドレイン電極11との
交叉部13も薄膜トランジスタ素子と同数存在し、このう
ちの１ケ所でも短絡が発生すると画面上ライン欠陥とし
て現われ、液晶表示装置自体が不良となってしまう。 〔問題点を解決するための手段〕 本発明による方法では、絶縁基板上にゲート電極、ゲ
ート絶縁層、半導体層、オーミックコンタクト層を順次
形成した後、該オーミックコンタクト層から前記ゲート
金属までゲートパターンにて一括パターニング形成し、
さらに前記オーミックコンタクト層と前記半導体層のみ
をこれらがトランジスタ部でのみ又はトランジスタ部と
ゲート・ドレインの交差部とでのみ残るようにパターン
形成し、その後絶縁層を全面に形成し、コンタクト層表
面が露出するまで該絶縁層を一様にエッチング除去し、
しかる後、ドレイン電極及びソース電極及びチャネルの
形成を行なっている。 〔実 施 例〕 次に、本発明について図面を参照して説明する。 第１図〜第５図に本発明の実施例を示す。各国の
（ａ）は平面図、（ｂ）及び（ｃ）は（ａ）で示された
平面図に対応する断面図である。 まず、絶縁基板１上にゲート電極２としてCrをスパッ
タで成膜し、続けて、プラズマCVD装置にて、ゲート絶
縁層３としてSiNx膜、半導体層４としてアモルファスSi
（ａ−Si）膜、オーミックコンタクト層５としてn+a−S
i膜を積層する。この後、第１図に示す様に、n+a−Si膜
からCr膜まで、フォトリソグラフィによりゲートパター
ン６に一括してパターン形成する。 次に第２図，第３図に示す様に、オーミックコンタク
ト層５と半導体層４をアイランドパターン８によりパタ
ーン形成し、アイランド９を作る。次に第４図に示す様
に絶縁基板全面にプラズマCVDにより絶縁層10としてSiN
x膜を積層し、その後、プラズマエッチングによりオー
ミックコンタクト層５の表面が露出するまでエッチバッ
クを行なう。これにより、ゲート電極２に端部が絶縁層
10でおおわれる。この工程は、平坦化技術として一般的
な技術である。 次に、第５図に示すように、ドレイン電極11及びソー
ス電極12を形成し、チャンネル上部のオーミックコンタ
クト層を除去し薄膜トランジスタが完成する。 第６図は本発明の他の実施例を示す図である。図に示
す様に、ゲート電極２とドレイン電極11との交叉部13に
もアイランド９と同様に半導体層４、オーミックコンタ
クト層５を残した構造としている。この構造では、エッ
チバック時、ドレイン電極11の下部のゲート絶縁膜３が
エッチングされる危険性がなく、より確実にゲート電極
２とドレイン電極11間の電気的絶縁が保たれる。 〔発明の効果〕 以上説明したように、本発明の薄膜トランジスタの製
造方法では、ゲート金属、ゲート絶縁層、半導体層、及
びオーミックコンタクト層まで連続的に成膜を行ない、
ゲート電極のフォトリソグラフィ工程が間に入らない
為、ゴミの侵入する危険性が著しく少ななり、電極間の
短絡がなくなる。しかも、半導体層は第１の実施例では
トランジスタ部でのみ、第２の実施例ではトランジスタ
部とゲート・ドレインの交差部とでのみ残しており、ゲ
ート電極上を介して隣接するトランジスタを連絡する半
導体層は存在していない。したがって、光入射にもとづ
く光電流が隣接するトランジスタ間に流れて誤動作が起
きるという不具合も防止される。
【図面の簡単な説明】
第１図〜第５図は本発明の実施例を示す図であり、第１
〜４図（ａ）は平面図、第１〜４図（ｂ）は第１〜４図
（ａ）のＡ−Ａ′での断面図、第５図（ａ）は平面図、
第５図（ｂ）は同図（ａ）のＢ−Ｂ′での断面図、第５
図（ｃ）は同図（ａ）のＣ−Ｃ′での断面図である。第
６図は本発明の他の実施例を示す図であり、同図（ａ）
は平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ′での断面
図である。第７図は、従来例を示す図であり、同図
（ａ）は平面図、同図（ｂ）および（ｃ）は同図（ａ）
のＢ−Ｂ′およびＣ−Ｃ′での断面図である。 １……絶縁基板、２……ゲート電極、３……ゲート絶縁
層、４……半導体層、５……オーミックコンタクト層、
６……ゲートパターン、７……レジスト、８……アイラ
ンドパターン、９……アイランド、10……絶縁層、11…
…ドレイン電極、12……ソース電極、13……ゲート・ド
レイン交叉部。
〜４図（ａ）は平面図、第１〜４図（ｂ）は第１〜４図
（ａ）のＡ−Ａ′での断面図、第５図（ａ）は平面図、
第５図（ｂ）は同図（ａ）のＢ−Ｂ′での断面図、第５
図（ｃ）は同図（ａ）のＣ−Ｃ′での断面図である。第
６図は本発明の他の実施例を示す図であり、同図（ａ）
は平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ′での断面
図である。第７図は、従来例を示す図であり、同図
（ａ）は平面図、同図（ｂ）および（ｃ）は同図（ａ）
のＢ−Ｂ′およびＣ−Ｃ′での断面図である。 １……絶縁基板、２……ゲート電極、３……ゲート絶縁
層、４……半導体層、５……オーミックコンタクト層、
６……ゲートパターン、７……レジスト、８……アイラ
ンドパターン、９……アイランド、10……絶縁層、11…
…ドレイン電極、12……ソース電極、13……ゲート・ド
レイン交叉部。
Claims (1)
- (57)【特許請求の範囲】 １．絶縁基板上にゲート電極、ゲート絶縁層、半導体
層、オーミックコンタクト層を順次形成した後、該オー
ミックコンタクト層から前記ゲート金属までゲートパタ
ーンにて一括パターニング形成し、さらに前記オーミッ
クコンタクト層と前記半導体層のみをこれらがトランジ
スタ部でのみ又はトランジスタ部とゲート・ドレインの
交差部とでのみ残るようにパターン形成し、その後絶縁
層を全面に形成し、コンタクト層表面が露出するまで該
絶縁層を一様にエッチング除去し、しかる後、ドレイン
電極及びソース電極及びチャネルの形成を行なうことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055717A JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055717A JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221680A JPS63221680A (ja) | 1988-09-14 |
| JP2752617B2 true JP2752617B2 (ja) | 1998-05-18 |
Family
ID=13006623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055717A Expired - Fee Related JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752617B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| FR2668145B1 (fr) * | 1990-10-17 | 1993-01-22 | Ceramiques Composites | Corps fritte en carbure de silicium notamment pour garniture mecanique et garniture comportant un tel corps fritte. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
-
1987
- 1987-03-10 JP JP62055717A patent/JP2752617B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子材料 １９８５年６月号 Ｖｏｌ２４．Ｎｏ６．ｐ８６−９１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221680A (ja) | 1988-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |