JPS63221680A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63221680A JPS63221680A JP62055717A JP5571787A JPS63221680A JP S63221680 A JPS63221680 A JP S63221680A JP 62055717 A JP62055717 A JP 62055717A JP 5571787 A JP5571787 A JP 5571787A JP S63221680 A JPS63221680 A JP S63221680A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は博喚トランジスタの製造方法に闇し、特に、配
線交叉部の層間短絡の低減に関する。
線交叉部の層間短絡の低減に関する。
従来の製造方法にぶる＃弾トランジスタの＋Ｓ造を第７
１３４にンドす。第７図の（ａｊμ平面図％（ｂｌ汀（
−のＢ−Ｂ’ｉ’面図、 （ｃ）ｉ”Ｊ、 （ａ）のｃ
−ｃ’部部面面図ある。この傅幌トランジスタは、まず
、絶オペ基似１上にゲート直他２をフォトリソグラフィ
に工りパターン形成する。その僕、ゲート杷鰍層３．半
棉体層４％オーミックコンタクト虐５全パターン形成し
、ドレイン電惟１１及びソース寛他１２をパターン形成
する。
１３４にンドす。第７図の（ａｊμ平面図％（ｂｌ汀（
−のＢ−Ｂ’ｉ’面図、 （ｃ）ｉ”Ｊ、 （ａ）のｃ
−ｃ’部部面面図ある。この傅幌トランジスタは、まず
、絶オペ基似１上にゲート直他２をフォトリソグラフィ
に工りパターン形成する。その僕、ゲート杷鰍層３．半
棉体層４％オーミックコンタクト虐５全パターン形成し
、ドレイン電惟１１及びソース寛他１２をパターン形成
する。
上述した使釆の製造方法では、ゲート電像２のフォトリ
ソグラフイエ＆Ｓを通った後、ゲート絶縁１ψ３の形ｂ
５ｔｋ行なっている。この場合、フォトリソグラフィ工
程にてゲート電、臨２の表向にゴミ等が付層する口ｊ注
が向い。ゲート′亀惟２土のゲート電像２とドレイン電
惟１１が交叉する部分１３にゴミが付腐した場合、ゲー
ト電惟２とドレイン電極１１間にゲート絶縁）ＶＩ３か
あっても、ゲート電極２とドレイン電畝１１との間の短
絡が起こる確率が非常に筒い。
ソグラフイエ＆Ｓを通った後、ゲート絶縁１ψ３の形ｂ
５ｔｋ行なっている。この場合、フォトリソグラフィ工
程にてゲート電、臨２の表向にゴミ等が付層する口ｊ注
が向い。ゲート′亀惟２土のゲート電像２とドレイン電
惟１１が交叉する部分１３にゴミが付腐した場合、ゲー
ト電惟２とドレイン電極１１間にゲート絶縁）ＶＩ３か
あっても、ゲート電極２とドレイン電畝１１との間の短
絡が起こる確率が非常に筒い。
＃膜）ランジスタを部用した液晶表示装置でに、数イン
チ角に畝十万個の薄膜トランジスタを形成し１表示画面
を＋Ｊ４成している。ゲート電体２とドレイン電ａｌｌ
との交叉部１３も薄膜トランジスタ素子と同数存在し、
このうちの１ケ所でも短絡が発生すると画面上ライン欠
陥として現われ％液晶表示装置自体が不良となってしま
う。
チ角に畝十万個の薄膜トランジスタを形成し１表示画面
を＋Ｊ４成している。ゲート電体２とドレイン電ａｌｌ
との交叉部１３も薄膜トランジスタ素子と同数存在し、
このうちの１ケ所でも短絡が発生すると画面上ライン欠
陥として現われ％液晶表示装置自体が不良となってしま
う。
本発明の薄膜トランジスタの製造方法でａ、ゲート宝物
パターン形成前にゲート絶縁層、半纏体層、オーミック
コンタクト層の積層を行ない、その後、フォトリングラ
フイエ＠金行なうことで。
パターン形成前にゲート絶縁層、半纏体層、オーミック
コンタクト層の積層を行ない、その後、フォトリングラ
フイエ＠金行なうことで。
ゲート・ドレイン間へゴミの浸入を防いでいる。
次に１本発明について口面を参照して説明する。
第１図〜第５図に本発明の実施例を示す。各国の（ａ）
に平面図、（ｂ）及び（ｅ）は（ａ）で示された平面図
に対応する断面図である。
に平面図、（ｂ）及び（ｅ）は（ａ）で示された平面図
に対応する断面図である。
まず、Ｎ！３酸基酸基上１上−ト電極２としてＣ１ｔス
パツタでｂｒｔ、 ｋ）し、続けて、プラズマＣＶＤ装
置〜：にて、ゲート杷１盾３としてＳｉＮ工幌、半導体
層４としてアモルファス５ｔ（ａ−８ｔ）ｄａ オ−ミ
ックコンタクト層５としてｎａ−８ｉ＄ｉ殖層する。こ
の債、第１図に示す６Ｒにｈ ｎ ａ−８ｔ膜かＧ）
Ｃｒ暎まで、フォトリングラフィにエリゲートパターン
６に一括してパターン形成する。
パツタでｂｒｔ、 ｋ）し、続けて、プラズマＣＶＤ装
置〜：にて、ゲート杷１盾３としてＳｉＮ工幌、半導体
層４としてアモルファス５ｔ（ａ−８ｔ）ｄａ オ−ミ
ックコンタクト層５としてｎａ−８ｉ＄ｉ殖層する。こ
の債、第１図に示す６Ｒにｈ ｎ ａ−８ｔ膜かＧ）
Ｃｒ暎まで、フォトリングラフィにエリゲートパターン
６に一括してパターン形成する。
次に第２図、第３図に示すａに、オーばツクコンタクト
層５と半纏体層４會アイランドパターン８によりパター
ン形成し、アイランド９を作る。
層５と半纏体層４會アイランドパターン８によりパター
ン形成し、アイランド９を作る。
次に第４図に示す様に絶縁基数全面にプラズマＣＶＤに
工９杷坤Ｗｔ １０としてＳｉＮｘ暎を積層し。
工９杷坤Ｗｔ １０としてＳｉＮｘ暎を積層し。
その後、プラズマエツチングにエリオーミックコンタク
ト＃５の表向が斜出するまでエッチバックを行なう。こ
れＶＣ工９．ゲート′屯慢２に端部が絶縁層ｌＯでおお
われる。この工程に、十州化技術として一般市な技術で
める。
ト＃５の表向が斜出するまでエッチバックを行なう。こ
れＶＣ工９．ゲート′屯慢２に端部が絶縁層ｌＯでおお
われる。この工程に、十州化技術として一般市な技術で
める。
次に、第５凶に示す工うに、ドレイン゛＃ｌＬ惟１１及
びソース電極１２全形成し、チャンネル上部のオーミッ
クコンタクト層を除去し薄膜トランジスタが完成する。
びソース電極１２全形成し、チャンネル上部のオーミッ
クコンタクト層を除去し薄膜トランジスタが完成する。
第６図は不発明の他の実施例勿示す図である。
１゛・４に下す株に、ゲート電体２とドレイン電極１１
との交叉部１３にもアイランド９と同様に半導体層４、
オーミックコンタクト層５を残し７’Ｃ構造としている
。この構造でに、エッチバッグＱ、ドレイン’Ｊ、慣１
１の下部のゲー）ｅ縁１雇３がエツチングさ２”する危
険性がなく、ニジ確実にゲート２体２とドレイン電シ１
１間の′−気的杷酎耐保たれる。
との交叉部１３にもアイランド９と同様に半導体層４、
オーミックコンタクト層５を残し７’Ｃ構造としている
。この構造でに、エッチバッグＱ、ドレイン’Ｊ、慣１
１の下部のゲー）ｅ縁１雇３がエツチングさ２”する危
険性がなく、ニジ確実にゲート２体２とドレイン電シ１
１間の′−気的杷酎耐保たれる。
以上説明したようＶＣ１本発明の＃膜トランジスタの製
造方法でに、ゲート金属、ゲートＩ：ヒ縁層１半専体層
、及びオーミヅクコンタク）／ｉｌｌまで連続的に成睨
を行ない、ゲート電像のフォトリソグラフィ工程が間に
入らない為、ゴミの・侵入する厄威注が者しく少なくな
り、主情間の短ｔ６がなくなる。
造方法でに、ゲート金属、ゲートＩ：ヒ縁層１半専体層
、及びオーミヅクコンタク）／ｉｌｌまで連続的に成睨
を行ない、ゲート電像のフォトリソグラフィ工程が間に
入らない為、ゴミの・侵入する厄威注が者しく少なくな
り、主情間の短ｔ６がなくなる。
第１図〜１５ｇ５図は本発明の実施例を示す図であり、
第１〜４図（ａ）は平面図、第１〜４０（ｂ）は第１〜
４図（ａ）のＡ−Ａ’での断面＋”＋ｓ ８５１ｍ（ａ
）ｒｒ平面図、第５図（ｂ）に同図（ａ）のＢ −８’
での断面図、第５１Ｚ（ｃ）［１司ｍ （ａ）のＣ−ｄ
′でのｒ！Ｊｒ面■である。第６囚に本発明の他の実施
例金示す図であり、同図（ａ）に平面図、同面（ｂ）框
同図（ａ）のＢ −ｔ３’ での断面図である。第７図
ば、従来例を示す図であり％同図（ａ）は平面囚、同図
（ｂ）お工び（ｃ）ＩＩ’１同図（ａ）のＢ−８’お工
びｃ−ｃ’での断面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート％＠、
３・−・・−ゲート絶縁層、４・・・・・・半導体Ｊｍ
、５・・・・・・オーミックコンタクト層、６・・・・
・・ゲー°ドパターン、７・・・・・・レジスト、８・
・・・・・アイランドパターン、９・・・・・・アイラ
ンド、１０・・・・・・絶縁層、１１・・・・・・ドレ
イン電極。 １２・・・・・・ソース′〔凱 １３・・・・・・ゲー
ト・ドレイン交叉部。
第１〜４図（ａ）は平面図、第１〜４０（ｂ）は第１〜
４図（ａ）のＡ−Ａ’での断面＋”＋ｓ ８５１ｍ（ａ
）ｒｒ平面図、第５図（ｂ）に同図（ａ）のＢ −８’
での断面図、第５１Ｚ（ｃ）［１司ｍ （ａ）のＣ−ｄ
′でのｒ！Ｊｒ面■である。第６囚に本発明の他の実施
例金示す図であり、同図（ａ）に平面図、同面（ｂ）框
同図（ａ）のＢ −ｔ３’ での断面図である。第７図
ば、従来例を示す図であり％同図（ａ）は平面囚、同図
（ｂ）お工び（ｃ）ＩＩ’１同図（ａ）のＢ−８’お工
びｃ−ｃ’での断面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート％＠、
３・−・・−ゲート絶縁層、４・・・・・・半導体Ｊｍ
、５・・・・・・オーミックコンタクト層、６・・・・
・・ゲー°ドパターン、７・・・・・・レジスト、８・
・・・・・アイランドパターン、９・・・・・・アイラ
ンド、１０・・・・・・絶縁層、１１・・・・・・ドレ
イン電極。 １２・・・・・・ソース′〔凱 １３・・・・・・ゲー
ト・ドレイン交叉部。
Claims (1)
- 絶縁基板上にゲート電極、ゲート絶縁層、半導体層、オ
ーミックコンタクト層を順次形成した後、該オーミック
コンタクト層から前記ゲート金属までゲートパターンに
て一括パターニング形成し、前記オーミックコンタクト
層と前記半導体層のみをトランジスタ部でのみ残るよう
にパターン形成し、その後絶縁層を全面に形成し、コン
タクト層表面が露出するまで該絶縁層を一様にエッチン
グ除去し、ドレイン電極及びソース電極及びチャネルの
形成を行なうことを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055717A JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055717A JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221680A true JPS63221680A (ja) | 1988-09-14 |
| JP2752617B2 JP2752617B2 (ja) | 1998-05-18 |
Family
ID=13006623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055717A Expired - Fee Related JP2752617B2 (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752617B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| US5610110A (en) * | 1990-10-17 | 1997-03-11 | Ceramiques & Composites S.A. | Sintered SiC shaped articles and mechanical packings comprised thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
-
1987
- 1987-03-10 JP JP62055717A patent/JP2752617B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| US5610110A (en) * | 1990-10-17 | 1997-03-11 | Ceramiques & Composites S.A. | Sintered SiC shaped articles and mechanical packings comprised thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752617B2 (ja) | 1998-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |