JP2000231184A - アレイ基板とその製造方法 - Google Patents
アレイ基板とその製造方法Info
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- JP2000231184A JP2000231184A JP3414499A JP3414499A JP2000231184A JP 2000231184 A JP2000231184 A JP 2000231184A JP 3414499 A JP3414499 A JP 3414499A JP 3414499 A JP3414499 A JP 3414499A JP 2000231184 A JP2000231184 A JP 2000231184A
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Abstract
(57)【要約】
【課題】 表示品位の優れた表示装置を構成できるアレ
イ基板を提供する。 【解決手段】 デバイス領域40を複数の分割露光領域40
a ，40b に分割し、分割された分割露光領域40a ，40b
毎に所定のパターンによって分割露光する。隣り合う分
割露光領域40a ，40b 間の境界線41のデバイス領域40外
への延長部41a の両側に、ずれ量判別用のマーク43を設
ける。分割露光領域40a ，40b 間の位置精度を評価し、
工程での管理を容易する。表示品位の優れた表示装置を
構成できるアレイ基板11を形成する。
イ基板を提供する。 【解決手段】 デバイス領域40を複数の分割露光領域40
a ，40b に分割し、分割された分割露光領域40a ，40b
毎に所定のパターンによって分割露光する。隣り合う分
割露光領域40a ，40b 間の境界線41のデバイス領域40外
への延長部41a の両側に、ずれ量判別用のマーク43を設
ける。分割露光領域40a ，40b 間の位置精度を評価し、
工程での管理を容易する。表示品位の優れた表示装置を
構成できるアレイ基板11を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、分割露光して形成
するアレイ基板とその製造方法に関する。
するアレイ基板とその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、薄型、軽量、低消費電
力という大きな利点を生かして、パーソナルコンピュー
タ等の表示装置に広く利用されている。特に、各画素毎
にスイッチング素子である薄膜トランジスタ（Thin Fil
m Transistor）を有するアクティブマトリクス型の液晶
表示装置は、高精細、高画質な表示が可能である。
力という大きな利点を生かして、パーソナルコンピュー
タ等の表示装置に広く利用されている。特に、各画素毎
にスイッチング素子である薄膜トランジスタ（Thin Fil
m Transistor）を有するアクティブマトリクス型の液晶
表示装置は、高精細、高画質な表示が可能である。
【０００３】このアクティブマトリクス型の液晶表示装
置は、絶縁性の透明な基板上に、画素電極をマトリクス
状に配置し、各画素電極と電気的に接続した薄膜トラン
ジスタを通電させるために、絶縁膜を介して互いに直交
する複数本の走査線および信号線を備えたアレイ基板
と、絶縁性の透明な基板上に透明導電膜を形成した対向
基板とを有している。そして、これらアレイ基板と対向
基板とで液晶層を挟持して構成される。
置は、絶縁性の透明な基板上に、画素電極をマトリクス
状に配置し、各画素電極と電気的に接続した薄膜トラン
ジスタを通電させるために、絶縁膜を介して互いに直交
する複数本の走査線および信号線を備えたアレイ基板
と、絶縁性の透明な基板上に透明導電膜を形成した対向
基板とを有している。そして、これらアレイ基板と対向
基板とで液晶層を挟持して構成される。
【０００４】このようにアレイ基板は、多数の画素電
極、薄膜トランジスタ、複数本の走査線および信号線な
どを有しているが、これらは、基板上にて、薄膜の成膜
工程、フォトレジストパターンを形成するための露光工
程、薄膜の不要部分を除去するエッチング工程などを繰
り返すことにより形成される。すなわち、導体や半導体
による所望の電気回路を絶縁膜を介して多層に形成する
ことにより得られる。
極、薄膜トランジスタ、複数本の走査線および信号線な
どを有しているが、これらは、基板上にて、薄膜の成膜
工程、フォトレジストパターンを形成するための露光工
程、薄膜の不要部分を除去するエッチング工程などを繰
り返すことにより形成される。すなわち、導体や半導体
による所望の電気回路を絶縁膜を介して多層に形成する
ことにより得られる。
【０００５】近年、表示装置の大画面化に伴い、アレイ
基板の製造装置にも大画面に対応するものが要求されて
いる。ただし、フォトレジストパターンの露光について
は、露光対象部分を複数の領域に別けて露光処理する分
割露光によって大画面に対応することが可能なため、従
来の装置を使用できる。
基板の製造装置にも大画面に対応するものが要求されて
いる。ただし、フォトレジストパターンの露光について
は、露光対象部分を複数の領域に別けて露光処理する分
割露光によって大画面に対応することが可能なため、従
来の装置を使用できる。
【０００６】しかし、分割露光をする場合には、露光の
各ショットとなる分割露光領域間に位置ずれがあると、
ショットむらによる輝度むらが生じる。
各ショットとなる分割露光領域間に位置ずれがあると、
ショットむらによる輝度むらが生じる。
【０００７】
【発明が解決しようとする課題】このように、分割露光
により形成した、高精細で全容量が小さいアレイ基板を
用いたアクティブマトリクス型の液晶表示装置では、分
割露光による各ショット間の位置の微妙なずれによりシ
ョットむらによる輝度むらが生じ、表示品位に問題を有
している。
により形成した、高精細で全容量が小さいアレイ基板を
用いたアクティブマトリクス型の液晶表示装置では、分
割露光による各ショット間の位置の微妙なずれによりシ
ョットむらによる輝度むらが生じ、表示品位に問題を有
している。
【０００８】本発明は、上記問題点に鑑みなされたもの
で、分割露光によりフォトレジストパターンを形成する
際に、評価および工程管理が容易となり、表示品位の優
れた表示装置を構成できるアレイ基板とその製造方法を
提供することを目的とする。
で、分割露光によりフォトレジストパターンを形成する
際に、評価および工程管理が容易となり、表示品位の優
れた表示装置を構成できるアレイ基板とその製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、隣り合う分割
露光領域間の境界線のデバイス領域外に、これら分割露
光領域間のずれを判別するマークを形成し、このマーク
に基づき分割領域毎の所定のパターンのずれを判別する
ものである。
露光領域間の境界線のデバイス領域外に、これら分割露
光領域間のずれを判別するマークを形成し、このマーク
に基づき分割領域毎の所定のパターンのずれを判別する
ものである。
【００１０】そして、デバイス領域を複数の領域に分割
し、これら分割された領域毎に所定のパターンによって
分割露光の際に、隣り合う分割露光領域間の境界線のデ
バイス領域外にずれを判別するマークを設けたことによ
り、デバイス領域に悪影響を与えることなく、分割露光
領域間のずれを判別する。
し、これら分割された領域毎に所定のパターンによって
分割露光の際に、隣り合う分割露光領域間の境界線のデ
バイス領域外にずれを判別するマークを設けたことによ
り、デバイス領域に悪影響を与えることなく、分割露光
領域間のずれを判別する。
【００１１】また、マークは、分割露光領域間にずれが
ない場合に、複数のマーク部のうち少なくとも１つのマ
ーク部の位置が互いに一致し、他のマーク部は一致状態
からずれるように形成され、マーク部の一致にしたがい
ずれを判別するものである。
ない場合に、複数のマーク部のうち少なくとも１つのマ
ーク部の位置が互いに一致し、他のマーク部は一致状態
からずれるように形成され、マーク部の一致にしたがい
ずれを判別するものである。
【００１２】そして、分割露光領域間にずれがない場合
に複数のマーク部のうち少なくとも１つのマーク部が互
いに一致し、他のマーク部は一致状態からずれるように
形成したことにより、分割露光領域のずれを容易に確認
可能である。
に複数のマーク部のうち少なくとも１つのマーク部が互
いに一致し、他のマーク部は一致状態からずれるように
形成したことにより、分割露光領域のずれを容易に確認
可能である。
【００１３】さらに、分割露光領域間にずれがない場合
に一致状態からずれるように形成されたマーク部は、分
割露光領域間のずれ量に対応するものである。
に一致状態からずれるように形成されたマーク部は、分
割露光領域間のずれ量に対応するものである。
【００１４】そして、分割露光領域間のずれ量に対応し
てマーク部が形成されているため、ずれ量を容易に確認
可能である。
てマーク部が形成されているため、ずれ量を容易に確認
可能である。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００１６】図９に示すように、アレイ基板11は、ガラ
ス製の透明絶縁基板12上に、それぞれ配線幅１０μｍの
アルミニウム合金製のゲート電極を兼ねた６００本の走
査線13j （ｊ＝１，２，…，６００）と補助容量線14ｊ
（ｊ＝１，２，…，６００）とが交互に平行に配設され
ている。
ス製の透明絶縁基板12上に、それぞれ配線幅１０μｍの
アルミニウム合金製のゲート電極を兼ねた６００本の走
査線13j （ｊ＝１，２，…，６００）と補助容量線14ｊ
（ｊ＝１，２，…，６００）とが交互に平行に配設され
ている。
【００１７】また、これら走査線13j および補助容量線
14j 上には酸化シリコン（ＳｉＯ2）の絶縁膜16が形成
され、この絶縁膜16を介した走査線13j 上に非晶質シリ
コン（ａ−Ｓｉ：Ｈ）の半導体膜17が配置され、この半
導体膜17に走査線13j 上に自己整合されたチャネル保護
膜18が形成されている。一方、絶縁膜16上にはマトリク
ス状にＩＴＯ（Indium Tin Oxide）の画素電極19が形成
されている。さらに、半導体膜17の一方の上にはｎ+ 型
非晶質シリコン薄膜のオーミックコンタクト膜21を介し
てドレイン電極22が形成され、このドレイン電極22は走
査線13j と直交する配線幅５μｍのモリブデン（Ｍｏ）
とアルミニウム（Ａｌ）との積層体の８００×３本の信
号線23i （ｉ＝１，２，…，２４００）と一体的に形成
されている。さらに、半導体膜17の他方の上にはｎ+ 型
非晶質シリコン薄膜のオーミックコンタクト膜21を介し
てソース電極25が形成され、このソース電極25は画素電
極19に電気的に接続されており、これらで各画素電極19
に対応し、走査線13j および信号線23i と直交する位置
にスイッチング素子となる薄膜トランジスタ（ThinFilm
Transistor）26が形成されている。
14j 上には酸化シリコン（ＳｉＯ2）の絶縁膜16が形成
され、この絶縁膜16を介した走査線13j 上に非晶質シリ
コン（ａ−Ｓｉ：Ｈ）の半導体膜17が配置され、この半
導体膜17に走査線13j 上に自己整合されたチャネル保護
膜18が形成されている。一方、絶縁膜16上にはマトリク
ス状にＩＴＯ（Indium Tin Oxide）の画素電極19が形成
されている。さらに、半導体膜17の一方の上にはｎ+ 型
非晶質シリコン薄膜のオーミックコンタクト膜21を介し
てドレイン電極22が形成され、このドレイン電極22は走
査線13j と直交する配線幅５μｍのモリブデン（Ｍｏ）
とアルミニウム（Ａｌ）との積層体の８００×３本の信
号線23i （ｉ＝１，２，…，２４００）と一体的に形成
されている。さらに、半導体膜17の他方の上にはｎ+ 型
非晶質シリコン薄膜のオーミックコンタクト膜21を介し
てソース電極25が形成され、このソース電極25は画素電
極19に電気的に接続されており、これらで各画素電極19
に対応し、走査線13j および信号線23i と直交する位置
にスイッチング素子となる薄膜トランジスタ（ThinFilm
Transistor）26が形成されている。
【００１８】なお、画素電極19と補助容量線14j との間
で補助容量が形成される。
で補助容量が形成される。
【００１９】そして、このアレイ基板11は、図５ないし
図９に示す工程により順次形成される。
図９に示す工程により順次形成される。
【００２０】まず、大判のガラスの透明絶縁基板12上の
全面に、スパッタによってアルミニウム合金膜を堆積
し、レジストの塗布、露光、現像、パターンニングして
図５に示すように６００本の走査線13j および補助容量
線14j を同時に形成する。
全面に、スパッタによってアルミニウム合金膜を堆積
し、レジストの塗布、露光、現像、パターンニングして
図５に示すように６００本の走査線13j および補助容量
線14j を同時に形成する。
【００２１】次に、シリコン酸化膜の絶縁膜16、非晶質
シリコン薄膜31、シリコン窒化膜32を大気に曝すことな
く連続して堆積する。この後、走査線13j をマスクとし
て透明絶縁基板12の裏面から露光することにより、シリ
コン窒化膜32をパターンニングし、図６に示す走査線13
j に自己整合されたチャネル保護膜18を形成する。
シリコン薄膜31、シリコン窒化膜32を大気に曝すことな
く連続して堆積する。この後、走査線13j をマスクとし
て透明絶縁基板12の裏面から露光することにより、シリ
コン窒化膜32をパターンニングし、図６に示す走査線13
j に自己整合されたチャネル保護膜18を形成する。
【００２２】次に、ｎ+ 型非晶質シリコンを堆積し、非
晶質シリコン薄膜31とともに、図７で示すように島状に
パターンニングし、半導体膜17および島状のｎ+ 型非晶
質シリコン薄膜33を形成する。
晶質シリコン薄膜31とともに、図７で示すように島状に
パターンニングし、半導体膜17および島状のｎ+ 型非晶
質シリコン薄膜33を形成する。
【００２３】この後、ＩＴＯ膜を堆積し、パターンニン
グして、図８に示す画素電極19を形成する。
グして、図８に示す画素電極19を形成する。
【００２４】さらに、モリブデンとアルミニウムとを連
続してスパッタにより堆積し、パターンニングして、図
９に示すように、信号線23i およびドレイン電極22を形
成するとともに、画素電極19に接続されたソース電極25
を形成し、同時に、島状のｎ+ 型非晶質シリコン薄膜33
をパターンニングしてオーミックコンタクト膜21，24を
それぞれ形成する。
続してスパッタにより堆積し、パターンニングして、図
９に示すように、信号線23i およびドレイン電極22を形
成するとともに、画素電極19に接続されたソース電極25
を形成し、同時に、島状のｎ+ 型非晶質シリコン薄膜33
をパターンニングしてオーミックコンタクト膜21，24を
それぞれ形成する。
【００２５】このように、アレイ基板11を構成するに際
には、透明絶縁基板12上にて、薄膜の成膜工程、フォト
レジストパターンを形成するための露光工程、薄膜の不
要部分を除去するエッチング工程などを繰り返す。これ
らの繰り返しにより、導体や半導体による薄膜トランジ
スタ26などの所望の電気回路を、絶縁膜16などを介して
多層に形成したデバイス領域を有するアレイ基板11が形
成される。
には、透明絶縁基板12上にて、薄膜の成膜工程、フォト
レジストパターンを形成するための露光工程、薄膜の不
要部分を除去するエッチング工程などを繰り返す。これ
らの繰り返しにより、導体や半導体による薄膜トランジ
スタ26などの所望の電気回路を、絶縁膜16などを介して
多層に形成したデバイス領域を有するアレイ基板11が形
成される。
【００２６】ここで、上述した露光工程では、大画面化
に対応して、デバイス領域を複数に分割して各領域毎に
露光する、いわゆる分割露光されている。図１はこの分
割露光を示しており、大判の透明絶縁基板12上に、複数
取り用のデバイス領域40が設定されている。このデバイ
ス領域40は分割露光のために、複数の領域に分割されて
いる。
に対応して、デバイス領域を複数に分割して各領域毎に
露光する、いわゆる分割露光されている。図１はこの分
割露光を示しており、大判の透明絶縁基板12上に、複数
取り用のデバイス領域40が設定されている。このデバイ
ス領域40は分割露光のために、複数の領域に分割されて
いる。
【００２７】そして、隣り合う分割露光領域40a ，40b
間には境界線41があり、この境界線41は、デバイス領域
40外への延長部41a とともに、仮想線である。
間には境界線41があり、この境界線41は、デバイス領域
40外への延長部41a とともに、仮想線である。
【００２８】また、各分割露光領域40a ，40b に所定の
パターンを露光する際、境界線41のデバイス領域40外へ
の延長部41a の両側に、これら分割露光領域40a ，40b
間の、横方向のずれ量を判別するためのマーク43を形成
している。
パターンを露光する際、境界線41のデバイス領域40外へ
の延長部41a の両側に、これら分割露光領域40a ，40b
間の、横方向のずれ量を判別するためのマーク43を形成
している。
【００２９】このマーク43は、たとえば図２で示すよう
に、それぞれ境界線41の延長部41aに沿って配置された
複数のマーク部43a1，43a2，…，43a5およびマーク部43
b1，43b2，…，43b5を有している。そして、これら複数
のマーク部43a1，43a2，…，43a5およびマーク部43b1，
43b2，…，43b5は、対応する分割露光領域40a ，40b間
にずれがない場合、少なくとも１つのマーク部43a3，43
b3が互いに一致し、他のマーク部43a1，43a2，43a4，43
a5およびマーク部43b1，43b2，43b4，43b5は一致状態か
らずれるように設定している。すなわち、マーク部43a
3，43b3間はずれ量「０」、マーク部43a4，43b4間では
ずれ量［０．５］、マーク部43a2，43b2間ではずれ量
［−０．５］、マーク部43a5，43b5間ではずれ量
［１］、マーク部43a1，43b1間ではずれ量［−１］とな
るように各マーク部の位置を設定する。
に、それぞれ境界線41の延長部41aに沿って配置された
複数のマーク部43a1，43a2，…，43a5およびマーク部43
b1，43b2，…，43b5を有している。そして、これら複数
のマーク部43a1，43a2，…，43a5およびマーク部43b1，
43b2，…，43b5は、対応する分割露光領域40a ，40b間
にずれがない場合、少なくとも１つのマーク部43a3，43
b3が互いに一致し、他のマーク部43a1，43a2，43a4，43
a5およびマーク部43b1，43b2，43b4，43b5は一致状態か
らずれるように設定している。すなわち、マーク部43a
3，43b3間はずれ量「０」、マーク部43a4，43b4間では
ずれ量［０．５］、マーク部43a2，43b2間ではずれ量
［−０．５］、マーク部43a5，43b5間ではずれ量
［１］、マーク部43a1，43b1間ではずれ量［−１］とな
るように各マーク部の位置を設定する。
【００３０】このように各マーク部43a1，43a2，…，43
a5，43b1，43b2，…，43b5の位置関係を設定したことに
より、対応する分割露光領域40a ，40b 間のずれ量およ
びずれ方向を判別できる。すなわち、ずれ量を実際に測
定する場合は、マーク40を顕微鏡で捕らえ、上下のマー
ク部43a1，43a2，…，43a5，43b1，43b2，…，43b5が最
も合致しているものを読み取る。たとえばマーク部43a
5，43b5間が最も合致している場合は、分割露光領域40a
が分割露光領域40b に対して左方向に「１」ずれてい
ることを意味する。同様に、マーク部43a4，43b4間が最
も合致している場合は、分割露光領域40a が分割露光領
域40b に対して左方向に「０．５」ずれていることを意
味する。また、マーク部43a2，43b2間が最も合致してい
る場合は、分割露光領域40a が分割露光領域40b に対し
て右方向に「０．５」ずれていることを意味し、さら
に、マーク部43a1，43b1間が最も合致している場合は、
分割露光領域40a が分割露光領域40b に対して右方向に
「１」ずれていることを意味する。
a5，43b1，43b2，…，43b5の位置関係を設定したことに
より、対応する分割露光領域40a ，40b 間のずれ量およ
びずれ方向を判別できる。すなわち、ずれ量を実際に測
定する場合は、マーク40を顕微鏡で捕らえ、上下のマー
ク部43a1，43a2，…，43a5，43b1，43b2，…，43b5が最
も合致しているものを読み取る。たとえばマーク部43a
5，43b5間が最も合致している場合は、分割露光領域40a
が分割露光領域40b に対して左方向に「１」ずれてい
ることを意味する。同様に、マーク部43a4，43b4間が最
も合致している場合は、分割露光領域40a が分割露光領
域40b に対して左方向に「０．５」ずれていることを意
味する。また、マーク部43a2，43b2間が最も合致してい
る場合は、分割露光領域40a が分割露光領域40b に対し
て右方向に「０．５」ずれていることを意味し、さら
に、マーク部43a1，43b1間が最も合致している場合は、
分割露光領域40a が分割露光領域40b に対して右方向に
「１」ずれていることを意味する。
【００３１】なお、マーク43は１回の露光に対するもの
であるが、前述したように、アレイ基板11を構成するた
めには露光工程が数回繰り返し行なわれる。そこで、同
じ分割露光領域40a ，40b に対して露光する毎に、マー
ク43を形成しておけば、各露光工程における分割露光領
域間の位置精度を知ることができる。たとえば、図３で
示すように、露光する毎に、その分割露光領域40a ，40
b 間に対応する境界線41の延長部41a に沿ってずれ量判
定用のマーク43を順次形成しておく。
であるが、前述したように、アレイ基板11を構成するた
めには露光工程が数回繰り返し行なわれる。そこで、同
じ分割露光領域40a ，40b に対して露光する毎に、マー
ク43を形成しておけば、各露光工程における分割露光領
域間の位置精度を知ることができる。たとえば、図３で
示すように、露光する毎に、その分割露光領域40a ，40
b 間に対応する境界線41の延長部41a に沿ってずれ量判
定用のマーク43を順次形成しておく。
【００３２】このように、露光毎にずれ量判定用のマー
ク43を順次形成しておけば、対応する分割露光領域40a
，40b 間の位置精度を、各露光工程毎に把握できる。
ク43を順次形成しておけば、対応する分割露光領域40a
，40b 間の位置精度を、各露光工程毎に把握できる。
【００３３】
【発明の効果】本発明によれば、デバイス領域を複数に
分割して露光する際、隣り合う分割露光領域の境界線の
デバイス領域外に、これら分割露光領域のずれを判定す
るためのマークを形成したので、位置精度の評価および
工程での管理が容易となり、表示品位を向上できる。
分割して露光する際、隣り合う分割露光領域の境界線の
デバイス領域外に、これら分割露光領域のずれを判定す
るためのマークを形成したので、位置精度の評価および
工程での管理が容易となり、表示品位を向上できる。
【図１】本発明のアレイ基板の一実施の形態を分割露光
する場合について示す平面図である。
する場合について示す平面図である。
【図２】同上マークを示す平面図である。
【図３】図２で示したマークを露光毎に形成した場合を
示す平面図である。
示す平面図である。
【図４】一般的なアレイ基板の構成を示す平面図であ
る。
る。
【図５】図４のＡ−Ａ断面部分の一製造工程を示す断面
図である。
図である。
【図６】図５の次の製造工程を示す断面図である。
【図７】図６の次の製造工程を示す断面図である。
【図８】図７の次の製造工程を示す断面図である。
【図９】図８の次の製造工程を示す断面図である。
11 アレイ基板 40 デバイス領域 40a ，40b 分割露光領域 41 境界線 43 マーク 43a1，43a2，…，43a5，43b1，43b2，…，43b5 マー
ク部
ク部
Claims (6)
- 【請求項１】 デバイス領域を複数に分割した分割領域
毎に所定のパターンを露光する分割露光により形成さ
れ、隣り合う分割露光領域間の境界線のデバイス領域外
に、これらのずれを判別するマークを有することを特徴
とするアレイ基板。 - 【請求項２】 マークは、各分割露光領域間に境界線を
延長した部分に沿って配置され、前記分割露光領域間に
ずれがない場合に複数のマーク部のうち少なくとも１つ
のマーク部が互いに一致し、他のマーク部は一致状態か
らずれるように形成した複数のマーク部であることを特
徴とする請求項１記載のアレイ基板。 - 【請求項３】 分割露光領域間にずれがない場合に一致
状態からずれるように形成されたマーク部は、分割露光
領域間のずれ量に対応して設けられたことを特徴とする
請求項２記載のアレイ基板。 - 【請求項４】 隣り合う分割露光領域間の境界線のデバ
イス領域外に、これら分割露光領域間のずれを判別する
マークを形成し、 このマークに基づき分割領域毎の所定のパターンのずれ
を判別することを特徴とするアレイ基板の製造方法。 - 【請求項５】 マークは、分割露光領域間にずれがない
場合に、複数のマーク部のうち少なくとも１つのマーク
部の位置が互いに一致し、他のマーク部は一致状態から
ずれるように形成され、 マーク部の一致にしたがいずれを判別することを特徴と
する請求項４記載のアレイ基板の製造方法。 - 【請求項６】 分割露光領域間にずれがない場合に一致
状態からずれるように形成されたマーク部は、分割露光
領域間のずれ量に対応することを特徴とする請求項５記
載のアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414499A JP2000231184A (ja) | 1999-02-12 | 1999-02-12 | アレイ基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414499A JP2000231184A (ja) | 1999-02-12 | 1999-02-12 | アレイ基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231184A true JP2000231184A (ja) | 2000-08-22 |
Family
ID=12406022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3414499A Pending JP2000231184A (ja) | 1999-02-12 | 1999-02-12 | アレイ基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000231184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251977A (ja) * | 2004-03-04 | 2005-09-15 | Victor Co Of Japan Ltd | フォトレジスト画素電極パターンの形成方法 |
| WO2007113941A1 (ja) * | 2006-04-05 | 2007-10-11 | Sharp Kabushiki Kaisha | 表示パネル用の基板、この基板を備える表示パネル、表示パネル用の基板の製造方法および表示パネルの製造方法 |
| JP2013178535A (ja) * | 2006-02-16 | 2013-09-09 | Nikon Corp | マスク及びマスクの製造方法 |
-
1999
- 1999-02-12 JP JP3414499A patent/JP2000231184A/ja active Pending
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|---|---|---|---|---|
| JP2005251977A (ja) * | 2004-03-04 | 2005-09-15 | Victor Co Of Japan Ltd | フォトレジスト画素電極パターンの形成方法 |
| JP4506209B2 (ja) * | 2004-03-04 | 2010-07-21 | 日本ビクター株式会社 | フォトレジストパターンの形成方法 |
| JP2013178535A (ja) * | 2006-02-16 | 2013-09-09 | Nikon Corp | マスク及びマスクの製造方法 |
| WO2007113941A1 (ja) * | 2006-04-05 | 2007-10-11 | Sharp Kabushiki Kaisha | 表示パネル用の基板、この基板を備える表示パネル、表示パネル用の基板の製造方法および表示パネルの製造方法 |
| US8553195B2 (en) | 2006-04-05 | 2013-10-08 | Sharp Kabushiki Kaisha | Substrate for a display panel, a display panel having the substrate, a method of producing the substrate, and a method of producing the display panel |
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