JPH0756193A - 薄膜トランジスタマトリクス基板の製造方法 - Google Patents
薄膜トランジスタマトリクス基板の製造方法Info
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- JPH0756193A JPH0756193A JP20597693A JP20597693A JPH0756193A JP H0756193 A JPH0756193 A JP H0756193A JP 20597693 A JP20597693 A JP 20597693A JP 20597693 A JP20597693 A JP 20597693A JP H0756193 A JPH0756193 A JP H0756193A
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Abstract
(57)【要約】
【目的】 液晶表示装置等に用いる薄膜トランジスタマ
トリクス基板の製造方法に関し、ストレージキャパシタ
電極と画素電極間の短絡による点欠陥を低減することを
目的とする。 【構成】 ガラス基板１の上に、ゲート電極２、ソース
電極９、ドレイン電極１０、画素電極１４、およびゲー
ト電極２に接続されるゲートバスライン１６、ドレイン
電極１０に接続されるドレインバスライン１５を有する
薄膜トランジスタマトリクス基板の製造方法において、
この薄膜トランジスタマトリクスのストレージキャパシ
タ電極３の上の、それまでの工程によって不純物を含
み、あるいはピンホールを生じている恐れがあるゲート
絶縁膜４の、少なくともその上層を画素電極を形成する
前に除去し、このストレージキャパシタ電極３の上に絶
縁性の優れた新たな保護膜１２を形成した後に画素電極
１４を形成する。
トリクス基板の製造方法に関し、ストレージキャパシタ
電極と画素電極間の短絡による点欠陥を低減することを
目的とする。 【構成】 ガラス基板１の上に、ゲート電極２、ソース
電極９、ドレイン電極１０、画素電極１４、およびゲー
ト電極２に接続されるゲートバスライン１６、ドレイン
電極１０に接続されるドレインバスライン１５を有する
薄膜トランジスタマトリクス基板の製造方法において、
この薄膜トランジスタマトリクスのストレージキャパシ
タ電極３の上の、それまでの工程によって不純物を含
み、あるいはピンホールを生じている恐れがあるゲート
絶縁膜４の、少なくともその上層を画素電極を形成する
前に除去し、このストレージキャパシタ電極３の上に絶
縁性の優れた新たな保護膜１２を形成した後に画素電極
１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ装置
等に用いられる薄膜トランジスタマトリクス基板の製造
方法に関する。近年、液晶ディスプレイ装置が情報処理
装置の表示装置、ＴＶの表示装置等として用いられ、大
面積化、精細化するに伴い、これらの液晶ディスプレイ
装置を歩留り高く製造する方法の開発が要求されてい
る。
等に用いられる薄膜トランジスタマトリクス基板の製造
方法に関する。近年、液晶ディスプレイ装置が情報処理
装置の表示装置、ＴＶの表示装置等として用いられ、大
面積化、精細化するに伴い、これらの液晶ディスプレイ
装置を歩留り高く製造する方法の開発が要求されてい
る。
【０００２】
【従来の技術】図５は、従来の薄膜トランジスタマトリ
クス基板の構成説明図であり、（Ａ）は平面を示し、
（Ｂ）はＸ−Ｘ’線上の断面を示している。この図にお
いて、４１はガラス基板、４２はゲート電極、４３はス
トレージキャパシタ電極、４４はゲート絶縁膜、４５は
半導体膜、４６はチャネル保護膜、４７はソース電極コ
ンタクト層、４８はドレイン電極コンタクト層、４９は
ソース電極、５０はドレイン電極、５１は画素電極、５
２は保護膜、５３はドレインバスライン、５４はゲート
バスライン、５５は薄膜トランジスタである。
クス基板の構成説明図であり、（Ａ）は平面を示し、
（Ｂ）はＸ−Ｘ’線上の断面を示している。この図にお
いて、４１はガラス基板、４２はゲート電極、４３はス
トレージキャパシタ電極、４４はゲート絶縁膜、４５は
半導体膜、４６はチャネル保護膜、４７はソース電極コ
ンタクト層、４８はドレイン電極コンタクト層、４９は
ソース電極、５０はドレイン電極、５１は画素電極、５
２は保護膜、５３はドレインバスライン、５４はゲート
バスライン、５５は薄膜トランジスタである。
【０００３】この構成説明図によって従来の薄膜トラン
ジスタマトリクス基板の１画素の構成を説明する。従来
の薄膜トランジスタマトリクス基板の１画素は、ガラス
基板４１の上に、Ａｌ／Ｔｉからなるゲート電極４２と
ストレージキャパシタ電極４３が形成され、このゲート
電極４２とストレージキャパシタ電極４３の上にＳｉＮ
からなるゲート絶縁膜４４が形成され、このゲート絶縁
膜４４の上にａ−Ｓｉからなる半導体膜４５が形成さ
れ、この半導体膜４５の上にＳｉＮからなるチャネル保
護膜４６が形成され、このチャネル保護膜４６の上に、
ソース電極コンタクト層４７とソース電極４９と、ドレ
イン電極コンタクト層４８とドレイン電極５０が対向し
て形成され、このソース電極４９に接続してＩＴＯから
なる画素電極５１が形成され、ソース電極４９とドレイ
ン電極５０と画素電極５１の一部にＳｉＮからなる保護
膜５２が形成されている。
ジスタマトリクス基板の１画素の構成を説明する。従来
の薄膜トランジスタマトリクス基板の１画素は、ガラス
基板４１の上に、Ａｌ／Ｔｉからなるゲート電極４２と
ストレージキャパシタ電極４３が形成され、このゲート
電極４２とストレージキャパシタ電極４３の上にＳｉＮ
からなるゲート絶縁膜４４が形成され、このゲート絶縁
膜４４の上にａ−Ｓｉからなる半導体膜４５が形成さ
れ、この半導体膜４５の上にＳｉＮからなるチャネル保
護膜４６が形成され、このチャネル保護膜４６の上に、
ソース電極コンタクト層４７とソース電極４９と、ドレ
イン電極コンタクト層４８とドレイン電極５０が対向し
て形成され、このソース電極４９に接続してＩＴＯから
なる画素電極５１が形成され、ソース電極４９とドレイ
ン電極５０と画素電極５１の一部にＳｉＮからなる保護
膜５２が形成されている。
【０００４】なお、半導体膜４５と、ソース電極４９、
ドレイン電極５０、ゲート電極４２によって薄膜トラン
ジスタ５５が構成され、各画素のドレイン電極５０はド
レインバスライン５３によって接続され、ゲート電極４
２はゲートバスライン５４によって接続されている。ま
た、ゲート電極４２とストレージキャパシタ電極４３を
構成するＡｌ／ＴｉのＡｌは低抵抗の導体層を得るため
に用いられ、ＴｉはＡｌを保護するために用いられてい
る。
ドレイン電極５０、ゲート電極４２によって薄膜トラン
ジスタ５５が構成され、各画素のドレイン電極５０はド
レインバスライン５３によって接続され、ゲート電極４
２はゲートバスライン５４によって接続されている。ま
た、ゲート電極４２とストレージキャパシタ電極４３を
構成するＡｌ／ＴｉのＡｌは低抵抗の導体層を得るため
に用いられ、ＴｉはＡｌを保護するために用いられてい
る。
【０００５】図６、図７、図８は、従来の薄膜トランジ
スタマトリクス基板の製造工程説明図であり、（Ａ）〜
（Ｈ）は各工程を示している。この図において、６１は
ガラス基板、６２はＡｌ／Ｔｉ膜、６２1 はゲート電
極、６２2 はストレージキャパシタ電極、６３はＳｉＮ
膜、６４はａ−Ｓｉ膜、６５はＳｉＮ膜、６５1 はチャ
ネル保護膜、６６はフォトレジスト、６６1 はレジスト
膜、６７，７１は露光光、６８は透明基板、６９は遮光
パターン、７０はフォトマスク、７２はｎ+ ａ−Ｓｉ
膜、７２1 はソース電極コンタクト層、７２ 2 はドレイ
ン電極コンタクト層、７３はＣｒ膜、７３1 はソース電
極、７３2 はドレイン電極、７４はフォトレジスト、７
４1 ，７４2 はレジスト膜、７５はＩＴＯ膜、７６は保
護膜である。
スタマトリクス基板の製造工程説明図であり、（Ａ）〜
（Ｈ）は各工程を示している。この図において、６１は
ガラス基板、６２はＡｌ／Ｔｉ膜、６２1 はゲート電
極、６２2 はストレージキャパシタ電極、６３はＳｉＮ
膜、６４はａ−Ｓｉ膜、６５はＳｉＮ膜、６５1 はチャ
ネル保護膜、６６はフォトレジスト、６６1 はレジスト
膜、６７，７１は露光光、６８は透明基板、６９は遮光
パターン、７０はフォトマスク、７２はｎ+ ａ−Ｓｉ
膜、７２1 はソース電極コンタクト層、７２ 2 はドレイ
ン電極コンタクト層、７３はＣｒ膜、７３1 はソース電
極、７３2 はドレイン電極、７４はフォトレジスト、７
４1 ，７４2 はレジスト膜、７５はＩＴＯ膜、７６は保
護膜である。
【０００６】この工程説明図によって、従来の薄膜トラ
ンジスタマトリクス基板の製造方法を説明する。
ンジスタマトリクス基板の製造方法を説明する。
【０００７】第１工程（図６（Ａ）参照） ガラス基板６１の上にＡｌ膜とＴｉ膜を順次堆積して、
Ａｌ／Ｔｉ膜６２を形成し、選択的にエッチングしてパ
ターニングすることによって、ゲート電極６２ 1 、ゲー
トバスライン（図示されていない）、ストレージキャパ
シタ電極６２2を形成する。
Ａｌ／Ｔｉ膜６２を形成し、選択的にエッチングしてパ
ターニングすることによって、ゲート電極６２ 1 、ゲー
トバスライン（図示されていない）、ストレージキャパ
シタ電極６２2を形成する。
【０００８】第２工程（図６（Ｂ）参照） ゲート電極６２1 、ゲートバスライン、ストレージキャ
パシタ電極６２2 が形成されたガラス基板６１の上の全
面に、プラズマＣＶＤ（Ｐ−ＣＶＤ）によって、ゲート
絶縁膜となる膜厚４００ｎｍのＳｉＮ膜６３、活性半導
体膜となる膜厚１０ｎｍのａ−Ｓｉ膜６４、チャネル保
護膜となる膜厚１０ｎｍのＳｉＮ膜６５を連続的に堆積
する。
パシタ電極６２2 が形成されたガラス基板６１の上の全
面に、プラズマＣＶＤ（Ｐ−ＣＶＤ）によって、ゲート
絶縁膜となる膜厚４００ｎｍのＳｉＮ膜６３、活性半導
体膜となる膜厚１０ｎｍのａ−Ｓｉ膜６４、チャネル保
護膜となる膜厚１０ｎｍのＳｉＮ膜６５を連続的に堆積
する。
【０００９】第３工程（図６（Ｃ）参照） ＳｉＮ膜６５の上の全面にフォトレジスト６６を塗布
し、ゲート電極６２1 をマスクにして露光光６７によっ
て背面露光し、透明基板６８のゲート電極６２1の上方
に遮光パターン６９を有するフォトマスク７０をマスク
にして露光光７１によって正面露光し、現像して、ゲー
ト電極６２1 の上にレジスト膜６６1 を形成する。
し、ゲート電極６２1 をマスクにして露光光６７によっ
て背面露光し、透明基板６８のゲート電極６２1の上方
に遮光パターン６９を有するフォトマスク７０をマスク
にして露光光７１によって正面露光し、現像して、ゲー
ト電極６２1 の上にレジスト膜６６1 を形成する。
【００１０】第４工程（図７（Ｄ）参照） このレジスト膜６６1 をマスクにして、ＳｉＮ膜６５を
選択的に除去してチャネル保護膜６５1 を形成する。こ
のチャネル保護膜６５1 の上に、オーミックコンタクト
層のｎ+ ａ−Ｓｉ膜７２をＣＶＤによって形成し、その
上にソース電極７３1 とドレイン電極７３2となるＣｒ
膜７３をスパッタリッグによって順次形成する。
選択的に除去してチャネル保護膜６５1 を形成する。こ
のチャネル保護膜６５1 の上に、オーミックコンタクト
層のｎ+ ａ−Ｓｉ膜７２をＣＶＤによって形成し、その
上にソース電極７３1 とドレイン電極７３2となるＣｒ
膜７３をスパッタリッグによって順次形成する。
【００１１】第５工程（図７（Ｅ）参照） Ｃｒ膜７３の上にフォトレジスト７４を塗布し、これを
露光、現像することによって、Ｃｒ膜７３の上のソース
電極７３1 とドレイン電極７３2 を形成する部分にレジ
スト膜７４1 ，７４2 を形成する。
露光、現像することによって、Ｃｒ膜７３の上のソース
電極７３1 とドレイン電極７３2 を形成する部分にレジ
スト膜７４1 ，７４2 を形成する。
【００１２】第６工程（図７（Ｆ）参照） このレジスト膜７４1 ，７４2 をマスクにして、Ｃｒ膜
７３、ｎ+ ａ−Ｓｉ膜７２、ａ−Ｓｉ膜６４をプラズマ
エッチングにより順次エッチングして、ソース電極コン
タクト層７２1 、ドレイン電極コンタクト層７２2 、ソ
ース電極７３1、ドレイン電極７３2 を形成する。
７３、ｎ+ ａ−Ｓｉ膜７２、ａ−Ｓｉ膜６４をプラズマ
エッチングにより順次エッチングして、ソース電極コン
タクト層７２1 、ドレイン電極コンタクト層７２2 、ソ
ース電極７３1、ドレイン電極７３2 を形成する。
【００１３】第７工程（図８（Ｇ）参照） ＳｉＮ膜６３を含む全面にスパッタリングによって厚さ
７０ｎｍのＩＴＯ膜７５を形成し、パターニングするこ
とによって画素電極を形成する。
７０ｎｍのＩＴＯ膜７５を形成し、パターニングするこ
とによって画素電極を形成する。
【００１４】第８工程（図８（Ｈ）参照） ＩＴＯ膜７５を含む全面にＣＶＤによってＳｉＮ膜を形
成し、パターニングすることによって、半導体膜４５
と、ソース電極４９、ドレイン電極５０、ゲート電極４
２によって構成される薄膜トランジスタの上に保護膜７
６を形成し、画素電極上の窓開けを行う。
成し、パターニングすることによって、半導体膜４５
と、ソース電極４９、ドレイン電極５０、ゲート電極４
２によって構成される薄膜トランジスタの上に保護膜７
６を形成し、画素電極上の窓開けを行う。
【００１５】
【発明が解決しようとする課題】従来の技術において
は、ストレージキャパシタをストレージキャパシタ電極
と画素電極の間にゲート絶縁膜を介して容量を形成する
が、ゲート絶縁膜はチャネル保護膜をウェットエッチン
グする工程によって、エッチャントが、ゲート絶縁膜中
の異物や異常成長部分に、薄い半導体膜であるａ−Ｓｉ
膜を通して滲み込んで絶縁性が劣化したり、素子間を分
離するためのドライエッチング工程によってピンホール
が発生し、この絶縁膜の上に画素電極を形成した場合
に、ストレージキャパシタ電極と画素電極の間が短絡す
ることにより表示画面上に点欠陥が生じる等の問題を有
していた。本発明は、ストレージキャパシタ電極と画素
電極間の短絡による点欠陥が少ない薄膜トランジスタマ
トリクス基板を提供することを目的とする。
は、ストレージキャパシタをストレージキャパシタ電極
と画素電極の間にゲート絶縁膜を介して容量を形成する
が、ゲート絶縁膜はチャネル保護膜をウェットエッチン
グする工程によって、エッチャントが、ゲート絶縁膜中
の異物や異常成長部分に、薄い半導体膜であるａ−Ｓｉ
膜を通して滲み込んで絶縁性が劣化したり、素子間を分
離するためのドライエッチング工程によってピンホール
が発生し、この絶縁膜の上に画素電極を形成した場合
に、ストレージキャパシタ電極と画素電極の間が短絡す
ることにより表示画面上に点欠陥が生じる等の問題を有
していた。本発明は、ストレージキャパシタ電極と画素
電極間の短絡による点欠陥が少ない薄膜トランジスタマ
トリクス基板を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明にかかる、ゲート
電極、ソース電極、ドレイン電極、画素電極、およびゲ
ート電極に接続されるゲートバスライン、ドレイン電極
に接続されるドレインバスラインを有する薄膜トランジ
スタマトリクス基板の製造方法においては、該薄膜トラ
ンジスタマトリクスのストレージキャパシタ電極の上の
ゲート絶縁膜を画素電極を形成する前にエッチング除去
し、該ストレージキャパシタ電極上に新たな絶縁膜を形
成した後に画素電極を形成する工程を採用した。
電極、ソース電極、ドレイン電極、画素電極、およびゲ
ート電極に接続されるゲートバスライン、ドレイン電極
に接続されるドレインバスラインを有する薄膜トランジ
スタマトリクス基板の製造方法においては、該薄膜トラ
ンジスタマトリクスのストレージキャパシタ電極の上の
ゲート絶縁膜を画素電極を形成する前にエッチング除去
し、該ストレージキャパシタ電極上に新たな絶縁膜を形
成した後に画素電極を形成する工程を採用した。
【００１７】この場合、ゲート絶縁膜を２層以上の多層
構造とし、画素電極を形成する前に、少なくとも最下層
の絶縁膜を残して、上層の絶縁膜を除去し、ストレージ
キャパシタ電極の上に残された絶縁膜の上に新たな絶縁
膜を形成した後に画素電極を形成することができる。
構造とし、画素電極を形成する前に、少なくとも最下層
の絶縁膜を残して、上層の絶縁膜を除去し、ストレージ
キャパシタ電極の上に残された絶縁膜の上に新たな絶縁
膜を形成した後に画素電極を形成することができる。
【００１８】
【作用】本発明のように、ストレージキャパシタ電極の
上の汚染、ピンホール等が生じて絶縁性が劣化している
トレージキャパシタ電極の上のゲート絶縁膜をエッチン
グして一旦除去し、その跡に、新たな絶縁性が優れた絶
縁膜を形成し、その上に画素電極を形成すると、ストレ
ージキャパシタ電極と画素電極の間の短絡が減少し、歩
留りが向上する。
上の汚染、ピンホール等が生じて絶縁性が劣化している
トレージキャパシタ電極の上のゲート絶縁膜をエッチン
グして一旦除去し、その跡に、新たな絶縁性が優れた絶
縁膜を形成し、その上に画素電極を形成すると、ストレ
ージキャパシタ電極と画素電極の間の短絡が減少し、歩
留りが向上する。
【００１９】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例の薄膜トランジスタ
マトリクス基板の構成説明図であり、（Ａ）は平面を示
し、（Ｂ）はＸ−Ｘ’線上の断面を示している。この図
において、１はガラス基板、２はゲート電極、３はスト
レージキャパシタ電極、４はゲート絶縁膜、５は半導体
膜、６はチャネル保護膜、７はソース電極コンタクト
層、８はドレイン電極コンタクト層、９はソース電極、
１０はドレイン電極、１１はストレージキャパシタ電極
開口、１２は保護膜、１３はコンタクトホール、１４は
画素電極、１５はドレインバスライン、１６はゲートバ
スライン、１７は薄膜トランジスタである。
マトリクス基板の構成説明図であり、（Ａ）は平面を示
し、（Ｂ）はＸ−Ｘ’線上の断面を示している。この図
において、１はガラス基板、２はゲート電極、３はスト
レージキャパシタ電極、４はゲート絶縁膜、５は半導体
膜、６はチャネル保護膜、７はソース電極コンタクト
層、８はドレイン電極コンタクト層、９はソース電極、
１０はドレイン電極、１１はストレージキャパシタ電極
開口、１２は保護膜、１３はコンタクトホール、１４は
画素電極、１５はドレインバスライン、１６はゲートバ
スライン、１７は薄膜トランジスタである。
【００２０】この構成説明図によって第１実施例の薄膜
トランジスタマトリクス基板の１画素の構成を説明す
る。第１実施例の薄膜トランジスタマトリクス基板の１
画素は、ガラス基板１の上に、Ａｌ／Ｔｉからなるゲー
ト電極２とストレージキャパシタ電極３が形成され、こ
のゲート電極２の上にＳｉＮからなるゲート絶縁膜４が
形成され、このゲート絶縁膜４の上にａ−Ｓｉからなる
半導体膜５が形成され、この半導体膜５の上にＳｉＮか
らなるチャネル保護膜６が形成され、このチャネル保護
膜６の上に、ソース電極コンタクト層７とソース電極９
と、ドレイン電極コンタクト層８とドレイン電極１０が
対向して形成され、このソース電極９とドレイン電極１
０の上と、ストレージキャパシタ電極３の近辺に設けら
れたストレージキャパシタ電極開口１１の上に新たなＳ
ｉＮからなる保護膜１２が形成され、この保護膜１２の
上に、ソース電極９の上に設けられたコンタクトホール
１３からストレージキャパシタ電極３の上にかけてＩＴ
Ｏからなる画素電極１４が形成されている。
トランジスタマトリクス基板の１画素の構成を説明す
る。第１実施例の薄膜トランジスタマトリクス基板の１
画素は、ガラス基板１の上に、Ａｌ／Ｔｉからなるゲー
ト電極２とストレージキャパシタ電極３が形成され、こ
のゲート電極２の上にＳｉＮからなるゲート絶縁膜４が
形成され、このゲート絶縁膜４の上にａ−Ｓｉからなる
半導体膜５が形成され、この半導体膜５の上にＳｉＮか
らなるチャネル保護膜６が形成され、このチャネル保護
膜６の上に、ソース電極コンタクト層７とソース電極９
と、ドレイン電極コンタクト層８とドレイン電極１０が
対向して形成され、このソース電極９とドレイン電極１
０の上と、ストレージキャパシタ電極３の近辺に設けら
れたストレージキャパシタ電極開口１１の上に新たなＳ
ｉＮからなる保護膜１２が形成され、この保護膜１２の
上に、ソース電極９の上に設けられたコンタクトホール
１３からストレージキャパシタ電極３の上にかけてＩＴ
Ｏからなる画素電極１４が形成されている。
【００２１】なお、半導体膜５と、ソース電極９、ドレ
イン電極１０、ゲート電極２によって薄膜トランジスタ
１７が構成され、各画素のドレイン電極１０はドレイン
バスライン１５によって接続され、ゲート電極２はゲー
トバスライン１６によって接続されている。
イン電極１０、ゲート電極２によって薄膜トランジスタ
１７が構成され、各画素のドレイン電極１０はドレイン
バスライン１５によって接続され、ゲート電極２はゲー
トバスライン１６によって接続されている。
【００２２】図２、図３、図４は、第１実施例の薄膜ト
ランジスタマトリクス基板の製造工程説明図であり、
（Ａ）〜（Ｉ）は各工程を示している。この図におい
て、２１はガラス基板、２２はＡｌ／Ｔｉ膜、２２1 は
ゲート電極、２２2 はストレージキャパシタ電極、２３
はＳｉＮ膜、２４はａ−Ｓｉ膜、２５はＳｉＮ膜、２５
1 はチャネル保護膜、２６はフォトレジスト、２６1 は
レジスト膜、２７，３１は露光光、２８は透明基板、２
９は遮光パターン、３０はフォトマスク、３２はｎ+ ａ
−Ｓｉ膜、３３はＣｒ膜、３３1 はソース電極、３３2
はドレイン電極、３４はフォトレジスト、３４1 ，３４
2 はレジスト膜、３５は新たなＳｉＮ膜、３６はコンタ
クトホール、３７はＩＴＯ膜である。
ランジスタマトリクス基板の製造工程説明図であり、
（Ａ）〜（Ｉ）は各工程を示している。この図におい
て、２１はガラス基板、２２はＡｌ／Ｔｉ膜、２２1 は
ゲート電極、２２2 はストレージキャパシタ電極、２３
はＳｉＮ膜、２４はａ−Ｓｉ膜、２５はＳｉＮ膜、２５
1 はチャネル保護膜、２６はフォトレジスト、２６1 は
レジスト膜、２７，３１は露光光、２８は透明基板、２
９は遮光パターン、３０はフォトマスク、３２はｎ+ ａ
−Ｓｉ膜、３３はＣｒ膜、３３1 はソース電極、３３2
はドレイン電極、３４はフォトレジスト、３４1 ，３４
2 はレジスト膜、３５は新たなＳｉＮ膜、３６はコンタ
クトホール、３７はＩＴＯ膜である。
【００２３】この工程説明図によって、第１実施例の薄
膜トランジスタマトリクス基板の製造方法を説明する。
膜トランジスタマトリクス基板の製造方法を説明する。
【００２４】第１工程（図２（Ａ）参照） ガラス基板２１の上にＡｌ膜とＴｉ膜を順次堆積して、
Ａｌ／Ｔｉ膜２２を形成し、選択的にエッチングしてパ
ターニングすることによって、ゲート電極２２ 1 、ゲー
トバスライン（図示されていない）、ストレージキャパ
シタ電極２２2を形成する。
Ａｌ／Ｔｉ膜２２を形成し、選択的にエッチングしてパ
ターニングすることによって、ゲート電極２２ 1 、ゲー
トバスライン（図示されていない）、ストレージキャパ
シタ電極２２2を形成する。
【００２５】第２工程（図２（Ｂ）参照） ゲート電極２２1 、ゲートバスライン、ストレージキャ
パシタ電極２２2 が形成されたガラス基板２１の上の全
面に、プラズマＣＶＤ（Ｐ−ＣＶＤ）によって、ゲート
絶縁膜となる膜厚４００ｎｍのＳｉＮ膜２３、活性半導
体膜となる膜厚１０ｎｍのａ−Ｓｉ膜２４、チャネル保
護膜となる膜厚１０ｎｍのＳｉＮ膜２５を連続的に堆積
する。
パシタ電極２２2 が形成されたガラス基板２１の上の全
面に、プラズマＣＶＤ（Ｐ−ＣＶＤ）によって、ゲート
絶縁膜となる膜厚４００ｎｍのＳｉＮ膜２３、活性半導
体膜となる膜厚１０ｎｍのａ−Ｓｉ膜２４、チャネル保
護膜となる膜厚１０ｎｍのＳｉＮ膜２５を連続的に堆積
する。
【００２６】第３工程（図２（Ｃ）参照） ＳｉＮ膜２５の上の全面にフォトレジスト２６を塗布
し、ゲート電極２２1 をマスクにして露光光２７によっ
て背面露光し、透明基板２８のゲート電極２２1の上方
に遮光パターン２９を有するフォトマスク３０をマスク
にして露光光３１によって正面露光し、現像して、ゲー
ト電極２２1 の上にレジスト膜２６1 を形成する。
し、ゲート電極２２1 をマスクにして露光光２７によっ
て背面露光し、透明基板２８のゲート電極２２1の上方
に遮光パターン２９を有するフォトマスク３０をマスク
にして露光光３１によって正面露光し、現像して、ゲー
ト電極２２1 の上にレジスト膜２６1 を形成する。
【００２７】第４工程（図３（Ｄ）参照） このレジスト膜２６1 をマスクにして、ＳｉＮ膜２５を
選択的に除去してチャネル保護膜２５1 を形成する。こ
のチャネル保護膜２５1 の上に、オーミックコンタクト
層のｎ+ ａ−Ｓｉ膜３２をＣＶＤによって形成し、その
上にソース電極３３1 とドレイン電極３３2となるＣｒ
膜３３をスパッタリッグによって順次形成する。
選択的に除去してチャネル保護膜２５1 を形成する。こ
のチャネル保護膜２５1 の上に、オーミックコンタクト
層のｎ+ ａ−Ｓｉ膜３２をＣＶＤによって形成し、その
上にソース電極３３1 とドレイン電極３３2となるＣｒ
膜３３をスパッタリッグによって順次形成する。
【００２８】第５工程（図３（Ｅ）参照） Ｃｒ膜３３の上にフォトレジスト３４を塗布し、このフ
ォトレジスト３４を露光、現像することによって、Ｃｒ
膜３３の上のソース電極３３1 とドレイン電極３３2 を
形成する部分にレジスト膜３４1 ，３４2 を形成する。
ォトレジスト３４を露光、現像することによって、Ｃｒ
膜３３の上のソース電極３３1 とドレイン電極３３2 を
形成する部分にレジスト膜３４1 ，３４2 を形成する。
【００２９】第６工程（図３（Ｆ）参照） このレジスト膜３４1 ，３４2 をマスクにして、Ｃｒ膜
３３、ｎ+ ａ−Ｓｉ膜３２、ａ−Ｓｉ膜２４をプラズマ
エッチングにより順次エッチングして、ソース電極コン
タクト層３２1 、ドレイン電極コンタクト層３２2 、ソ
ース電極３３1、ドレイン電極３３2 を形成する。
３３、ｎ+ ａ−Ｓｉ膜３２、ａ−Ｓｉ膜２４をプラズマ
エッチングにより順次エッチングして、ソース電極コン
タクト層３２1 、ドレイン電極コンタクト層３２2 、ソ
ース電極３３1、ドレイン電極３３2 を形成する。
【００３０】第７工程（図４（Ｇ）参照） ストレージキャパシタ電極２２2 上のＳｉＮ膜２３をド
ライエッチングによって選択的にエッチング除去する。
ライエッチングによって選択的にエッチング除去する。
【００３１】第８工程（図４（Ｈ）参照） ストレージキャパシタ電極２２2 上のＳｉＮ膜２３を除
去した跡を含む全面に、Ｐ−ＣＶＤによって、保護膜と
なる厚さ３００ｎｍの新たなＳｉＮ膜３５を形成し、ソ
ース電極３３1 の上にコンタクトホール３６を形成す
る。
去した跡を含む全面に、Ｐ−ＣＶＤによって、保護膜と
なる厚さ３００ｎｍの新たなＳｉＮ膜３５を形成し、ソ
ース電極３３1 の上にコンタクトホール３６を形成す
る。
【００３２】第９工程（図４（Ｉ）参照） ＳｉＮ膜３５の上の全面にスパッタリングによって厚さ
７０ｎｍのＩＴＯ膜３７を形成し、パターニングするこ
とによって画素電極を形成する。
７０ｎｍのＩＴＯ膜３７を形成し、パターニングするこ
とによって画素電極を形成する。
【００３３】この実施例によると、ストレージキャパシ
タ電極２２2 とＩＴＯ膜３７からなる画素電極の間の誘
電体膜は、製造工程の初期段階で形成され、誘電体膜内
に異物等を含み、欠陥を生じ、絶縁性が劣化したＳｉＮ
膜２３ではなく、製造の後段階で新たに形成されたもの
であるから、従来の製造方法において生じていた、ピン
ホール等に起因するストレージキャパシタ電極と画素電
極の間の短絡を低減させ、歩留りを向上することができ
る。
タ電極２２2 とＩＴＯ膜３７からなる画素電極の間の誘
電体膜は、製造工程の初期段階で形成され、誘電体膜内
に異物等を含み、欠陥を生じ、絶縁性が劣化したＳｉＮ
膜２３ではなく、製造の後段階で新たに形成されたもの
であるから、従来の製造方法において生じていた、ピン
ホール等に起因するストレージキャパシタ電極と画素電
極の間の短絡を低減させ、歩留りを向上することができ
る。
【００３４】（第２実施例）第１実施例においては、ゲ
ート絶縁膜が単層のＳｉＮ膜であるとして説明したが、
従来から、絶縁膜全体としてのピンホールの発生や堆積
状態を改善するために、ゲート絶縁膜を膜質が異なる複
数層の絶縁膜によって構成することが知られている。こ
のように２層以上の多層構造のゲート絶縁膜を用いる場
合は、ストレージキャパシタ電極の上に画素電極を形成
する前に、少なくとも最下層の絶縁膜を残して上層の絶
縁膜をエッチング除去し、ストレージキャパシタ電極上
に残された絶縁膜の上に新たな絶縁性が優れた絶縁膜を
形成した後に画素電極を形成することによって、第１実
施例と同様な効果を得ることができる。
ート絶縁膜が単層のＳｉＮ膜であるとして説明したが、
従来から、絶縁膜全体としてのピンホールの発生や堆積
状態を改善するために、ゲート絶縁膜を膜質が異なる複
数層の絶縁膜によって構成することが知られている。こ
のように２層以上の多層構造のゲート絶縁膜を用いる場
合は、ストレージキャパシタ電極の上に画素電極を形成
する前に、少なくとも最下層の絶縁膜を残して上層の絶
縁膜をエッチング除去し、ストレージキャパシタ電極上
に残された絶縁膜の上に新たな絶縁性が優れた絶縁膜を
形成した後に画素電極を形成することによって、第１実
施例と同様な効果を得ることができる。
【００３５】
【発明の効果】以上説明したように、本発明によると、
ストレージキャパシタ電極と画素電極の間の誘電体膜の
劣化に起因する薄膜トランジスタマトリクス基板の動作
の障害の発生を低減することができ、大面積、高精細液
晶ディスプレイ装置の技術分野において寄与するところ
が大きい。
ストレージキャパシタ電極と画素電極の間の誘電体膜の
劣化に起因する薄膜トランジスタマトリクス基板の動作
の障害の発生を低減することができ、大面積、高精細液
晶ディスプレイ装置の技術分野において寄与するところ
が大きい。
【図１】第１実施例の薄膜トランジスタマトリクス基板
の構成説明図であり、（Ａ）は平面を示し、（Ｂ）はは
Ｘ−Ｘ’線上の断面を示している。
の構成説明図であり、（Ａ）は平面を示し、（Ｂ）はは
Ｘ−Ｘ’線上の断面を示している。
【図２】第１実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各工
程を示している。
の製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各工
程を示している。
【図３】第１実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各工
程を示している。
の製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各工
程を示している。
【図４】第１実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（３）であり、（Ｇ）〜（Ｉ）は各工
程を示している。
の製造工程説明図（３）であり、（Ｇ）〜（Ｉ）は各工
程を示している。
【図５】従来の薄膜トランジスタマトリクス基板の構成
説明図であり、（Ａ）は平面を示し、（Ｂ）はＸ−Ｘ’
線上の断面を示している。
説明図であり、（Ａ）は平面を示し、（Ｂ）はＸ−Ｘ’
線上の断面を示している。
【図６】従来の薄膜トランジスタマトリクス基板の製造
工程説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示
している。
工程説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示
している。
【図７】従来の薄膜トランジスタマトリクス基板の製造
工程説明図（２）であり、（Ｄ）〜（Ｆ）は各工程を示
している。
工程説明図（２）であり、（Ｄ）〜（Ｆ）は各工程を示
している。
【図８】従来の薄膜トランジスタマトリクス基板の製造
工程説明図（３）であり、（Ｇ），（Ｈ）は各工程を示
している。
工程説明図（３）であり、（Ｇ），（Ｈ）は各工程を示
している。
１ ガラス基板 ２ ゲート電極 ３ ストレージキャパシタ電極 ４ ゲート絶縁膜 ５ 半導体膜 ６ チャネル保護膜 ７ ソース電極コンタクト層 ８ ドレイン電極コンタクト層 ９ ソース電極 １０ ドレイン電極 １１ ストレージキャパシタ電極開口 １２ 保護膜 １３ コンタクトホール １４ 画素電極 １５ ドレインバスライン １６ ゲートバスライン １７ 薄膜トランジスタ ２１ ガラス基板 ２２ Ａｌ／Ｔｉ膜 ２２1 ゲート電極 ２２2 ストレージキャパシタ電極 ２３ ＳｉＮ膜 ２４ ａ−Ｓｉ膜 ２５ ＳｉＮ膜 ２５1 チャネル保護膜 ２６ フォトレジスト ２６1 レジスト膜 ２７ 露光光 ２８ 透明基板 ２９ 遮光パターン ３０ フォトマスク ３１ 露光光 ３２ ｎ+ ａ−Ｓｉ膜 ３２1 ソース電極コンタクト層 ３２2 ドレイン電極コンタクト層 ３３ Ｃｒ膜 ３３1 ソース電極 ３３2 ドレイン電極 ３４ フォトレジスト ３４1 ，３４2 レジスト膜 ３５ 新たなＳｉＮ膜 ３６ コンタクトホール ３７ ＩＴＯ膜
Claims (2)
- 【請求項１】 ゲート電極、ソース電極、ドレイン電
極、画素電極、およびゲート電極に接続されるゲートバ
スライン、ドレイン電極に接続されるドレインバスライ
ンを有する薄膜トランジスタマトリクス基板の製造方法
において、 該薄膜トランジスタマトリクスのストレージキャパシタ
電極の上のゲート絶縁膜を画素電極を形成する前に除去
し、該ストレージキャパシタ電極の上に新たな絶縁膜を
形成した後に画素電極を形成することを特徴とする薄膜
トランジスタマトリクス基板の製造方法。 - 【請求項２】 ゲート絶縁膜を２層以上の多層構造と
し、画素電極を形成する前に、少なくとも最下層の絶縁
膜を残して上層の絶縁膜を除去し、該ストレージキャパ
シタ電極の上に残された絶縁膜の上に新たな絶縁膜を形
成した後に画素電極を形成することを特徴とする請求項
１に記載された薄膜トランジスタマトリクス基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20597693A JPH0756193A (ja) | 1993-08-20 | 1993-08-20 | 薄膜トランジスタマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20597693A JPH0756193A (ja) | 1993-08-20 | 1993-08-20 | 薄膜トランジスタマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756193A true JPH0756193A (ja) | 1995-03-03 |
Family
ID=16515838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20597693A Withdrawn JPH0756193A (ja) | 1993-08-20 | 1993-08-20 | 薄膜トランジスタマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756193A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19610283A1 (de) * | 1995-05-09 | 1996-11-14 | Lg Electronics Inc | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
| KR100351440B1 (ko) * | 1999-12-31 | 2002-09-09 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| KR100426185B1 (ko) * | 2000-12-22 | 2004-04-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치와 그 제조방법 및 이를 이용한 화질보상방법 |
| CN1295556C (zh) * | 2001-05-23 | 2007-01-17 | 皇家菲利浦电子有限公司 | 制造有源板的方法 |
| WO2011055474A1 (ja) * | 2009-11-09 | 2011-05-12 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 |
-
1993
- 1993-08-20 JP JP20597693A patent/JPH0756193A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19610283A1 (de) * | 1995-05-09 | 1996-11-14 | Lg Electronics Inc | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
| DE19610283B4 (de) * | 1995-05-09 | 2006-11-23 | Lg. Philips Lcd Co., Ltd. | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
| KR100351440B1 (ko) * | 1999-12-31 | 2002-09-09 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| KR100426185B1 (ko) * | 2000-12-22 | 2004-04-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치와 그 제조방법 및 이를 이용한 화질보상방법 |
| CN1295556C (zh) * | 2001-05-23 | 2007-01-17 | 皇家菲利浦电子有限公司 | 制造有源板的方法 |
| WO2011055474A1 (ja) * | 2009-11-09 | 2011-05-12 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 |
| US9177974B2 (en) | 2009-11-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |