JPH06337436A - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JPH06337436A JPH06337436A JP12557793A JP12557793A JPH06337436A JP H06337436 A JPH06337436 A JP H06337436A JP 12557793 A JP12557793 A JP 12557793A JP 12557793 A JP12557793 A JP 12557793A JP H06337436 A JPH06337436 A JP H06337436A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリクスの製造方法に関
し、液晶表示むらがない薄膜トランジスタマトリクスの
製造方法を提供する。 【構成】ゲート電極２、ソース電極１１1 、ドレイン電
極１１2 、画素電極、ストレージキャパシタ電極３およ
びそれらに接続されるバスラインを有する薄膜トランジ
スタマトリクスの製造方法において、薄膜トランジスタ
のチャネル保護膜６1 を形成する工程で用いるフォトレ
ジスト膜７1 をストレージキャパシタ電極３の上にもフ
ォトレジスト膜７2 として残すことによって、このスト
レージキャパシタ電極３の上のゲート絶縁膜４の上に活
性層を形成するための半導体膜５2を残しておき、この
半導体膜５2 を、この半導体膜５2 の上に形成される保
護膜１３をエッチングして、ストレージキャパシタを形
成するためのコンタクトホール１３2 をエッチングによ
って形成する際のエッチングストッパーとする。
し、液晶表示むらがない薄膜トランジスタマトリクスの
製造方法を提供する。 【構成】ゲート電極２、ソース電極１１1 、ドレイン電
極１１2 、画素電極、ストレージキャパシタ電極３およ
びそれらに接続されるバスラインを有する薄膜トランジ
スタマトリクスの製造方法において、薄膜トランジスタ
のチャネル保護膜６1 を形成する工程で用いるフォトレ
ジスト膜７1 をストレージキャパシタ電極３の上にもフ
ォトレジスト膜７2 として残すことによって、このスト
レージキャパシタ電極３の上のゲート絶縁膜４の上に活
性層を形成するための半導体膜５2を残しておき、この
半導体膜５2 を、この半導体膜５2 の上に形成される保
護膜１３をエッチングして、ストレージキャパシタを形
成するためのコンタクトホール１３2 をエッチングによ
って形成する際のエッチングストッパーとする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に用い
る、薄膜トランジスタマトリクスの製造方法に関する。
近年、液晶表示装置を情報処理装置の表示装置、ＴＶの
表示装置として用いられ、大面積化、精細化することが
望まれているが、表示むらが発生しない製造方法を開発
することが要求されている。
る、薄膜トランジスタマトリクスの製造方法に関する。
近年、液晶表示装置を情報処理装置の表示装置、ＴＶの
表示装置として用いられ、大面積化、精細化することが
望まれているが、表示むらが発生しない製造方法を開発
することが要求されている。
【０００２】
【従来の技術】図５は、従来の薄膜トランジスタマトリ
クスのＴＦＴ基板の平面図である。この図において、２
１はゲートバスライン、２２はゲート電極、２３はドレ
インバスライン、２４はドレイン電極、２５はソース電
極、２６は画素電極、２７はコンタクトホール、２８は
ストレージキャパシタバスラインである。
クスのＴＦＴ基板の平面図である。この図において、２
１はゲートバスライン、２２はゲート電極、２３はドレ
インバスライン、２４はドレイン電極、２５はソース電
極、２６は画素電極、２７はコンタクトホール、２８は
ストレージキャパシタバスラインである。
【０００３】従来の薄膜トランジスタマトリクスは、こ
の図にその平面が示されているように、透明基板の上に
ゲートバスライン２１に接続されたゲート電極２２が形
成され、その上にゲート絶縁膜、活性層となる半導体
膜、チャネル保護膜が形成され、その上にドレインバス
ライン２３に接続されたドレイン電極２４とソース電極
２５、オーミックコンタクト層が形成され、このソース
電極２５にコンタクトホール２７によって接続された画
素電極２６が形成され、ゲート電極２２とドレイン電極
２４とソース電極２５によって薄膜トランジスタが構成
されている。なお、この従来の薄膜トランジスタマトリ
クスには、画素電極２６の中にストレージキャパシタ
（Ｃｓ）バスライン２８が形成されている。なお、この
薄膜トランジスタマトリクスの断面については後に製造
方法とともに説明する。
の図にその平面が示されているように、透明基板の上に
ゲートバスライン２１に接続されたゲート電極２２が形
成され、その上にゲート絶縁膜、活性層となる半導体
膜、チャネル保護膜が形成され、その上にドレインバス
ライン２３に接続されたドレイン電極２４とソース電極
２５、オーミックコンタクト層が形成され、このソース
電極２５にコンタクトホール２７によって接続された画
素電極２６が形成され、ゲート電極２２とドレイン電極
２４とソース電極２５によって薄膜トランジスタが構成
されている。なお、この従来の薄膜トランジスタマトリ
クスには、画素電極２６の中にストレージキャパシタ
（Ｃｓ）バスライン２８が形成されている。なお、この
薄膜トランジスタマトリクスの断面については後に製造
方法とともに説明する。
【０００４】そして、このＴＦＴ基板と、対向電極、あ
るいは、対向電極とカラーフィルタを有する対向基板を
間隔をおいて平行に配置し、この間隔中に液晶を注入し
て液晶表示装置が形成される。
るいは、対向電極とカラーフィルタを有する対向基板を
間隔をおいて平行に配置し、この間隔中に液晶を注入し
て液晶表示装置が形成される。
【０００５】図６、図７、図８は、従来の薄膜トランジ
スタマトリクスの製造工程説明図であり、（Ａ）〜
（Ｈ）は各工程を示している。この図は、図５のＸ−
Ｘ’上の断面（図面の符号は異なる）を示している。こ
の図において、３１は透明なガラス基板、３２はゲート
電極、３３はストレージキャパシタ電極、３４はＳｉＮ
膜、３５はａ−Ｓｉ膜、３５1 はａ−Ｓｉ膜、３６はＳ
ｉＮ膜、３６1 はチャネル保護膜、３７は第１のレジス
ト膜、３８は遮光膜、３９は露光マスク、４０はｎ+ ａ
−Ｓｉ膜、４０1 ，４０2 はｎ+ ａ−Ｓｉ膜、４１はＣ
ｒ膜、４１1 はソース電極、４１2 はドレイン電極、４
２1 ，４２2 は第２のレジスト膜、４３はＳｉＮ膜、４
３1 ，４３2 はコンタクトホール、４４はＩＴＯ膜であ
る。この製造工程説明図によって従来の薄膜トランジス
タマトリクスの製造方法を説明する。
スタマトリクスの製造工程説明図であり、（Ａ）〜
（Ｈ）は各工程を示している。この図は、図５のＸ−
Ｘ’上の断面（図面の符号は異なる）を示している。こ
の図において、３１は透明なガラス基板、３２はゲート
電極、３３はストレージキャパシタ電極、３４はＳｉＮ
膜、３５はａ−Ｓｉ膜、３５1 はａ−Ｓｉ膜、３６はＳ
ｉＮ膜、３６1 はチャネル保護膜、３７は第１のレジス
ト膜、３８は遮光膜、３９は露光マスク、４０はｎ+ ａ
−Ｓｉ膜、４０1 ，４０2 はｎ+ ａ−Ｓｉ膜、４１はＣ
ｒ膜、４１1 はソース電極、４１2 はドレイン電極、４
２1 ，４２2 は第２のレジスト膜、４３はＳｉＮ膜、４
３1 ，４３2 はコンタクトホール、４４はＩＴＯ膜であ
る。この製造工程説明図によって従来の薄膜トランジス
タマトリクスの製造方法を説明する。
【０００６】第１工程（図６（Ａ）参照） 透明なガラス基板３１の上の全面に、Ａｌ膜とＴｉ膜を
連続して形成し、このＡｌ／Ｔｉ膜をパターニングして
ゲート電極３２とゲートバスライン（以下「ゲート電極
３２」で代表させる）、ストレージキャパシタ電極３
３、ストレージキャパシタバスライン（以下「ストレー
ジキャパシタ電極３３」で代表させる）を形成する。
連続して形成し、このＡｌ／Ｔｉ膜をパターニングして
ゲート電極３２とゲートバスライン（以下「ゲート電極
３２」で代表させる）、ストレージキャパシタ電極３
３、ストレージキャパシタバスライン（以下「ストレー
ジキャパシタ電極３３」で代表させる）を形成する。
【０００７】第２工程（図６（Ｂ）参照） その上の全面に、Ｐ−ＣＶＤによって、ゲート絶縁膜と
なる厚さ４００ｎｍのＳｉＮ膜３４、半導体活性層とな
る厚さ１０ｎｍのａ−Ｓｉ膜３５、チャネル保護膜とな
る厚さ１０ｎｍのＳｉＮ膜３６を連続的に形成する。
なる厚さ４００ｎｍのＳｉＮ膜３４、半導体活性層とな
る厚さ１０ｎｍのａ−Ｓｉ膜３５、チャネル保護膜とな
る厚さ１０ｎｍのＳｉＮ膜３６を連続的に形成する。
【０００８】第３工程（図６（Ｃ）参照） 第２工程で形成したＳｉＮ膜３４、ａ−Ｓｉ膜３５、Ｓ
ｉＮ膜３６の上にフォトレジスト膜を形成し、このフォ
トレジスト膜を、ガラス基板３１の下方からゲート電極
３２とストレージキャパシタ電極３３をマスクにして背
面露光し、また、ガラス基板３１の上から、ゲート電極
３２の上方に遮光膜３８を有する露光マスク３９をマス
クにして正面露光して、現像することによってゲート電
極３２にセルフアラインして第１のレジスト膜３７を残
す。
ｉＮ膜３６の上にフォトレジスト膜を形成し、このフォ
トレジスト膜を、ガラス基板３１の下方からゲート電極
３２とストレージキャパシタ電極３３をマスクにして背
面露光し、また、ガラス基板３１の上から、ゲート電極
３２の上方に遮光膜３８を有する露光マスク３９をマス
クにして正面露光して、現像することによってゲート電
極３２にセルフアラインして第１のレジスト膜３７を残
す。
【０００９】第４工程（図７（Ｄ）参照） 第３工程で形成した第１のフォトレジスト膜３７をマス
クにしてＳｉＮ膜３６を選択的にエッチング除去してチ
ャネル保護膜３６1 を形成する。その上に、オーミック
コンタクト層となるｎ+ ａ−Ｓｉ膜４０、ソース電極と
ドレイン電極となるＣｒ膜４１を順次形成する。
クにしてＳｉＮ膜３６を選択的にエッチング除去してチ
ャネル保護膜３６1 を形成する。その上に、オーミック
コンタクト層となるｎ+ ａ−Ｓｉ膜４０、ソース電極と
ドレイン電極となるＣｒ膜４１を順次形成する。
【００１０】第５工程（図７（Ｅ）参照） 第４工程で形成したｎ+ ａ−Ｓｉ膜４０、Ｃｒ膜４１の
上の全面にフォトレジスト膜を形成し、ソース電極とド
レイン電極の形状にパターニングした第２のレジスト膜
４２1 ，４２2 を残す。
上の全面にフォトレジスト膜を形成し、ソース電極とド
レイン電極の形状にパターニングした第２のレジスト膜
４２1 ，４２2 を残す。
【００１１】第６工程（図７（Ｆ）参照） 第５工程で形成した第２のレジスト膜４２1 ，４２2 を
マスクにしてプラズマエッチングによって、Ｃｒ膜４１
とｎ+ ａ−Ｓｉ膜４０とａ−Ｓｉ膜３５を順次エッチン
グ除去して、ゲート絶縁膜であるＳｉＮ膜３４の上に、
半導体活性層であるａ−Ｓｉ膜３５1 、オーミックコン
タクト層であるｎ+ ａ−Ｓｉ膜４０1 ，４０2 、ソース
電極４１1 とドレイン電極４１2 を形成する。
マスクにしてプラズマエッチングによって、Ｃｒ膜４１
とｎ+ ａ−Ｓｉ膜４０とａ−Ｓｉ膜３５を順次エッチン
グ除去して、ゲート絶縁膜であるＳｉＮ膜３４の上に、
半導体活性層であるａ−Ｓｉ膜３５1 、オーミックコン
タクト層であるｎ+ ａ−Ｓｉ膜４０1 ，４０2 、ソース
電極４１1 とドレイン電極４１2 を形成する。
【００１２】第７工程（図８（Ｇ）参照） 第６工程で形成したソース電極４１1 とドレイン電極４
１2 を含むＳｉＮ膜３４の全面に保護膜となるＳｉＮ膜
４３をＰ−ＣＶＤによって形成し、このＳｉＮ膜４３を
選択的にエッチングしてソース電極４１1 に達するコン
タクトホール４３1 と、ストレージキャパシタ電極３３
上のＳｉＮ膜３４に達するコンタクトホール４３2 を形
成する。
１2 を含むＳｉＮ膜３４の全面に保護膜となるＳｉＮ膜
４３をＰ−ＣＶＤによって形成し、このＳｉＮ膜４３を
選択的にエッチングしてソース電極４１1 に達するコン
タクトホール４３1 と、ストレージキャパシタ電極３３
上のＳｉＮ膜３４に達するコンタクトホール４３2 を形
成する。
【００１３】第８工程（図８（Ｈ）参照） 第７工程で形成したコンタクトホール４３1 、４３2 を
含むＳｉＮ膜４３の全面にＩＴＯ膜４４をスパッタによ
って形成し、パターニングすることによってストレージ
キャパシタ電極３３の上に透明な画素電極を形成し、画
素電極とソース電極４１1 を接続する配線を形成する。
含むＳｉＮ膜４３の全面にＩＴＯ膜４４をスパッタによ
って形成し、パターニングすることによってストレージ
キャパシタ電極３３の上に透明な画素電極を形成し、画
素電極とソース電極４１1 を接続する配線を形成する。
【００１４】
【発明が解決しようとする課題】上記の従来技術で問題
となる点は、第７工程において、保護膜となるＳｉＮ膜
４３を形成した後、ストレージキャパシタ３３の上にコ
ンタクトホール４３2 を形成する時に、保護膜とゲート
絶縁膜がともにＳｉＮ膜３４，４３で、エッチングレー
トが同じであるため、ストレージキャパシタの誘電体と
するＳｉＮ膜３４の膜厚を所定の値に制御することが困
難である。
となる点は、第７工程において、保護膜となるＳｉＮ膜
４３を形成した後、ストレージキャパシタ３３の上にコ
ンタクトホール４３2 を形成する時に、保護膜とゲート
絶縁膜がともにＳｉＮ膜３４，４３で、エッチングレー
トが同じであるため、ストレージキャパシタの誘電体と
するＳｉＮ膜３４の膜厚を所定の値に制御することが困
難である。
【００１５】ストレージキャパシタの誘電体とするＳｉ
Ｎ膜３４の膜厚にばらつきを生じると、液晶表示面内で
ストレージキャパシタの容量むらが生じ、そのため表示
のむらを生じるため、表示品質が著しく劣化するという
問題がある。本発明は、液晶表示むらがない薄膜トラン
ジスタマトリクスの製造方法を提供することを目的とす
る。
Ｎ膜３４の膜厚にばらつきを生じると、液晶表示面内で
ストレージキャパシタの容量むらが生じ、そのため表示
のむらを生じるため、表示品質が著しく劣化するという
問題がある。本発明は、液晶表示むらがない薄膜トラン
ジスタマトリクスの製造方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明にかかる薄膜トラ
ンジスタマトリクスの製造方法においては、ゲート電
極、ソース電極、ドレイン電極、画素電極、ストレージ
キャパシタ電極およびそれらに接続されるバスラインを
有する薄膜トランジスタマトリクスの製造方法におい
て、薄膜トランジスタのチャネル保護膜を形成する工程
で用いるフォトレジスト膜を該ストレージキャパシタ電
極の上に残すことによって該ストレージキャパシタ電極
の上のゲート絶縁膜の上に活性層を形成するための半導
体膜を残しておき、該半導体膜を、該半導体膜の上に形
成される保護膜をエッチングして該ストレージキャパシ
タの対向電極を形成するためのコンタクトホールをエッ
チングによって形成する際のエッチングストッパーとす
る工程を採用した。
ンジスタマトリクスの製造方法においては、ゲート電
極、ソース電極、ドレイン電極、画素電極、ストレージ
キャパシタ電極およびそれらに接続されるバスラインを
有する薄膜トランジスタマトリクスの製造方法におい
て、薄膜トランジスタのチャネル保護膜を形成する工程
で用いるフォトレジスト膜を該ストレージキャパシタ電
極の上に残すことによって該ストレージキャパシタ電極
の上のゲート絶縁膜の上に活性層を形成するための半導
体膜を残しておき、該半導体膜を、該半導体膜の上に形
成される保護膜をエッチングして該ストレージキャパシ
タの対向電極を形成するためのコンタクトホールをエッ
チングによって形成する際のエッチングストッパーとす
る工程を採用した。
【００１７】この場合、薄膜トランジスタのチャネル保
護膜を形成する工程で用いるフォトレジスト膜をストレ
ージキャパシタ電極上に残す方法として、該ストレージ
キャパシタ電極を露光マスクとして該フォトレジスト膜
を露光することができる。
護膜を形成する工程で用いるフォトレジスト膜をストレ
ージキャパシタ電極上に残す方法として、該ストレージ
キャパシタ電極を露光マスクとして該フォトレジスト膜
を露光することができる。
【００１８】
【作用】図１は、本発明の薄膜トランジスタマトリクス
の製造方法の原理説明図であり、（Ａ）と（Ｂ）は各工
程を示している。この図において、１は透明なガラス基
板、２はゲート電極、３はストレージキャパシタ電極、
４はＳｉＮ膜、５はａ−Ｓｉ膜、５1 ，５2 はａ−Ｓｉ
膜、６はＳｉＮ膜、６2 はＳｉＮ膜、７1 ，７2 は第１
のレジスト膜、８1 ，８2 は遮光膜、９は露光マスク、
６1 はチャネル保護膜、１０1 ，１０2 はｎ+ ａ−Ｓｉ
膜、１１1 はソース電極、１１2 はドレイン電極、１３
はＳｉＮ膜、１３1 ，１３ 2 はコンタクトホール、１４
はＩＴＯ膜である。この製造工程説明図によって本発明
の薄膜トランジスタの製造方法の原理を説明する。
の製造方法の原理説明図であり、（Ａ）と（Ｂ）は各工
程を示している。この図において、１は透明なガラス基
板、２はゲート電極、３はストレージキャパシタ電極、
４はＳｉＮ膜、５はａ−Ｓｉ膜、５1 ，５2 はａ−Ｓｉ
膜、６はＳｉＮ膜、６2 はＳｉＮ膜、７1 ，７2 は第１
のレジスト膜、８1 ，８2 は遮光膜、９は露光マスク、
６1 はチャネル保護膜、１０1 ，１０2 はｎ+ ａ−Ｓｉ
膜、１１1 はソース電極、１１2 はドレイン電極、１３
はＳｉＮ膜、１３1 ，１３ 2 はコンタクトホール、１４
はＩＴＯ膜である。この製造工程説明図によって本発明
の薄膜トランジスタの製造方法の原理を説明する。
【００１９】第１工程（図１（Ａ）参照） ガラス基板１の上にゲート電極２とストレージキャパシ
タ電極３を形成し、その上にＳｉＮ膜４、ａ−Ｓｉ膜
５、ＳｉＮ膜６を連続的に形成する。その上に、フォト
レジスト膜を形成し、このフォトレジスト膜を、ガラス
基板１の下方からゲート電極２とストレージキャパシタ
電極３をマスクにして背面露光し、また、ガラス基板１
の上から、ゲート電極２の上とストレージキャパシタ電
極３の上方に遮光膜８2 ，８1 を有する露光マスク９を
用いて正面露光し、現像することによってゲート電極２
とストレージキャパシタ電極３にセルフアラインして第
１のレジスト膜７1 ，７2 を残す。
タ電極３を形成し、その上にＳｉＮ膜４、ａ−Ｓｉ膜
５、ＳｉＮ膜６を連続的に形成する。その上に、フォト
レジスト膜を形成し、このフォトレジスト膜を、ガラス
基板１の下方からゲート電極２とストレージキャパシタ
電極３をマスクにして背面露光し、また、ガラス基板１
の上から、ゲート電極２の上とストレージキャパシタ電
極３の上方に遮光膜８2 ，８1 を有する露光マスク９を
用いて正面露光し、現像することによってゲート電極２
とストレージキャパシタ電極３にセルフアラインして第
１のレジスト膜７1 ，７2 を残す。
【００２０】第２工程（図１（Ｂ）参照） 第１工程で形成した第１のフォトレジスト膜７1 ，７2
をマスクにしてＳｉＮ膜６を選択的にエッチングしてチ
ャネル保護膜６1 を形成し、その上に、ｎ+ ａ−Ｓｉ
膜、Ｃｒ膜を形成し、このｎ+ ａ−Ｓｉ膜、Ｃｒ膜をパ
ターニングして、半導体活性層であるａ−Ｓｉ膜５1 、
オーミックコンタクト層であるｎ+ ａ−Ｓｉ膜１０1 ，
１０2 、ソース電極１１1 とドレイン電極１１2 を形成
し、ストレージキャパシタ電極３の上に、ａ−Ｓｉ膜５
2 とＳｉＮ膜６2 の積層体を形成する。
をマスクにしてＳｉＮ膜６を選択的にエッチングしてチ
ャネル保護膜６1 を形成し、その上に、ｎ+ ａ−Ｓｉ
膜、Ｃｒ膜を形成し、このｎ+ ａ−Ｓｉ膜、Ｃｒ膜をパ
ターニングして、半導体活性層であるａ−Ｓｉ膜５1 、
オーミックコンタクト層であるｎ+ ａ−Ｓｉ膜１０1 ，
１０2 、ソース電極１１1 とドレイン電極１１2 を形成
し、ストレージキャパシタ電極３の上に、ａ−Ｓｉ膜５
2 とＳｉＮ膜６2 の積層体を形成する。
【００２１】その上の全面に保護膜となるＳｉＮ膜１３
を形成し、このＳｉＮ膜１３にソース電極１１1 に達す
るコンタクトホール１３1 と、ストレージキャパシタ電
極３上のａ−Ｓｉ膜５2 に達するコンタクトホール１３
2 を形成する。その上にＩＴＯ膜１４を形成し、パター
ニングして、ストレージキャパシタ電極３の上に画素電
極を形成し、画素電極とソース電極１１1 を接続する配
線を形成する。
を形成し、このＳｉＮ膜１３にソース電極１１1 に達す
るコンタクトホール１３1 と、ストレージキャパシタ電
極３上のａ−Ｓｉ膜５2 に達するコンタクトホール１３
2 を形成する。その上にＩＴＯ膜１４を形成し、パター
ニングして、ストレージキャパシタ電極３の上に画素電
極を形成し、画素電極とソース電極１１1 を接続する配
線を形成する。
【００２２】本発明においては、この第２工程におい
て、ストレージキャパシタ電極３の上のコンタクトホー
ル１３2 をエッチングによって形成する際、ａ−Ｓｉ膜
５2 がエッチングストッパーとなり、余分のゲート絶縁
膜４がエッチングされることがないため、膜厚の制御性
がよくなる。したがって、ストレージキャパシタのばら
つきが小さくなり、液晶表示装置の表示むらが無くな
り、表示品質が向上する。
て、ストレージキャパシタ電極３の上のコンタクトホー
ル１３2 をエッチングによって形成する際、ａ−Ｓｉ膜
５2 がエッチングストッパーとなり、余分のゲート絶縁
膜４がエッチングされることがないため、膜厚の制御性
がよくなる。したがって、ストレージキャパシタのばら
つきが小さくなり、液晶表示装置の表示むらが無くな
り、表示品質が向上する。
【００２３】
【実施例】以下、本発明の実施例を説明する。図２、図
３、図４は、本発明の一実施例の薄膜トランジスタマト
リクスの製造工程説明図で（Ａ）〜（Ｈ）は各工程を示
している。この図において、１は透明なガラス基板、２
はゲート電極、３はストレージキャパシタ電極、４はＳ
ｉＮ膜、５はａ−Ｓｉ膜、５1 ，５2 はａ−Ｓｉ膜、６
はＳｉＮ膜、６2 はＳｉＮ膜、７1 ，７2 は第１のレジ
スト膜、８1 ，８2 は遮光膜、９は露光マスク、６1 は
チャネル保護膜、１０，１０1 ，１０2 はｎ+ ａ−Ｓｉ
膜、１１はＣｒ膜、１１1 はソース電極、１１2 はドレ
イン電極、１２1 ，１２2 は第２のレジスト膜、１３は
ＳｉＮ膜、１３1 ，１３2 はコンタクトホール、１４は
ＩＴＯ膜である。この製造工程説明図によって本発明の
一実施例の薄膜トランジスタの製造方法を説明する。
３、図４は、本発明の一実施例の薄膜トランジスタマト
リクスの製造工程説明図で（Ａ）〜（Ｈ）は各工程を示
している。この図において、１は透明なガラス基板、２
はゲート電極、３はストレージキャパシタ電極、４はＳ
ｉＮ膜、５はａ−Ｓｉ膜、５1 ，５2 はａ−Ｓｉ膜、６
はＳｉＮ膜、６2 はＳｉＮ膜、７1 ，７2 は第１のレジ
スト膜、８1 ，８2 は遮光膜、９は露光マスク、６1 は
チャネル保護膜、１０，１０1 ，１０2 はｎ+ ａ−Ｓｉ
膜、１１はＣｒ膜、１１1 はソース電極、１１2 はドレ
イン電極、１２1 ，１２2 は第２のレジスト膜、１３は
ＳｉＮ膜、１３1 ，１３2 はコンタクトホール、１４は
ＩＴＯ膜である。この製造工程説明図によって本発明の
一実施例の薄膜トランジスタの製造方法を説明する。
【００２４】第１工程（図２（Ａ）参照） 透明なガラス基板１の上にＡｌ／Ｔｉ膜を形成し、ゲー
ト電極２とゲートバスライン（以下「ゲート電極２」で
代表させる）とストレージキャパシタ電極３、ストレー
ジキャパシタバスライン（以下「ストレージキャパシタ
電極３」で代表させる）を形成する。
ト電極２とゲートバスライン（以下「ゲート電極２」で
代表させる）とストレージキャパシタ電極３、ストレー
ジキャパシタバスライン（以下「ストレージキャパシタ
電極３」で代表させる）を形成する。
【００２５】第２工程（図２（Ｂ）参照） その上にＰ−ＣＶＤによって、ゲート絶縁膜となる厚さ
４００ｎｍのＳｉＮ膜４、半導体活性層となる厚さ１０
ｎｍのａ−Ｓｉ膜５、チャネル保護膜となる厚さ１０ｎ
ｍのＳｉＮ膜６を連続的に形成する。
４００ｎｍのＳｉＮ膜４、半導体活性層となる厚さ１０
ｎｍのａ−Ｓｉ膜５、チャネル保護膜となる厚さ１０ｎ
ｍのＳｉＮ膜６を連続的に形成する。
【００２６】第３工程（図２（Ｃ）参照） 第２工程で形成したチャネル保護膜であるＳｉＮ膜４、
活性層であるａ−Ｓｉ膜５、チャネル保護層であるＳｉ
Ｎ膜６の上に、フォトレジスト膜を形成し、このフォト
レジスト膜を、ガラス基板１の下方からゲート電極２と
ストレージキャパシタ電極３をマスクにして背面露光
し、また、ガラス基板１の上から、ゲート電極２の上に
遮光膜８1 と、ストレージキャパシタ電極３の上方に遮
光膜８2 を有する露光マスク９を用いて正面露光し、現
像することによってゲート電極２とストレージキャパシ
タ電極３にセルフアラインして第１のレジスト膜７1 ，
７2を残す。
活性層であるａ−Ｓｉ膜５、チャネル保護層であるＳｉ
Ｎ膜６の上に、フォトレジスト膜を形成し、このフォト
レジスト膜を、ガラス基板１の下方からゲート電極２と
ストレージキャパシタ電極３をマスクにして背面露光
し、また、ガラス基板１の上から、ゲート電極２の上に
遮光膜８1 と、ストレージキャパシタ電極３の上方に遮
光膜８2 を有する露光マスク９を用いて正面露光し、現
像することによってゲート電極２とストレージキャパシ
タ電極３にセルフアラインして第１のレジスト膜７1 ，
７2を残す。
【００２７】このように、従来の薄膜トランジスタの製
造方法では、ＳｉＮ膜３６をパターニングしてチャネル
保護膜３６1 を形成する際、ゲート電極３２とストレー
ジキャパシタ電極３３をマスクとする背面露光と、ゲー
ト電極３２の上方に遮光膜３８を有する露光マスク３９
を用いて正面露光することによって、チャネル保護膜３
６1 を形成する部分だけに第１のレジスト膜３７が残る
ような露光を施したが（図６（Ｃ）参照）、この実施例
では、この正面露光のフォトマスク９を一部変更して、
ストレージキャパシタ電極３の上にもレジスト膜７2 を
残す。
造方法では、ＳｉＮ膜３６をパターニングしてチャネル
保護膜３６1 を形成する際、ゲート電極３２とストレー
ジキャパシタ電極３３をマスクとする背面露光と、ゲー
ト電極３２の上方に遮光膜３８を有する露光マスク３９
を用いて正面露光することによって、チャネル保護膜３
６1 を形成する部分だけに第１のレジスト膜３７が残る
ような露光を施したが（図６（Ｃ）参照）、この実施例
では、この正面露光のフォトマスク９を一部変更して、
ストレージキャパシタ電極３の上にもレジスト膜７2 を
残す。
【００２８】第４工程（図３（Ｄ）参照） 第３工程で形成した第１のフォトレジスト膜７1 ，７2
をマスクにしてＳｉＮ膜６を選択的にエッチングしてチ
ャネル保護膜６1 を形成する。その上に、オーミックコ
ンタクト層となるｎ+ ａ−Ｓｉ膜１０、ソース電極とド
レイン電極となるＣｒ膜１１を形成する。
をマスクにしてＳｉＮ膜６を選択的にエッチングしてチ
ャネル保護膜６1 を形成する。その上に、オーミックコ
ンタクト層となるｎ+ ａ−Ｓｉ膜１０、ソース電極とド
レイン電極となるＣｒ膜１１を形成する。
【００２９】第５工程（図３（Ｅ）参照） 第４工程で形成したｎ+ ａ−Ｓｉ膜１０、Ｃｒ膜１１の
上の全面にフォトレジスト膜を形成し、ソース電極とド
レイン電極の形状にパターニングした第２のレジスト膜
１２1 ，１２2 を残す。
上の全面にフォトレジスト膜を形成し、ソース電極とド
レイン電極の形状にパターニングした第２のレジスト膜
１２1 ，１２2 を残す。
【００３０】第６工程（図７（Ｆ）参照） 第５工程で形成した第２のレジスト膜１２1 ，１２2 を
マスクにしてプラズマエッチングすることにより、Ｃｒ
膜１１とｎ+ ａ−Ｓｉ膜１０とａ−Ｓｉ膜５を順次エッ
チング除去して、ゲート絶縁膜であるＳｉＮ膜４の上
に、半導体活性層であるａ−Ｓｉ膜５1 、オーミックコ
ンタクト層であるｎ+ ａ−Ｓｉ膜１０1 ，１０2 、ソー
ス電極１１1 とドレイン電極１１2 を形成し、ストレー
ジキャパシタ電極３の上に、ａ−Ｓｉ膜５2 とＳｉＮ膜
６2 の積層体を形成する。
マスクにしてプラズマエッチングすることにより、Ｃｒ
膜１１とｎ+ ａ−Ｓｉ膜１０とａ−Ｓｉ膜５を順次エッ
チング除去して、ゲート絶縁膜であるＳｉＮ膜４の上
に、半導体活性層であるａ−Ｓｉ膜５1 、オーミックコ
ンタクト層であるｎ+ ａ−Ｓｉ膜１０1 ，１０2 、ソー
ス電極１１1 とドレイン電極１１2 を形成し、ストレー
ジキャパシタ電極３の上に、ａ−Ｓｉ膜５2 とＳｉＮ膜
６2 の積層体を形成する。
【００３１】第７工程（図４（Ｇ）参照） 第６工程で形成したソース電極１１1 とドレイン電極１
１2 、ストレージキャパシタ電極３上のａ−Ｓｉ膜５2
とＳｉＮ膜６2 の積層体を含むＳｉＮ膜４の全面に保護
膜となるＳｉＮ膜１３をＰ−ＣＶＤによって形成し、こ
のＳｉＮ膜１３を選択的にエッチングしてソース電極１
１1 に達するコンタクトホール１３1 と、ストレージキ
ャパシタ電極３上のａ−Ｓｉ膜５2 に達するコンタクト
ホール１３2 を形成する。この工程において、ストレー
ジキャパシタ電極３の上のコンタクトホール１３ 2 をエ
ッチングによって形成する際、ａ−Ｓｉ膜５2 がエッチ
ングストッパーとなり、余分のゲート絶縁膜４がエッチ
ングされることがなくなる。
１2 、ストレージキャパシタ電極３上のａ−Ｓｉ膜５2
とＳｉＮ膜６2 の積層体を含むＳｉＮ膜４の全面に保護
膜となるＳｉＮ膜１３をＰ−ＣＶＤによって形成し、こ
のＳｉＮ膜１３を選択的にエッチングしてソース電極１
１1 に達するコンタクトホール１３1 と、ストレージキ
ャパシタ電極３上のａ−Ｓｉ膜５2 に達するコンタクト
ホール１３2 を形成する。この工程において、ストレー
ジキャパシタ電極３の上のコンタクトホール１３ 2 をエ
ッチングによって形成する際、ａ−Ｓｉ膜５2 がエッチ
ングストッパーとなり、余分のゲート絶縁膜４がエッチ
ングされることがなくなる。
【００３２】第８工程（図４（Ｈ）参照） 第７工程で形成したコンタクトホール１３1 ，１３2 を
含むＳｉＮ膜１３の全面にＩＴＯ膜１４をスパッタによ
って形成し、パターニングして、ストレージキャパシタ
電極３の上に画素電極を形成し、画素電極とソース電極
１１1 を接続する配線を形成する。
含むＳｉＮ膜１３の全面にＩＴＯ膜１４をスパッタによ
って形成し、パターニングして、ストレージキャパシタ
電極３の上に画素電極を形成し、画素電極とソース電極
１１1 を接続する配線を形成する。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
チャネル保護層であるＳｉＮ膜６をパターニングする際
に用いるフォトレジスト膜を正面露光するときの露光マ
スクを一部変更するだけで、ストレージキャパシタの容
量のバラツキを均一化することができ、液晶表示面の表
示むらを解消し、表示品質を向上することができる。
チャネル保護層であるＳｉＮ膜６をパターニングする際
に用いるフォトレジスト膜を正面露光するときの露光マ
スクを一部変更するだけで、ストレージキャパシタの容
量のバラツキを均一化することができ、液晶表示面の表
示むらを解消し、表示品質を向上することができる。
【図１】本発明の薄膜トランジスタマトリクスの製造方
法の原理説明図であり、（Ａ）と（Ｂ）は各工程を示し
ている。
法の原理説明図であり、（Ａ）と（Ｂ）は各工程を示し
ている。
【図２】本発明の一実施例の薄膜トランジスタマトリク
スの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
スの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
【図３】本発明の一実施例の薄膜トランジスタマトリク
スの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
スの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
【図４】本発明の一実施例の薄膜トランジスタマトリク
スの製造工程説明図（３）であり、（Ｇ），（Ｈ）は各
工程を示している。
スの製造工程説明図（３）であり、（Ｇ），（Ｈ）は各
工程を示している。
【図５】従来の薄膜トランジスタマトリクスのＴＦＴ基
板の平面図である。
板の平面図である。
【図６】従来の薄膜トランジスタマトリクスの製造工程
説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示して
いる。
説明図（１）であり、（Ａ）〜（Ｃ）は各工程を示して
いる。
【図７】従来の薄膜トランジスタマトリクスの製造工程
説明図（２）であり、（Ｄ）〜（Ｆ）は各工程を示して
いる。
説明図（２）であり、（Ｄ）〜（Ｆ）は各工程を示して
いる。
【図８】従来の薄膜トランジスタマトリクスの製造工程
説明図（３）であり、（Ｇ），（Ｈ）は各工程を示して
いる。
説明図（３）であり、（Ｇ），（Ｈ）は各工程を示して
いる。
１ 透明なガラス基板 ２ ゲート電極 ３ ストレージキャパシタ電極 ４ ＳｉＮ膜 ５ ａ−Ｓｉ膜 ５1 ，５2 ａ−Ｓｉ膜 ６ ＳｉＮ膜 ６2 ＳｉＮ膜 ７1 ，７2 第１のレジスト膜 ８1 ，８2 遮光膜 ９ 露光マスク ６1 チャネル保護膜 １０，１０1 ，１０2 ｎ+ ａ−Ｓｉ膜 １１ Ｃｒ膜 １１1 ソース電極 １１2 ドレイン電極 １２1 ，１２2 第２のレジスト膜 １３ ＳｉＮ膜 １３1 ，１３2 コンタクトホール １４ ＩＴＯ膜
Claims (2)
- 【請求項１】 ゲート電極、ソース電極、ドレイン電
極、画素電極、ストレージキャパシタ電極およびそれら
に接続されるバスラインを有する薄膜トランジスタマト
リクスの製造方法において、薄膜トランジスタのチャネ
ル保護膜を形成する工程で用いるフォトレジスト膜を該
ストレージキャパシタ電極の上に残すことによって、該
ストレージキャパシタ電極の上のゲート絶縁膜の上に活
性層を形成するための半導体膜を残しておき、該半導体
膜を、該半導体膜の上に形成される保護膜をエッチング
して該ストレージキャパシタの対向電極を形成するため
のコンタクトホールをエッチングによって形成する際の
エッチングストッパーとすることを特徴とする薄膜トラ
ンジスタマトリクスの製造方法。 - 【請求項２】 薄膜トランジスタのチャネル保護膜を形
成する工程で用いるフォトレジスト膜をストレージキャ
パシタ電極上に残す方法として、該ストレージキャパシ
タ電極を露光マスクとして該フォトレジスト膜を露光す
ることを特徴とする請求項１に記載された薄膜トランジ
スタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557793A JPH06337436A (ja) | 1993-05-27 | 1993-05-27 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557793A JPH06337436A (ja) | 1993-05-27 | 1993-05-27 | 薄膜トランジスタマトリクスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337436A true JPH06337436A (ja) | 1994-12-06 |
Family
ID=14913630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12557793A Withdrawn JPH06337436A (ja) | 1993-05-27 | 1993-05-27 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337436A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19610283A1 (de) * | 1995-05-09 | 1996-11-14 | Lg Electronics Inc | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
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-
1993
- 1993-05-27 JP JP12557793A patent/JPH06337436A/ja not_active Withdrawn
Cited By (34)
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