JP3286930B2 - 薄膜トランジスタマトリクス基板 - Google Patents
薄膜トランジスタマトリクス基板Info
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- JP3286930B2 JP3286930B2 JP16765795A JP16765795A JP3286930B2 JP 3286930 B2 JP3286930 B2 JP 3286930B2 JP 16765795 A JP16765795 A JP 16765795A JP 16765795 A JP16765795 A JP 16765795A JP 3286930 B2 JP3286930 B2 JP 3286930B2
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- Japan
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- capacitor electrode
- electrode
- film
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ液晶表示装置等
に用いる薄膜トランジスタマトリクス基板に関する。近
年、ラップトップパーソナルコンピュータ、ワードプロ
セッサ、壁掛けテレビ、あるいは諸種の映像機器に使用
する薄膜トランジスタ（ＴＦＴ）マトリクス型カラー液
晶パネルの開発と量産化が鋭意進められている。ＴＦＴ
マトリクス型カラー液晶パネルは、その表示品質がＣＲ
Ｔと代替できる性能を確保できることが確認されつつあ
るが、価格、信頼性、製造歩留り等の点で産業上問題に
なっている。
に用いる薄膜トランジスタマトリクス基板に関する。近
年、ラップトップパーソナルコンピュータ、ワードプロ
セッサ、壁掛けテレビ、あるいは諸種の映像機器に使用
する薄膜トランジスタ（ＴＦＴ）マトリクス型カラー液
晶パネルの開発と量産化が鋭意進められている。ＴＦＴ
マトリクス型カラー液晶パネルは、その表示品質がＣＲ
Ｔと代替できる性能を確保できることが確認されつつあ
るが、価格、信頼性、製造歩留り等の点で産業上問題に
なっている。
【０００２】
【従来の技術】図８は、従来の薄膜トランジスタマトリ
クス基板の部分平面図である。この図において、１は透
明ガラス基板、２はゲート電極、４はゲート電極端子、
４1 はゲートバスライン、１０はドレイン電極端子、１
０1 はドレインバスライン、１１はソース電極、１２は
ドレイン電極、１３は第２蓄積容量電極、１５はコンタ
クトホール、１６はＩＴＯ膜である。なお、この図にお
ける符号は、図９における符号と一致させたため欠番を
生じている。
クス基板の部分平面図である。この図において、１は透
明ガラス基板、２はゲート電極、４はゲート電極端子、
４1 はゲートバスライン、１０はドレイン電極端子、１
０1 はドレインバスライン、１１はソース電極、１２は
ドレイン電極、１３は第２蓄積容量電極、１５はコンタ
クトホール、１６はＩＴＯ膜である。なお、この図にお
ける符号は、図９における符号と一致させたため欠番を
生じている。
【０００３】従来の薄膜トランジスタマトリクス基板に
おいては、透明ガラス基板１の上にマトリクス状に複数
のゲート電極２が形成され、各ゲート電極２にはゲート
バスライン４1 に接続され、ゲートバスライン４1 はゲ
ート電極端子４に接続されている。
おいては、透明ガラス基板１の上にマトリクス状に複数
のゲート電極２が形成され、各ゲート電極２にはゲート
バスライン４1 に接続され、ゲートバスライン４1 はゲ
ート電極端子４に接続されている。
【０００４】そして、これらのゲート電極２の上には、
ゲート絶縁膜を介して、ソース電極１１とドレイン電極
１２が対向して形成され、各ドレイン電極１２はドレイ
ンバスライン１０1 に接続され、ドレインバスライン１
０1 はドレイン電極端子１０に接続されている。
ゲート絶縁膜を介して、ソース電極１１とドレイン電極
１２が対向して形成され、各ドレイン電極１２はドレイ
ンバスライン１０1 に接続され、ドレインバスライン１
０1 はドレイン電極端子１０に接続されている。
【０００５】また、ゲート電極２とソース電極１１とド
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間、
および画素電極と第２蓄積容量電極１３の間はコンタク
トホール１５によって接続されている。なお、この図中
に記載されているＡ−Ｂ，Ｃ−Ｄ，Ｅ−Ｆ，Ｇ−Ｈの断
面は後に図９に示されており、その製造工程とともに説
明される。
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間、
および画素電極と第２蓄積容量電極１３の間はコンタク
トホール１５によって接続されている。なお、この図中
に記載されているＡ−Ｂ，Ｃ−Ｄ，Ｅ−Ｆ，Ｇ−Ｈの断
面は後に図９に示されており、その製造工程とともに説
明される。
【０００６】図９は、従来の薄膜トランジスタマトリク
ス基板の製造工程説明図である。この図において、１は
透明ガラス基板、２はゲート電極、３は第１蓄積容量電
極、４はゲート電極端子、５はＳｉＮ膜、６はａ−Ｓｉ
層、７はＳｉＮ膜、８はｎ+ ａ−Ｓｉ膜、９は金属膜、
１０はドレイン電極端子、１１はソース電極、１２はド
レイン電極、１３は第２蓄積容量電極、１４は２層目の
絶縁膜、１５はコンタクトホール、１６はＩＴＯ膜であ
る。
ス基板の製造工程説明図である。この図において、１は
透明ガラス基板、２はゲート電極、３は第１蓄積容量電
極、４はゲート電極端子、５はＳｉＮ膜、６はａ−Ｓｉ
層、７はＳｉＮ膜、８はｎ+ ａ−Ｓｉ膜、９は金属膜、
１０はドレイン電極端子、１１はソース電極、１２はド
レイン電極、１３は第２蓄積容量電極、１４は２層目の
絶縁膜、１５はコンタクトホール、１６はＩＴＯ膜であ
る。
【０００７】この製造工程説明図によって従来の薄膜ト
ランジスタマトリクス基板の製造方法の一例を説明す
る。なお、この図において示されるドレイン端子部（Ａ
−Ｂ）、画素部（Ｃ−Ｄ，Ｇ−Ｈ）、ゲート端子部（Ｅ
−Ｆ）は、図８において同符号を付した部分の断面を示
している。
ランジスタマトリクス基板の製造方法の一例を説明す
る。なお、この図において示されるドレイン端子部（Ａ
−Ｂ）、画素部（Ｃ−Ｄ，Ｇ−Ｈ）、ゲート端子部（Ｅ
−Ｆ）は、図８において同符号を付した部分の断面を示
している。
【０００８】第１工程（図９（ａ）参照） 透明ガラス基板１の上に、厚さ約１５００ÅのＣｒから
なる単層金属膜、またはＣｒとＡｌからなる２層金属膜
を形成し、選択的にエッチングすることによって、画素
部にゲート電極２と第１蓄積容量電極３を形成し、ゲー
ト端子部にゲート電極端子４を形成する。
なる単層金属膜、またはＣｒとＡｌからなる２層金属膜
を形成し、選択的にエッチングすることによって、画素
部にゲート電極２と第１蓄積容量電極３を形成し、ゲー
ト端子部にゲート電極端子４を形成する。
【０００９】第２工程（図９（ｂ）参照） 第１工程で形成したゲート電極２、第１蓄積容量電極
３、ゲート電極端子４を有する透明ガラス基板１の上
に、ゲート絶縁膜および蓄積容量絶縁膜となる厚さ約４
０００ÅのＳｉＮ膜５をＰ−ＣＶＤによって形成し、そ
の上に動作半導体層となる厚さ約１５０Åのａ−Ｓｉ層
６をＰ−ＣＶＤによって形成し、その上にチャネル保護
膜となる厚さ約１２００ÅのＳｉＮ膜７をＰ−ＣＶＤに
よって形成する。
３、ゲート電極端子４を有する透明ガラス基板１の上
に、ゲート絶縁膜および蓄積容量絶縁膜となる厚さ約４
０００ÅのＳｉＮ膜５をＰ−ＣＶＤによって形成し、そ
の上に動作半導体層となる厚さ約１５０Åのａ−Ｓｉ層
６をＰ−ＣＶＤによって形成し、その上にチャネル保護
膜となる厚さ約１２００ÅのＳｉＮ膜７をＰ−ＣＶＤに
よって形成する。
【００１０】第３工程（図９（ｃ）参照） 第２工程で形成したＳｉＮ膜７においてはゲート電極２
の直上以外の部分を選択的にエッチングして、ゲート電
極２の直上のみにチャネル保護膜７を残す。
の直上以外の部分を選択的にエッチングして、ゲート電
極２の直上のみにチャネル保護膜７を残す。
【００１１】第４工程（図９（ｄ）参照） ゲート電極２の直上にチャネル保護膜となるＳｉＮ膜７
を残した透明ガラス基板１の上に、コンタクト層となる
厚さ約３００Åのｎ+ ａ−Ｓｉ膜８をＰ−ＣＶＤによっ
て形成し、その上に、ソース電極とドレイン電極、ドレ
イン電極端子となる例えば厚さ２０００ÅのＴｉ単層、
あるいは、Ｔｉ／Ａｌ／Ｔｉの３層構造からなる金属膜
９を形成する。
を残した透明ガラス基板１の上に、コンタクト層となる
厚さ約３００Åのｎ+ ａ−Ｓｉ膜８をＰ−ＣＶＤによっ
て形成し、その上に、ソース電極とドレイン電極、ドレ
イン電極端子となる例えば厚さ２０００ÅのＴｉ単層、
あるいは、Ｔｉ／Ａｌ／Ｔｉの３層構造からなる金属膜
９を形成する。
【００１２】第５工程（図９（ｅ）参照） 第４工程で形成した金属膜９とｎ+ ａ−Ｓｉ膜８を選択
的にエッチングして、ドレイン電極端子１０を形成し、
画素部にソース電極１１とドレイン電極１２および第２
蓄積容量電極１３を形成する。
的にエッチングして、ドレイン電極端子１０を形成し、
画素部にソース電極１１とドレイン電極１２および第２
蓄積容量電極１３を形成する。
【００１３】第６工程（図９（ｆ）参照） ドレイン端子部とゲート端子部、および、画素部のソー
ス電極１１、ドレイン電極１２および第２蓄積容量電極
１３の上に、厚さ約３０００ÅのＳｉＮからなる２層目
の絶縁膜１４をＰ−ＣＶＤによって形成する。
ス電極１１、ドレイン電極１２および第２蓄積容量電極
１３の上に、厚さ約３０００ÅのＳｉＮからなる２層目
の絶縁膜１４をＰ−ＣＶＤによって形成する。
【００１４】第７工程（図９（ｇ）参照） 選択的にエッチングすることによって、ドレイン端子部
の中央部の２層目の絶縁膜１４を除去し、ゲート端子部
の中央部の２層目の絶縁膜１４とＳｉＮ膜５を除去し、
同時に第２蓄積容量電極１３とソース電極１１の上にコ
ンタクトホール１５を形成する。
の中央部の２層目の絶縁膜１４を除去し、ゲート端子部
の中央部の２層目の絶縁膜１４とＳｉＮ膜５を除去し、
同時に第２蓄積容量電極１３とソース電極１１の上にコ
ンタクトホール１５を形成する。
【００１５】第８工程（図９（ｈ）参照） ドレイン端子部の周辺部の２層目の絶縁膜１４と、ゲー
ト端子部の周辺部の２層目の絶縁膜１４と、画素部のコ
ンタクトホール１５を有する２層目の絶縁膜１４の上
に、画素電極とする厚さ約７００ÅのＩＴＯ膜１６を形
成する。
ト端子部の周辺部の２層目の絶縁膜１４と、画素部のコ
ンタクトホール１５を有する２層目の絶縁膜１４の上
に、画素電極とする厚さ約７００ÅのＩＴＯ膜１６を形
成する。
【００１６】第９工程（図９（ｉ）参照） ＩＴＯ膜１６を、コンタクトホール１５によってソース
電極１１と第２蓄積容量電極１３に接続し、ＩＴＯ膜１
６を選択的にエッチングすることによって画素電極を形
成して薄膜トランジスタマトリクス基板を完成する。
電極１１と第２蓄積容量電極１３に接続し、ＩＴＯ膜１
６を選択的にエッチングすることによって画素電極を形
成して薄膜トランジスタマトリクス基板を完成する。
【００１７】
【発明が解決しようとする課題】図１０，図１１は、従
来の薄膜トランジスタマトリクス基板の蓄積容量の欠陥
発生状態説明図であり、（ａ）〜（ｆ）は各工程を示し
ている。この図において、１は透明ガラス基板、３は第
１蓄積容量電極、５はＳｉＮ膜、５1 はピンホール、６
はａ−Ｓｉ層、８はｎ+ ａ−Ｓｉ膜、９は金属膜、９1
はピンホール、９2 はレジストパターン、１３は第２蓄
積容量電極、１４は２層目の絶縁膜、１５はコンタクト
ホール、１５1 はレジストパターン、１５2 は開口、１
６はＩＴＯ膜である。この図によって、従来の薄膜トラ
ンジスタマトリクス基板の製造工程による蓄積容量の欠
陥発生状態を説明する。
来の薄膜トランジスタマトリクス基板の蓄積容量の欠陥
発生状態説明図であり、（ａ）〜（ｆ）は各工程を示し
ている。この図において、１は透明ガラス基板、３は第
１蓄積容量電極、５はＳｉＮ膜、５1 はピンホール、６
はａ−Ｓｉ層、８はｎ+ ａ−Ｓｉ膜、９は金属膜、９1
はピンホール、９2 はレジストパターン、１３は第２蓄
積容量電極、１４は２層目の絶縁膜、１５はコンタクト
ホール、１５1 はレジストパターン、１５2 は開口、１
６はＩＴＯ膜である。この図によって、従来の薄膜トラ
ンジスタマトリクス基板の製造工程による蓄積容量の欠
陥発生状態を説明する。
【００１８】第１工程（図１０（ａ）参照） 透明ガラス基板１の上に、第１蓄積容量電極３を形成
し、その上にゲート絶縁膜および蓄積容量絶縁膜となる
ＳｉＮ膜５、動作半導体層となるａ−Ｓｉ層６、その上
にチャネル保護膜となるＳｉＮ膜７をＰ−ＣＶＤによっ
て形成する。その後、ゲート電極直上にチャネル保護膜
を残し、他は除去する。その上に、コンタクト層となる
ｎ+ ａ−Ｓｉ膜８をＰ−ＣＶＤによって形成し、その上
に金属膜（Ｔｉ又は複層）９を形成する。このように金
属膜９を形成する際、ｎ+ ａ−Ｓｉ膜８、あるいは金属
膜９を形成する工程における異物の混入によって、金属
膜９を形成した後の洗浄工程等で、金属膜９あるいはｎ
+ ａ−Ｓｉ膜８にピンホール９1 を生じる。
し、その上にゲート絶縁膜および蓄積容量絶縁膜となる
ＳｉＮ膜５、動作半導体層となるａ−Ｓｉ層６、その上
にチャネル保護膜となるＳｉＮ膜７をＰ−ＣＶＤによっ
て形成する。その後、ゲート電極直上にチャネル保護膜
を残し、他は除去する。その上に、コンタクト層となる
ｎ+ ａ−Ｓｉ膜８をＰ−ＣＶＤによって形成し、その上
に金属膜（Ｔｉ又は複層）９を形成する。このように金
属膜９を形成する際、ｎ+ ａ−Ｓｉ膜８、あるいは金属
膜９を形成する工程における異物の混入によって、金属
膜９を形成した後の洗浄工程等で、金属膜９あるいはｎ
+ ａ−Ｓｉ膜８にピンホール９1 を生じる。
【００１９】第２工程（図１０（ｂ）参照） 金属膜９をパターニングして第２蓄積容量電極１３を形
成するために、金属膜９の上にレジストパターン９2 を
形成する。
成するために、金属膜９の上にレジストパターン９2 を
形成する。
【００２０】第３工程（図１０（ｃ）参照） レジストパターン９2 をマスクにして金属膜９を選択的
にエッチングすることによって、ソース電極およびドレ
イン電極を形成するとともに、第２蓄積容量電極１３を
形成し、レジストパターン９2 を除去する。その際、第
１蓄積容量電極３の上に、ピンホール９1 を有する第２
蓄積容量電極１３が形成される。
にエッチングすることによって、ソース電極およびドレ
イン電極を形成するとともに、第２蓄積容量電極１３を
形成し、レジストパターン９2 を除去する。その際、第
１蓄積容量電極３の上に、ピンホール９1 を有する第２
蓄積容量電極１３が形成される。
【００２１】第４工程（図１１（ｄ）参照） ピンホール９1 を有する第２蓄積容量電極１３が形成さ
れた透明ガラス基板１の上に、２層目の絶縁膜１４を形
成し、その上に第２蓄積容量電極１３へのコンタクトホ
ール１５を形成するための、開口１５2 を有するレジス
トパターン１５ 1 を形成する。
れた透明ガラス基板１の上に、２層目の絶縁膜１４を形
成し、その上に第２蓄積容量電極１３へのコンタクトホ
ール１５を形成するための、開口１５2 を有するレジス
トパターン１５ 1 を形成する。
【００２２】第５工程（図１１（ｅ）参照） 開口１５2 を有するレジストパターン１５1 をマスクに
して２層目の絶縁膜１４をエッチングして、第２蓄積容
量電極１３へのコンタクトホール１５を形成する際、第
２蓄積容量電極１３にピンホール９1 があるため、この
ピンホール９1を通してＳｉＮ膜５がエッチングされ、
ＳｉＮ膜５に第１蓄積容量電極３に達するピンホール５
1 が形成される。
して２層目の絶縁膜１４をエッチングして、第２蓄積容
量電極１３へのコンタクトホール１５を形成する際、第
２蓄積容量電極１３にピンホール９1 があるため、この
ピンホール９1を通してＳｉＮ膜５がエッチングされ、
ＳｉＮ膜５に第１蓄積容量電極３に達するピンホール５
1 が形成される。
【００２３】第６工程（図１１（ｆ）参照） この上に画素電極を形成するためのＩＴＯ膜１６を形成
すると、画素電極であるＩＴＯ膜１６と第１蓄積容量電
極３との間が短絡して表示不良を発生させることにな
る。
すると、画素電極であるＩＴＯ膜１６と第１蓄積容量電
極３との間が短絡して表示不良を発生させることにな
る。
【００２４】本発明は、第２蓄積容量電極にピンホール
がある場合でも、画素電極と第１蓄積容量電極との間が
短絡しない薄膜トランジスタマトリクス基板を提供する
ことを目的とする。
がある場合でも、画素電極と第１蓄積容量電極との間が
短絡しない薄膜トランジスタマトリクス基板を提供する
ことを目的とする。
【００２５】
【課題を解決するための手段】本発明に依る薄膜トラン
ジスタマトリクス基板に於いては、 （１）透明絶縁基板上にゲートバスラインとドレインバ
スラインがマトリクス状に形成され、ゲートバスライン
とドレインバスラインの交点付近の薄膜トランジスタを
介して画素電極が形成され、画素電極が形成された領域
には第１蓄積容量電極および１層目の絶縁膜を介し薄膜
トランジスタのソース電極及びドレイン電極と同一材料
を含む材料からなる第２蓄積容量電極が形成され、その
上に２層目の絶縁膜が形成され、２層目の絶縁膜に第２
蓄積容量電極に達するコンタクトホールが形成され、そ
の上に形成される画素電極がコンタクトホールを通して
第２蓄積容量電極に接続され、第２蓄積容量電極の少な
くとも一部の幅が第１蓄積容量電極の幅より大きく、第
２蓄積容量電極の第１蓄積容量電極より外側に張り出す
部分の２層目の絶縁膜に第２蓄積容量電極に達するコン
タクトホールを形成したことを特徴とするか、或いは、 （２）前記（１）に於いて、第２蓄積容量電極の長手方
向の一部にコンタクトホール形成用領域を設け、この領
域は第１蓄積容量電極から外側に張り出し、コンタクト
ホールが入る大きさを有することを特徴とするか、或い
は、 （３）前記（２）に於いて、コンタクトホール形成用領
域を含めた第２蓄積容量電極の幅の全域が第１蓄積容量
電極の幅より広いことを特徴とするか、或いは、 （４）前記（２）に於いて、コンタクトホール形成用領
域を除く第２蓄積容量電極の幅が第１蓄積容量電極の幅
より狭いことを特徴とする。
ジスタマトリクス基板に於いては、 （１）透明絶縁基板上にゲートバスラインとドレインバ
スラインがマトリクス状に形成され、ゲートバスライン
とドレインバスラインの交点付近の薄膜トランジスタを
介して画素電極が形成され、画素電極が形成された領域
には第１蓄積容量電極および１層目の絶縁膜を介し薄膜
トランジスタのソース電極及びドレイン電極と同一材料
を含む材料からなる第２蓄積容量電極が形成され、その
上に２層目の絶縁膜が形成され、２層目の絶縁膜に第２
蓄積容量電極に達するコンタクトホールが形成され、そ
の上に形成される画素電極がコンタクトホールを通して
第２蓄積容量電極に接続され、第２蓄積容量電極の少な
くとも一部の幅が第１蓄積容量電極の幅より大きく、第
２蓄積容量電極の第１蓄積容量電極より外側に張り出す
部分の２層目の絶縁膜に第２蓄積容量電極に達するコン
タクトホールを形成したことを特徴とするか、或いは、 （２）前記（１）に於いて、第２蓄積容量電極の長手方
向の一部にコンタクトホール形成用領域を設け、この領
域は第１蓄積容量電極から外側に張り出し、コンタクト
ホールが入る大きさを有することを特徴とするか、或い
は、 （３）前記（２）に於いて、コンタクトホール形成用領
域を含めた第２蓄積容量電極の幅の全域が第１蓄積容量
電極の幅より広いことを特徴とするか、或いは、 （４）前記（２）に於いて、コンタクトホール形成用領
域を除く第２蓄積容量電極の幅が第１蓄積容量電極の幅
より狭いことを特徴とする。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【作用】本発明においては、画素電極と第２蓄積電極の
間を接続するためにその下の絶縁膜にコンタクトホール
を形成する工程で、第２蓄積容量電極に達するピンホー
ルが形成されても、さらにその下の絶縁膜に第１蓄積容
量電極に達するピンホールが形成されないようにする。
または第２蓄積容量電極上にコンタクトホールを設けな
いようにする。その具体的な手段としては下記のものが
ある。
間を接続するためにその下の絶縁膜にコンタクトホール
を形成する工程で、第２蓄積容量電極に達するピンホー
ルが形成されても、さらにその下の絶縁膜に第１蓄積容
量電極に達するピンホールが形成されないようにする。
または第２蓄積容量電極上にコンタクトホールを設けな
いようにする。その具体的な手段としては下記のものが
ある。
【００３１】（手段１）第１蓄積容量電極の幅より第２
蓄積容量電極の幅を大きくする。なお、開口率等の問題
から、コンタクトホールが入る大きさで第２蓄積容量電
極の一部を拡げる形をとる。このようにすると、第１蓄
積容量電極より外側にコンタクトホールを設けることに
よって、第２蓄積容量電極の下の絶縁膜にピンホールが
発生しても、画素電極であるＩＴＯ膜と第１蓄積容量電
極が接触することは避けられる。
蓄積容量電極の幅を大きくする。なお、開口率等の問題
から、コンタクトホールが入る大きさで第２蓄積容量電
極の一部を拡げる形をとる。このようにすると、第１蓄
積容量電極より外側にコンタクトホールを設けることに
よって、第２蓄積容量電極の下の絶縁膜にピンホールが
発生しても、画素電極であるＩＴＯ膜と第１蓄積容量電
極が接触することは避けられる。
【００３２】（手段２）第１蓄積容量電極を形成せず、
第２蓄積容量電極と画素電極を形成するＩＴＯ膜によっ
て蓄積容量を形成する。この場合は、第２蓄積容量電極
はバスラインとしなければならないため、ドレインバス
ラインと交差する部分はドレインバスラインを分割し、
後で独立したパターンによって電気的に接続する形をと
る。ただし、容量が従来のものと異ならないようにする
ためには、第２蓄積容量電極の上に形成する２層目の絶
縁膜をゲート絶縁膜と同じ膜厚にする等、設計に変更を
加えることが必要である。この場合は、コンタクトホー
ルを第２蓄積容量電極上に形成する必要がないため、第
１蓄積容量電極と短絡するピンホールが発生することは
ない。
第２蓄積容量電極と画素電極を形成するＩＴＯ膜によっ
て蓄積容量を形成する。この場合は、第２蓄積容量電極
はバスラインとしなければならないため、ドレインバス
ラインと交差する部分はドレインバスラインを分割し、
後で独立したパターンによって電気的に接続する形をと
る。ただし、容量が従来のものと異ならないようにする
ためには、第２蓄積容量電極の上に形成する２層目の絶
縁膜をゲート絶縁膜と同じ膜厚にする等、設計に変更を
加えることが必要である。この場合は、コンタクトホー
ルを第２蓄積容量電極上に形成する必要がないため、第
１蓄積容量電極と短絡するピンホールが発生することは
ない。
【００３３】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１、図２は、第１実施例の薄膜トラン
ジスタマトリクス基板の製造工程説明図であり（ａ）〜
（ｇ）は各工程を示している。この図において、１は透
明ガラス基板、３は第１蓄積容量電極、５はＳｉＮ膜、
６はａ−Ｓｉ層、１３は第２蓄積容量電極、８はｎ+ ａ
−Ｓｉ膜、９は金属膜、９2 はレジストパターン、１４
は２層目の絶縁膜、１５はコンタクトホール、１５1 は
レジストパターン、１５2 は開口、１６はＩＴＯ膜であ
る。この製造工程説明図によって第１実施例の薄膜トラ
ンジスタマトリクス基板の製造方法を蓄積容量電極の形
成方法を中心として説明する。
ジスタマトリクス基板の製造工程説明図であり（ａ）〜
（ｇ）は各工程を示している。この図において、１は透
明ガラス基板、３は第１蓄積容量電極、５はＳｉＮ膜、
６はａ−Ｓｉ層、１３は第２蓄積容量電極、８はｎ+ ａ
−Ｓｉ膜、９は金属膜、９2 はレジストパターン、１４
は２層目の絶縁膜、１５はコンタクトホール、１５1 は
レジストパターン、１５2 は開口、１６はＩＴＯ膜であ
る。この製造工程説明図によって第１実施例の薄膜トラ
ンジスタマトリクス基板の製造方法を蓄積容量電極の形
成方法を中心として説明する。
【００３４】第１工程（図１（ａ）参照） 透明ガラス基板１の上に、厚さ約１５００ÅのＣｒから
なる金属膜を形成し、選択的にエッチングすることによ
って、第１蓄積容量電極３を形成する。そしてその上
に、ゲート絶縁膜および蓄積容量絶縁膜となる厚さ約４
０００ÅのＳｉＮ膜５、その上に動作半導体層となる厚
さ約１５０Åのａ−Ｓｉ層６、チャネル保護膜となる厚
さ約１２００ÅのＳｉＮ膜７をこの順にＰ−ＣＶＤによ
って形成し、ゲート電極直上にネチャネル保護膜を残し
て他は除去する。
なる金属膜を形成し、選択的にエッチングすることによ
って、第１蓄積容量電極３を形成する。そしてその上
に、ゲート絶縁膜および蓄積容量絶縁膜となる厚さ約４
０００ÅのＳｉＮ膜５、その上に動作半導体層となる厚
さ約１５０Åのａ−Ｓｉ層６、チャネル保護膜となる厚
さ約１２００ÅのＳｉＮ膜７をこの順にＰ−ＣＶＤによ
って形成し、ゲート電極直上にネチャネル保護膜を残し
て他は除去する。
【００３５】その上に、ソース電極と、ドレイン電極、
第２蓄積容量電極１３を形成するためにコンタクト層と
なる厚さ約３００Åのｎ+ ａ−Ｓｉ膜８を形成し、その
上に、厚さ約２０００ÅのＴｉ膜または複層膜Ｔｉ／Ａ
ｌ／Ｔｉの複層膜である金属膜９を形成する。
第２蓄積容量電極１３を形成するためにコンタクト層と
なる厚さ約３００Åのｎ+ ａ−Ｓｉ膜８を形成し、その
上に、厚さ約２０００ÅのＴｉ膜または複層膜Ｔｉ／Ａ
ｌ／Ｔｉの複層膜である金属膜９を形成する。
【００３６】第２工程（図１（ｂ）参照） 金属膜９を選択的にエッチングしてソース電極、ドレイ
ン電極および第２蓄積容量電極１３を形成する際、レジ
ストパターン９2 の一部を第１蓄積容量電極３より大き
くしてパターニングする。
ン電極および第２蓄積容量電極１３を形成する際、レジ
ストパターン９2 の一部を第１蓄積容量電極３より大き
くしてパターニングする。
【００３７】第３工程（図１（ｃ）参照） このレジストパターン９2 をマスクにして、ソース電
極、ドレイン電極を形成すると同時に、金属膜９、ｎ+
ａ−Ｓｉ膜８、ａ−Ｓｉ層６を選択的にエッチングし
て、一部が第１蓄積容量電極３より大きい第２蓄積容量
電極１３を形成する。その後、レジストパターン９2 を
除去する。
極、ドレイン電極を形成すると同時に、金属膜９、ｎ+
ａ−Ｓｉ膜８、ａ−Ｓｉ層６を選択的にエッチングし
て、一部が第１蓄積容量電極３より大きい第２蓄積容量
電極１３を形成する。その後、レジストパターン９2 を
除去する。
【００３８】第４工程（図１（ｄ）参照） その上に、厚さ約４０００ÅのＳｉＮ膜からなる２層目
の絶縁膜１４をＰ−ＣＶＤによって形成する。
の絶縁膜１４をＰ−ＣＶＤによって形成する。
【００３９】第５工程（図２（ｅ）参照） ２層目の絶縁膜１４の上に、第２蓄積容量電極１３への
コンタクトホール１５を形成するための、第２蓄積容量
電極１３の第１蓄積容量電極３の外側に延びる部分に開
口１５2 を有するレジストパターン１５1 を形成する。
コンタクトホール１５を形成するための、第２蓄積容量
電極１３の第１蓄積容量電極３の外側に延びる部分に開
口１５2 を有するレジストパターン１５1 を形成する。
【００４０】第６工程（図２（ｆ）参照） 開口１５2 を有するレジストパターン１５1 をマスクに
して２層目の絶縁膜１４を選択的にエッチングして、第
２蓄積容量電極１３へのコンタクトホール１５を形成す
る。
して２層目の絶縁膜１４を選択的にエッチングして、第
２蓄積容量電極１３へのコンタクトホール１５を形成す
る。
【００４１】第７工程（図２（ｇ）参照） コンタクトホール１５を有する２層目の絶縁膜１４の上
に、画素電極とする厚さ約７００ÅのＩＴＯ膜１６を形
成し、第２蓄積容量電極１３に接続し、ＩＴＯ膜１６を
選択的にエッチングすることによって画素電極を形成し
て薄膜トランジスタマトリクス基板を完成する。
に、画素電極とする厚さ約７００ÅのＩＴＯ膜１６を形
成し、第２蓄積容量電極１３に接続し、ＩＴＯ膜１６を
選択的にエッチングすることによって画素電極を形成し
て薄膜トランジスタマトリクス基板を完成する。
【００４２】図３は、第１実施例の薄膜トランジスタマ
トリクス基板の説明図である。この図において、１は透
明ガラス基板、２はゲート電極、３は第１蓄積容量電
極、４1 はゲートバスライン、１０1 はドレインバスラ
イン、１１はソース電極、１２はドレイン電極、１３は
第２蓄積容量電極、１５はコンタクトホール、１６はＩ
ＴＯ膜である。
トリクス基板の説明図である。この図において、１は透
明ガラス基板、２はゲート電極、３は第１蓄積容量電
極、４1 はゲートバスライン、１０1 はドレインバスラ
イン、１１はソース電極、１２はドレイン電極、１３は
第２蓄積容量電極、１５はコンタクトホール、１６はＩ
ＴＯ膜である。
【００４３】第１実施例の薄膜トランジスタマトリクス
基板においては、透明ガラス基板１の上にマトリクス状
に複数のゲート電極２と第１蓄積容量電極３が形成さ
れ、各ゲート電極２にはゲートバスライン４1 に接続さ
れている。そして、これらのゲート電極２の上には、ゲ
ート絶縁膜を介して、ソース電極１１とドレイン電極１
２が対向して形成され、各ドレイン電極１２はドレイン
バスライン１０1 に接続されている。
基板においては、透明ガラス基板１の上にマトリクス状
に複数のゲート電極２と第１蓄積容量電極３が形成さ
れ、各ゲート電極２にはゲートバスライン４1 に接続さ
れている。そして、これらのゲート電極２の上には、ゲ
ート絶縁膜を介して、ソース電極１１とドレイン電極１
２が対向して形成され、各ドレイン電極１２はドレイン
バスライン１０1 に接続されている。
【００４４】また、ゲート電極２とソース電極１１とド
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間、
および画素電極と第２蓄積容量電極１３の間はコンタク
トホール１５によって接続されている。
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間、
および画素電極と第２蓄積容量電極１３の間はコンタク
トホール１５によって接続されている。
【００４５】この実施例においては、第２蓄積容量電極
１３の上に形成された２層目の絶縁膜１４に、第２蓄積
容量電極１３に達するコンタクトホール１５によって接
続する際、第２蓄積容量電極１３の幅を第１蓄積容量電
極３より広くし、かつ、その一部を第１蓄積容量電極３
より張り出した部分を生成し、この張り出した部分にコ
ンタクトホール１５を形成している。
１３の上に形成された２層目の絶縁膜１４に、第２蓄積
容量電極１３に達するコンタクトホール１５によって接
続する際、第２蓄積容量電極１３の幅を第１蓄積容量電
極３より広くし、かつ、その一部を第１蓄積容量電極３
より張り出した部分を生成し、この張り出した部分にコ
ンタクトホール１５を形成している。
【００４６】したがって、この実施例の薄膜トランジス
タマトリクス基板の製造方法によると、第２蓄積容量電
極１３にピンホールが発生しても、このピンホールを通
してコンタクトホール１５が第１蓄積容量電極３にまで
延び、コンタクトホール１５と第１蓄積容量電極３の間
を短絡させることがない。
タマトリクス基板の製造方法によると、第２蓄積容量電
極１３にピンホールが発生しても、このピンホールを通
してコンタクトホール１５が第１蓄積容量電極３にまで
延び、コンタクトホール１５と第１蓄積容量電極３の間
を短絡させることがない。
【００４７】（第２実施例）図４は、第２実施例の薄膜
トランジスタマトリクス基板の製造工程説明図であり、
（ａ）は断面図、（ｂ）は平面図である。この図におい
て、１は透明ガラス基板、３は第１蓄積容量電極、５は
ＳｉＮ膜、６はａ−Ｓｉ層、８はｎ+ ａ−Ｓｉ膜、９は
金属膜、１３は第２蓄積容量電極、１４は２層目の絶縁
膜、１５はコンタクトホール、１６はＩＴＯ膜である。
トランジスタマトリクス基板の製造工程説明図であり、
（ａ）は断面図、（ｂ）は平面図である。この図におい
て、１は透明ガラス基板、３は第１蓄積容量電極、５は
ＳｉＮ膜、６はａ−Ｓｉ層、８はｎ+ ａ−Ｓｉ膜、９は
金属膜、１３は第２蓄積容量電極、１４は２層目の絶縁
膜、１５はコンタクトホール、１６はＩＴＯ膜である。
【００４８】第１工程（図４（ａ）参照） 透明ガラス基板１の上に、第１蓄積容量電極３を形成
し、その上に、ＳｉＮ膜５を形成し、その上に、ａ−Ｓ
ｉ層６、コンタクト層となるｎ+ ａ−Ｓｉ膜８、第２蓄
積容量電極１３となる金属膜９を形成する。
し、その上に、ＳｉＮ膜５を形成し、その上に、ａ−Ｓ
ｉ層６、コンタクト層となるｎ+ ａ−Ｓｉ膜８、第２蓄
積容量電極１３となる金属膜９を形成する。
【００４９】そして、金属膜９等を選択的にエッチング
してソース電極、ドレイン電極および第２蓄積容量電極
１３を形成する際、第２蓄積容量電極１３の幅を第１蓄
積容量電極３より小さくし、第２蓄積容量電極１３の一
部に第１蓄積容量電極３から張り出した部分を形成す
る。そして、また、第２蓄積容量電極１３の上に２層目
の絶縁膜１４を形成し、この２層目の絶縁膜１４の、第
２蓄積容量電極１３の一部に第１蓄積容量電極３から張
り出した部分に第２蓄積容量電極１３へのコンタクトホ
ール１５を形成し、その上に、画素電極とするＩＴＯ膜
１６を形成し、第２蓄積容量電極１３に接続し、ＩＴＯ
膜１６を選択的にエッチングして画素電極を形成して薄
膜トランジスタマトリクス基板を完成する。
してソース電極、ドレイン電極および第２蓄積容量電極
１３を形成する際、第２蓄積容量電極１３の幅を第１蓄
積容量電極３より小さくし、第２蓄積容量電極１３の一
部に第１蓄積容量電極３から張り出した部分を形成す
る。そして、また、第２蓄積容量電極１３の上に２層目
の絶縁膜１４を形成し、この２層目の絶縁膜１４の、第
２蓄積容量電極１３の一部に第１蓄積容量電極３から張
り出した部分に第２蓄積容量電極１３へのコンタクトホ
ール１５を形成し、その上に、画素電極とするＩＴＯ膜
１６を形成し、第２蓄積容量電極１３に接続し、ＩＴＯ
膜１６を選択的にエッチングして画素電極を形成して薄
膜トランジスタマトリクス基板を完成する。
【００５０】この実施例においては、第１蓄積容量電極
３の縁部によって形成される段差を緩和することができ
る。
３の縁部によって形成される段差を緩和することができ
る。
【００５１】（第３実施例）図５、図６は、第３実施例
の薄膜トランジスタマトリクス基板の製造工程説明図で
あり（ａ）〜（ｇ）は各工程を示している。この図にお
いて、１は透明ガラス基板、５はＳｉＮ膜、６はａ−Ｓ
ｉ層、８はｎ+ ａ−Ｓｉ膜、９は金属膜、９2 はレジス
トパターン、９3 は開口、１０1 はドレインバスライ
ン、１３1 は蓄積容量電極バスライン、１４は２層目の
絶縁膜、１５はコンタクトホール、１６はＩＴＯ膜であ
る。
の薄膜トランジスタマトリクス基板の製造工程説明図で
あり（ａ）〜（ｇ）は各工程を示している。この図にお
いて、１は透明ガラス基板、５はＳｉＮ膜、６はａ−Ｓ
ｉ層、８はｎ+ ａ−Ｓｉ膜、９は金属膜、９2 はレジス
トパターン、９3 は開口、１０1 はドレインバスライ
ン、１３1 は蓄積容量電極バスライン、１４は２層目の
絶縁膜、１５はコンタクトホール、１６はＩＴＯ膜であ
る。
【００５２】この製造工程説明図によって第３実施例の
薄膜トランジスタマトリクス基板の製造方法を蓄積容量
電極の形成方法を中心として説明する。なお、この実施
例はドレインバスライン１０1 の一部を一方の電極とし
て用いて蓄積容量を形成するほかは第１実施例とほぼ同
様であるため、この図はドレインバスライン１０1 に沿
った断面（図７のＡ−Ｂ）を示している。
薄膜トランジスタマトリクス基板の製造方法を蓄積容量
電極の形成方法を中心として説明する。なお、この実施
例はドレインバスライン１０1 の一部を一方の電極とし
て用いて蓄積容量を形成するほかは第１実施例とほぼ同
様であるため、この図はドレインバスライン１０1 に沿
った断面（図７のＡ−Ｂ）を示している。
【００５３】第１工程（図５（ａ）参照） 透明ガラス基板１の上に金属膜を形成し、この金属膜を
選択的にエッチングすることによってゲート電極を形成
する。この実施例においては、第１実施例と異なり第１
蓄積容量電極を形成しない。そしてその上に、ゲート絶
縁膜となるＳｉＮ膜５、動作半導体層となるａ−Ｓｉ層
６、チャネル保護膜のＳｉＮ膜を成膜し、ゲート電極直
上にチャネル保護膜を残し、他は除去する。
選択的にエッチングすることによってゲート電極を形成
する。この実施例においては、第１実施例と異なり第１
蓄積容量電極を形成しない。そしてその上に、ゲート絶
縁膜となるＳｉＮ膜５、動作半導体層となるａ−Ｓｉ層
６、チャネル保護膜のＳｉＮ膜を成膜し、ゲート電極直
上にチャネル保護膜を残し、他は除去する。
【００５４】第２工程（図５（ｂ）参照） その上に、ソース電極と、ドレイン電極、ドレインバス
ライン１０1 、蓄積容量電極バスライン１３1 を形成す
るためにコンタクト層となる厚さ約３００Åのｎ+ ａ−
Ｓｉ膜８と、厚さ約２０００ÅのＴｉ膜またはＴｉ／Ａ
ｌ／Ｔｉ膜等の金属膜９を形成する。
ライン１０1 、蓄積容量電極バスライン１３1 を形成す
るためにコンタクト層となる厚さ約３００Åのｎ+ ａ−
Ｓｉ膜８と、厚さ約２０００ÅのＴｉ膜またはＴｉ／Ａ
ｌ／Ｔｉ膜等の金属膜９を形成する。
【００５５】第３工程（図５（ｃ）参照） ソース電極と、ドレイン電極、ドレインバスライン１０
1 、蓄積容量電極バスライン１３1 を形成するためのレ
ジストパターン９2 を形成する際、ドレインバスライン
１０1 に沿って２箇所に開口を形成する。
1 、蓄積容量電極バスライン１３1 を形成するためのレ
ジストパターン９2 を形成する際、ドレインバスライン
１０1 に沿って２箇所に開口を形成する。
【００５６】第４工程（図５（ｄ）参照） レジストパターン９2 をマスクにして金属膜９等を選択
的にエッチングして、ソース電極と、ドレイン電極、ド
レインバスライン１０1 を形成する工程で、蓄積容量電
極バスライン１３1 を形成し、ドレインバスライン１０
1 を２箇所で切断する。その後、レジストパターン９2
を剥離する。
的にエッチングして、ソース電極と、ドレイン電極、ド
レインバスライン１０1 を形成する工程で、蓄積容量電
極バスライン１３1 を形成し、ドレインバスライン１０
1 を２箇所で切断する。その後、レジストパターン９2
を剥離する。
【００５７】第５工程（図６（ｅ）参照） その上に、厚さ約３０００ÅのＳｉＮ膜からなる２層目
の絶縁膜１４をＰ−ＣＶＤによって形成する。
の絶縁膜１４をＰ−ＣＶＤによって形成する。
【００５８】第６工程（図６（ｆ）参照） ２層目の絶縁膜１４の上に、ソース電極と分割した両サ
イドのドレインバスライン１０1 の端部の上に開口を有
するレジストパターンを形成し、このレジストパターン
をマスクにして２層目の絶縁膜１４を選択的にエッチン
グして分割されたドレインバスライン１０1 等に達する
コンタクトホール１５を形成する。
イドのドレインバスライン１０1 の端部の上に開口を有
するレジストパターンを形成し、このレジストパターン
をマスクにして２層目の絶縁膜１４を選択的にエッチン
グして分割されたドレインバスライン１０1 等に達する
コンタクトホール１５を形成する。
【００５９】第７工程（図６（ｇ）参照） コンタクトホール１５を有する２層目の絶縁膜１４の上
に、厚さ約７００ÅのＩＴＯ膜１６を形成し、選択的に
エッチングして画素電極を形成する工程で、電気的に独
立したＩＴＯ膜１６を形成し、この独立したＩＴＯ膜１
６によって分割したドレインバスライン１０1 を接続
し、このＩＴＯ膜１６と２層目の絶縁膜１４と蓄積容量
電極バスライン１３1 によって蓄積容量を形成して薄膜
トランジスタマトリクス基板を完成する。
に、厚さ約７００ÅのＩＴＯ膜１６を形成し、選択的に
エッチングして画素電極を形成する工程で、電気的に独
立したＩＴＯ膜１６を形成し、この独立したＩＴＯ膜１
６によって分割したドレインバスライン１０1 を接続
し、このＩＴＯ膜１６と２層目の絶縁膜１４と蓄積容量
電極バスライン１３1 によって蓄積容量を形成して薄膜
トランジスタマトリクス基板を完成する。
【００６０】図７は、第３実施例の薄膜トランジスタマ
トリクス基板の説明図である。この図において、１は透
明ガラス基板、２はゲート電極、４1 はゲートバスライ
ン、１１はソース電極、１２はドレイン電極、１０1 は
ドレインバスライン、１３1 は蓄積容量電極バスライ
ン、１６はＩＴＯ膜、１５はコンタクトホール、１６は
ＩＴＯ膜である。
トリクス基板の説明図である。この図において、１は透
明ガラス基板、２はゲート電極、４1 はゲートバスライ
ン、１１はソース電極、１２はドレイン電極、１０1 は
ドレインバスライン、１３1 は蓄積容量電極バスライ
ン、１６はＩＴＯ膜、１５はコンタクトホール、１６は
ＩＴＯ膜である。
【００６１】第３実施例の薄膜トランジスタマトリクス
基板においては、透明ガラス基板１の上にマトリクス状
に複数のゲート電極２が形成され、各ゲート電極２には
ゲートバスライン４1 に接続されている。そして、これ
らのゲート電極２の上には、ゲート絶縁膜を介して、ソ
ース電極１１とドレイン電極１２が対向して形成され、
各ドレイン電極１２はドレインバスライン１０1 に接続
され、また、蓄積容量電極バスライン１３1 が形成され
ている。
基板においては、透明ガラス基板１の上にマトリクス状
に複数のゲート電極２が形成され、各ゲート電極２には
ゲートバスライン４1 に接続されている。そして、これ
らのゲート電極２の上には、ゲート絶縁膜を介して、ソ
ース電極１１とドレイン電極１２が対向して形成され、
各ドレイン電極１２はドレインバスライン１０1 に接続
され、また、蓄積容量電極バスライン１３1 が形成され
ている。
【００６２】また、ゲート電極２とソース電極１１とド
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間コ
ンタクトホール１５によって接続されている。
レイン電極１２によって形成される薄膜トランジスタの
上には、２層目の絶縁膜を介してＩＴＯ膜１６からなる
画素電極が形成され、画素電極とソース電極１１の間コ
ンタクトホール１５によって接続されている。
【００６３】この実施例においては、ドレインバスライ
ン１０1 が２箇所で切断され、分割されており、その上
に形成された２層目の絶縁膜に分割されたドレインバス
ライン１０1 の端部にコンタクトホール１５が形成さ
れ、このコンタクトホール１５を介して、その上に形成
した電気的に独立したＩＴＯ膜１６によって分割したド
レインバスライン１０1 を接続し、このＩＴＯ膜１６と
２層目の絶縁膜１４と蓄積容量電極バスライン１３1 に
よって蓄積容量を形成している。
ン１０1 が２箇所で切断され、分割されており、その上
に形成された２層目の絶縁膜に分割されたドレインバス
ライン１０1 の端部にコンタクトホール１５が形成さ
れ、このコンタクトホール１５を介して、その上に形成
した電気的に独立したＩＴＯ膜１６によって分割したド
レインバスライン１０1 を接続し、このＩＴＯ膜１６と
２層目の絶縁膜１４と蓄積容量電極バスライン１３1 に
よって蓄積容量を形成している。
【００６４】したがって、この実施例の薄膜トランジス
タマトリクス基板の製造方法によると、蓄積容量電極バ
スライン１３1 にピンホールが発生しても、その下に第
１蓄積容量電極が存在しないため、従来技術による欠点
であった、画素電極と第１蓄積容量電極３の間の短絡を
防ぐことができる。
タマトリクス基板の製造方法によると、蓄積容量電極バ
スライン１３1 にピンホールが発生しても、その下に第
１蓄積容量電極が存在しないため、従来技術による欠点
であった、画素電極と第１蓄積容量電極３の間の短絡を
防ぐことができる。
【００６５】
【発明の効果】以上説明したように、本発明によると、
第２蓄積容量電極に設けた第１蓄積容量電極から張り出
した部分にコンタクトホールを形成することにより、第
２蓄積容量電極にピンホールが発生してもＩＴＯ膜で第
１蓄積容量電極と短絡することがなく、また、第２蓄積
容量電極の幅を第１蓄積容量電極より狭くすることによ
り、第１蓄積容量電極との段差を緩和することができ
る。
第２蓄積容量電極に設けた第１蓄積容量電極から張り出
した部分にコンタクトホールを形成することにより、第
２蓄積容量電極にピンホールが発生してもＩＴＯ膜で第
１蓄積容量電極と短絡することがなく、また、第２蓄積
容量電極の幅を第１蓄積容量電極より狭くすることによ
り、第１蓄積容量電極との段差を緩和することができ
る。
【００６６】また、第２蓄積容量電極に相当する蓄積容
量電極バスラインをドレインバスライン等を形成するた
めの金属膜で形成し、その上に形成する２層目の絶縁膜
を誘電体とし、この２層目の絶縁膜の上に形成する画素
電極用のＩＴＯ膜から電気的に独立して形成されたＩＴ
Ｏ膜でドレインバスラインを電気的に接続し、このＩＴ
Ｏ膜を他方の電極とする蓄積容量を構成すると、蓄積容
量電極バスライン上にはコンタクトホールは設けないた
め、従来の問題点を解消することができる。
量電極バスラインをドレインバスライン等を形成するた
めの金属膜で形成し、その上に形成する２層目の絶縁膜
を誘電体とし、この２層目の絶縁膜の上に形成する画素
電極用のＩＴＯ膜から電気的に独立して形成されたＩＴ
Ｏ膜でドレインバスラインを電気的に接続し、このＩＴ
Ｏ膜を他方の電極とする蓄積容量を構成すると、蓄積容
量電極バスライン上にはコンタクトホールは設けないた
め、従来の問題点を解消することができる。
【図１】第１実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（１）であり（ａ）〜（ｄ）は各工程
を示している。
の製造工程説明図（１）であり（ａ）〜（ｄ）は各工程
を示している。
【図２】第１実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（２）であり（ｅ）〜（ｇ）は各工程
を示している。
の製造工程説明図（２）であり（ｅ）〜（ｇ）は各工程
を示している。
【図３】第１実施例の薄膜トランジスタマトリクス基板
の説明図である。
の説明図である。
【図４】第２実施例の薄膜トランジスタマトリクス基板
の製造工程説明図であり、（ａ）は断面図、（ｂ）は平
面図である。
の製造工程説明図であり、（ａ）は断面図、（ｂ）は平
面図である。
【図５】第３実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（１）であり（ａ）〜（ｄ）は各工程
を示している。
の製造工程説明図（１）であり（ａ）〜（ｄ）は各工程
を示している。
【図６】第３実施例の薄膜トランジスタマトリクス基板
の製造工程説明図（２）であり（ｅ）〜（ｇ）は各工程
を示している。
の製造工程説明図（２）であり（ｅ）〜（ｇ）は各工程
を示している。
【図７】第３実施例の薄膜トランジスタマトリクス基板
の説明図である。
の説明図である。
【図８】従来の薄膜トランジスタマトリクス基板の部分
平面図である。
平面図である。
【図９】従来の薄膜トランジスタマトリクス基板の製造
工程説明図である。
工程説明図である。
【図１０】従来の薄膜トランジスタマトリクス基板の蓄
積容量の欠陥発生状態説明図（１）であり、（ａ）〜
（ｃ）は各工程を示している。
積容量の欠陥発生状態説明図（１）であり、（ａ）〜
（ｃ）は各工程を示している。
【図１１】従来の薄膜トランジスタマトリクス基板の蓄
積容量の欠陥発生状態説明図（２）であり、（ｄ）〜
（ｆ）は各工程を示している。
積容量の欠陥発生状態説明図（２）であり、（ｄ）〜
（ｆ）は各工程を示している。
【符号の説明】 １ 透明ガラス基板 ２ ゲート電極 ３ 第１蓄積容量電極 ４1 ゲートバスライン ５ ＳｉＮ膜 ５1 ピンホール ６ ａ−Ｓｉ層 ７ ＳｉＮ膜 ８ ｎ+ ａ−Ｓｉ膜 ９ 金属膜 ９1 ピンホール ９2 レジストパターン ９3 開口 １０ ドレイン電極端子 １０1 ドレインバスライン １１ ソース電極 １２ ドレイン電極 １３ 第２蓄積容量電極 １３1 蓄積容量電極バスライン １４ ２層目の絶縁膜 １５ コンタクトホール １５1 レジストパターン １５2 開口 １６ ＩＴＯ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 出島 芳夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 川井 悟 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平４−335617（ＪＰ，Ａ) 特開 平３−242625（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343 G09F 9/30 338 H01L 21/336 H01L 29/786
Claims (4)
- 【請求項１】透明絶縁基板上にゲートバスラインとドレ
インバスラインがマトリクス状に形成され、ゲートバス
ラインとドレインバスラインの交点付近の薄膜トランジ
スタを介して画素電極が形成され、画素電極が形成され
た領域には第１蓄積容量電極および１層目の絶縁膜を介
し薄膜トランジスタのソース電極及びドレイン電極と同
一材料を含む材料からなる第２蓄積容量電極が形成さ
れ、その上に２層目の絶縁膜が形成され、２層目の絶縁
膜に第２蓄積容量電極に達するコンタクトホールが形成
され、その上に形成される画素電極がコンタクトホール
を通して第２蓄積容量電極に接続され、第２蓄積容量電
極の少なくとも一部の幅が第１蓄積容量電極の幅より大
きく、第２蓄積容量電極の第１蓄積容量電極より外側に
張り出す部分の２層目の絶縁膜に第２蓄積容量電極に達
するコンタクトホールを形成したことを特徴とする薄膜
トランジスタマトリクス基板。 - 【請求項２】第２蓄積容量電極の長手方向の一部にコン
タクトホール形成用領域を設け、この領域は第１蓄積容
量電極から外側に張り出し、コンタクトホールが入る大
きさを有することを特徴とする請求項１記載の薄膜トラ
ンジスタマトリクス基板。 - 【請求項３】コンタクトホール形成用領域を含めた第２
蓄積容量電極の幅の全域が第１蓄積容量電極の幅より広
いことを特徴とする請求項２記載の薄膜トランジスタマ
トリクス基板。 - 【請求項４】コンタクトホール形成用領域を除く第２蓄
積容量電極の幅が第１蓄積容量電極の幅より狭いことを
特徴とする請求項２記載の薄膜トランジスタマトリクス
基板。
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| JP16765795A JP3286930B2 (ja) | 1995-07-03 | 1995-07-03 | 薄膜トランジスタマトリクス基板 |
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-
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