JPH09325361A - アクティブマトリクス基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 静電気対策を施したアクティブマトリクス基
板を低コストで作製する。 【解決手段】 端子部に、半導体層５ｃおよびｎ⁺−Ｓ
ｉ層６ｃからなる短絡配線１４が設けられて、隣接する
ゲート配線１２を接続している。この短絡配線１４上に
は、ソース配線と同じ材料からなる層１６ｃがパターン
形成されており、ＴＦＴのチャネルエッチングの際にエ
ッチングされない。この層１６ｃは、ソース配線と同じ
材料からなる画素電極のパターン形成と同時にエッチン
グ除去することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等に
用いられるアクティブマトリクス基板の製造方法に関す
る。

【０００２】

【従来の技術】上述の液晶表示装置には、互いに交差す
る複数本ずつの走査配線（以下、ゲート配線と称する）
および信号配線（以下、ソース配線と称する）と共に、
アモルファスＳｉからなる薄膜トランジスタ（以下、Ｔ
ＦＴと称する）またはＭＩＭ（Metal Insulator Meta
l）素子等のスイッチング素子が基板上に形成された、
所謂アクティブマトリクス基板が用いられる。

【０００３】このアクティブマトリクス基板において
は、液晶表示装置を組み立てる際のハンドリング等で発
生する静電気により、スイッチング素子や配線交差部の
絶縁膜が破壊されてしまうという問題がしばしば生じ
る。このような静電気による破壊を防止することは、ア
クティブマトリクス基板の製造において、非常に重要な
課題となっている。

【０００４】図３（ａ）に静電気による破壊を防止する
対策を施した従来のアクティブマトリクス基板の概略構
成を示し、図４（ａ）に一絵素分の平面図を示す。ま
た、図３（ｂ）および図３（ｃ）に端子部の拡大図を示
し、図３（ｄ）に図３（ｃ）のＸ−Ｙ断面図を示す。

【０００５】このアクティブマトリクス基板には、図３
（ａ）に示すように、複数本ずつのゲート配線１２およ
びソース配線１３が互いに交差するように配設されてい
る。

【０００６】まず、ＴＦＴおよび画素電極が形成される
領域である表示領域１５について説明する。

【０００７】表示領域１５においては、図４（ａ）に示
すように、ゲート配線１２とソース配線１３の交差部近
傍に、スイッチング素子であるＴＦＴ７と画素電極１０
とが形成されている。ＴＦＴ７のゲート電極１にはゲー
ト配線１２が接続され、そこに入力される信号によって
ＴＦＴ７が駆動される。ＴＦＴ７のソース電極にはソー
ス配線１３および２ａが接続され、そこからビデオ信号
が入力される。ＴＦＴ７のドレイン電極には、画素電極
１０が接続電極２ｂを介して接続されている。画素電極
１０と接続電極２ｂとは、コンタクトホール９において
接続されている。また、接続電極２ｂの一部は絵素容量
の一方の端子となっており、各絵素容量の他方の端子３
との間に絵素容量が形成されている。

【０００８】図４（ｂ）に、図４（ａ）の断面図を示
す。

【０００９】ここでは、透明絶縁性基板１１上に、ゲー
ト配線１２に接続されたゲート電極１が形成され、その
上を覆ってゲート絶縁膜４が形成されている。その上に
はゲート電極１と重畳して半導体層５が形成され、その
上に互いに離隔してソース電極およびドレイン電極とな
るｎ⁺−Ｓｉ層６ａ、６ｂが形成されている。一方のｎ⁺
−Ｓｉ層６ａの上には、ソース配線となる導電膜２ａが
形成され、他方のｎ⁺−Ｓｉ層６ｂの上には、ドレイン
電極６ｂと画素電極１０とを接続する接続電極２ｂが形
成されている。さらにその上に、ＴＦＴ７、ゲート配線
１２およびソース配線１３を覆って層間絶縁膜８が形成
されている。層間絶縁膜８の上には、画素電極１０とな
る透明導電膜１０が形成され、層間絶縁膜８を貫くコン
タクトホール９において接続電極２ｂと接続されてい
る。

【００１０】次に、表示領域１５の周辺に形成された端
子部について説明する。

【００１１】端子部は、図３（ａ）〜図３（ｄ）に示す
ように、ゲート配線１２およびソース配線１３の両端
に、周辺駆動回路との接続用端子が形成されている。各
ゲート配線１２は、ＴＦＴの半導体層５と同じ材料層５
ｃと、ソース電極６ａと同じ材料からなる層６ｃとの２
層構造の短絡配線１４により接続されている。このよう
に高抵抗な短絡配線１４を形成することにより、液晶表
示装置の製造中に発生する静電気を逃すことができ、ア
クティブマトリクス基板上のスイッチング素子または配
線交差部の絶縁膜の破壊を防ぐことができる。また、ゲ
ート配線１２上には、ソース配線１３の透明導電膜と同
じ材料からなる配線１６が形成されている。

【００１２】図５および図６に、このような静電気対策
を施した従来のアクティブマトリクス基板の製造方法を
示す。図５（ａ−１）〜図５（ｆ−１）はＴＦＴ部分の
製造工程を示す平面図であり、図５（ａ−２）、図５
（ｄ−２）、図５（ｆ−２）は各々図５（ａ−１）、図
５（ｄ−１）、図５（ｆ−１）の断面図である。また、
図６（ａ−１）〜図６（ｈ−１）は端子部の製造工程を
示す平面図であり、図６（ａ−２）、図６（ｄ−２）は
各々図６（ａ−１）、図６（ｄ−１）の断面図である。

【００１３】まず、ＴＦＴ部分の製造工程について説明
する。

【００１４】図５（ａ−１）および図５（ａ−２）に示
すように、透明絶縁性基板１１上に、ゲート配線１２、
ゲート電極１、ゲート絶縁膜４を形成する。その上に半
導体層５を形成し、さらに、ソース電極およびドレイン
電極となるｎ⁺−Ｓｉ層６を形成する。

【００１５】次に、図５（ｂ−１）に示すように、ソー
ス配線および接続電極を構成する導電膜２６を形成す
る。

【００１６】続いて、図５（ｃ−１）に示すように、ソ
ース配線および接続電極形成用のレジストパターン１９
を形成する。

【００１７】その後、導電膜２６のエッチングを行って
レジストパターン１９を除去する。これにより、図５
（ｄ−１）および図５（ｄ−２）に示すように、ソース
配線１３、２ａおよび接続電極２ｂが形成される。

【００１８】次に、ＴＦＴのチャネル領域を形成するた
めに、図５（ｅ−１）に示すように、スリット状の穴を
空けたレジストパターン２０を形成し、半導体層５およ
びｎ⁺−Ｓｉ層６をエッチングする。これにより、半導
体層５上でｎ⁺−Ｓｉ層６が２つに分断され、図５（ｆ
−１）および図５（ｆ−２）に示すように、互いに離隔
したソース電極６ａおよびドレイン電極６ｂが形成さ
れ、ＴＦＴ７が完成する。

【００１９】その後、図４（ｂ）に示したように、層間
絶縁膜８を形成してコンタクトホール９を設け、画素電
極となる透明導電膜１０を形成する。以上の製造工程に
より、表示領域が完成する。

【００２０】次に、端子部の製造工程について説明す
る。なお、端子部における図６（ａ−１）〜図６（ｆ−
１）の工程は、各々ＴＦＴ部分における図５（ａ−１）
〜図５（ｆ−１）の工程と同時に行われる。

【００２１】図６（ａ−１）および図６（ａ−２）に示
すように、透明絶縁性基板１１上に、ゲート配線１２、
ゲート絶縁膜４を形成し、その上に半導体層５と同じ材
料からなる層５ｃと、ソース電極６ａと同じ材料からな
る層６ｃとの２層構造の短絡配線１４を形成する。

【００２２】次に、図６（ｂ−１）に示すように、ソー
ス配線と同じ材料からなる透明導電膜２６を形成する。

【００２３】続いて、図６（ｃ−１）に示すように、ゲ
ート配線１２上にソース配線と同じ材料からなる配線１
６を残すためのレジストパターン２２を形成する。

【００２４】その後、導電膜２６のエッチングを行って
レジストパターン２２を除去する。これにより、図６
（ｄ−１）および図６（ｄ−２）に示すように、２層構
造の高抵抗な短絡配線１４が形成され、ゲート配線１２
上には配線１６が残される。

【００２５】次に、ＴＦＴのチャネル領域を形成する工
程においては、図６（ｅ−１）に示すように、レジスト
パターン２３により端子部を覆う。これにより、図６
（ｆ−１）に示すように、高抵抗な短絡配線１４が残さ
れる。

【００２６】続いて、基板全面を覆うように層間絶縁膜
８を形成し、コンタクトホールの形成時に端子部の層間
絶縁膜８を除去する。

【００２７】その後、スパッタリング法により画素電極
１０となる透明導電膜を形成する際には、端子部をマス
クで覆って透明導電膜を形成しないようにする。

【００２８】最後に、画素電極をレジストを用いてパタ
ーン形成する工程において、図６（ｇ）に示すように、
ゲート配線１２上の配線１６を覆うレジストパターン２
４を形成して、配線１６がエッチングされないようにす
る。以上の製造工程により、図６（ｈ）に示すように、
端子部が完成する。

【００２９】

【発明が解決しようとする課題】上述した従来のアクテ
ィブマトリクス基板の製造方法においては、以下のよう
な問題点がある。

【００３０】まず、ＴＦＴ形成部分においては、図５
（ａ−１）〜図５（ｆ−２）に示したように、ソース配
線となる導電膜２６を形成した後、ソース配線形成用の
レジストパターン１９、およびチャネル形成用のレジス
トパターン２０を作製する。このため、ＴＦＴ形成部分
においては、２回のレジストパターニング工程が必要で
ある。

【００３１】また、端子部においては、図６（ａ−１）
〜図６（ｈ−１）に示したように、ソース配線と同じ材
料からなる導電膜２６を形成した後、ソース配線形成時
にゲート配線１２上にソース配線と同じ材料からなる配
線１６を残すためのレジストパターン２２を形成し、そ
の後、チャネル形成時に端子部２３を覆うレジストパタ
ーン２３を作製する。さらに、画素電極形成時にはゲー
ト配線１２上に配線１６を残すためのレジストパターン
２４を作製する。このため、端子部においては、ＴＦＴ
形成部分と同じ２回のレジストパターニング工程の他
に、画素電極形成時の１回のレジストパターニング工程
が行われ、計３回のレジストパターニング工程が必要で
ある。

【００３２】しかし、液晶表示装置の製造コストを安く
するためには、フォトレジスト形成工程を削減して、工
程を簡略化することが非常に重要である。

【００３３】本発明は上記従来技術の課題を解決すべく
なされたものであり、静電気により破壊されないアクテ
ィブマトリクス基板を低コストで作製することができる
アクティブマトリクス基板の製造方法を提供することを
目的とする。

【００３４】

【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、基板上に、複数の走査配線お
よび複数の信号配線が互いに交差して形成され、該走査
配線および該信号配線の各交差部近傍に形成された薄膜
トランジスタが、ゲート電極と、該ゲート電極を覆うゲ
ート絶縁膜と、該ゲート絶縁膜上の半導体層と、該半導
体層上で互いに離隔されたソース電極およびドレイン電
極とを有し、該走査配線の端部および該信号配線の端部
の少なくとも一方の周辺に、該当する配線同士の隣接す
るもの同士を接続する２層構造の短絡配線が形成され、
一方の層が該半導体層と同じ材料からなり、他方の層が
該ソース電極と同じ材料からなるアクティブマトリクス
基板の製造方法であって、該基板上に該半導体層をパタ
ーン形成し、該半導体層上に該ソース電極および該ドレ
イン電極形成用層を互いに接続された状態で形成すると
共に、該半導体層と同じ材料からなる層および該ソース
電極と同じ材料からなる層をパターン形成して短絡配線
とする工程と、該ソース電極および該ドレイン電極形成
用層の上に該信号配線および接続電極をパターン形成す
ると共に、該短絡配線上に該信号配線と同じ材料からな
る層をパターン形成する工程と、該信号配線および該接
続電極をマスクとして該ソース電極および該ドレイン電
極形成用層をエッチングして、該ソース電極および該ド
レイン電極をパターン形成する工程とを含み、そのこと
により上記目的が達成される。

【００３５】前記接続配線が形成された基板上に、前記
信号配線と同じ材料からなる画素電極形成用層を堆積す
る工程と、該画素電極形成用層をエッチングして、前記
走査配線および前記信号配線の各交差部近傍に、前記接
続電極に接続された画素電極をパターン形成すると共
に、前記短絡配線上の前記信号配線と同じ材料からなる
層を除去する工程とを更に含んでいてもよい。

【００３６】以下、本発明の作用について説明する。

【００３７】本発明にあっては、ＴＦＴのソース電極お
よびドレイン電極をパターン形成する際に、ソース配線
および接続電極をマスクとしている。従って、ＴＦＴの
チャネルエッチング用のレジストパターンを形成する必
要がない。

【００３８】一方、端子部においては、半導体層と同じ
材料からなる層とソース電極と同じ材料からなる層との
２層構造の短絡配線上に、ソース配線と同じ材料からな
る層をパターン形成している。従って、ＴＦＴのチャネ
ルエッチングの際に、この短絡配線をレジストパターン
で覆う必要がない。

【００３９】この短絡配線上のソース配線と同じ材料か
らなる層は、ソース配線と同じ材料からなる画素電極を
パターン形成する際に、同時にエッチング除去され得
る。

【００４０】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。なお、以下の図にお
いて、同一の機能を有する部分については、従来のアク
ティブマトリクス基板と同じ符号を用いて示した。

【００４１】この実施形態では、前述の図３（ａ）〜図
３（ｄ）および図４（ａ）、図４（ｂ）に示したアクテ
ィブマトリクス基板の作製に本発明を適用した。

【００４２】図１および図２に、本実施形態のアクティ
ブマトリクス基板の製造方法を示す。図１（ａ−１）〜
図１（ｅ−１）はＴＦＴ部分の製造工程を示す平面図で
あり、図１（ａ−２）、図１（ｄ−２）、図１（ｅ−
２）は各々図１（ａ−１）、図１（ｄ−１）、図１（ｅ
−１）の断面図である。また、図２（ａ−１）〜図２
（ｇ−１）は端子部の製造工程を示す平面図であり、図
２（ａ−２）、図２（ｄ−２）、図２（ｇ−２）は各々
図２（ａ−１）、図２（ｄ−１）、図２（ｇ−１）の断
面図である。

【００４３】まず、ＴＦＴ部分の製造工程について説明
する。

【００４４】図１（ａ−１）および図１（ａ−２）に示
すように、透明絶縁性基板１１上に、ゲート配線１２、
ゲート電極１、ゲート絶縁膜４を形成する。その上に半
導体層５を形成し、さらに、ソース電極およびドレイン
電極となるｎ⁺−Ｓｉ層６を形成した。ここまでは、従
来のアクティブマトリクス基板の製造工程と同様であ
る。

【００４５】次に、図１（ｂ−１）に示すように、ソー
ス配線１３を構成する透明導電膜としてＩＴＯ（Ｉｎｄ
ｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜２７をスパッタリング
法により形成した。

【００４６】続いて、図１（ｃ−１）に示すように、ソ
ース配線および接続電極形成用のレジストパターン２１
を形成した。

【００４７】その後、導電膜２７のエッチングを行って
レジストパターン２１を除去した。これにより、図１
（ｄ−１）および図１（ｄ−２）に示すように、ソース
配線１３、２ａおよび接続電極２ｂが形成される。

【００４８】次に、ソース配線２ａおよび接続電極２ｂ
をマスクとして、半導体層５およびｎ⁺−Ｓｉ層６をエ
ッチングした。これにより、半導体層５上でｎ⁺−Ｓｉ
層６が２つに分断され、図１（ｅ−１）および図１（ｅ
−２）に示すように、互いに離隔したソース電極６ａお
よびドレイン電極６ｂが形成され、ＴＦＴ７が完成す
る。

【００４９】続いて、前述した図４（ｂ）に示すよう
に、層間絶縁膜８として感光性アクリル樹脂をスピン塗
布法により３μｍの膜厚に形成し、所望のパターンに従
って露光してアルカリ性溶液を用いて処理した。これに
より、感光性アクリル樹脂の露光された部分のみがアル
カリ性溶液によってエッチングされて、層間絶縁膜８を
貫通するコンタクトホール９が形成される。

【００５０】その後、その上に、画素電極となる透明導
電膜１０をスパッタリング法により形成し、パターニン
グした。これにより、層間絶縁膜８を貫くコンタクトホ
ール９において、ＴＦＴのドレイン電極６ｂと接続され
た接続電極２ｂと画素電極１０とが接続される。以上の
製造工程により、表示領域が完成する。

【００５１】次に、端子部の製造工程について説明す
る。なお、端子部における図２（ａ−１）〜図２（ｅ−
１）の工程は、各々ＴＦＴ部分における図１（ａ−１）
〜図１（ｅ−１）の工程と同時に行われる。

【００５２】図２（ａ−１）および図２（ａ−２）に示
すように、透明絶縁性基板１１上に、ゲート配線１２、
ゲート絶縁膜４を形成し、その上に半導体層５と同じ材
料からなる層５ｃと、ソース電極６ａと同じ材料からな
る層６ｃとの２層構造の短絡配線１４を形成する。ここ
までは、従来のアクティブマトリクス基板の製造工程と
同様である。

【００５３】次に、図２（ｂ−１）に示すように、ソー
ス配線と同じ材料からなる透明導電膜としてＩＴＯ膜２
８をスパッタリング法により形成する。

【００５４】続いて、図２（ｃ−１）に示すように、ゲ
ート配線１２上にソース配線と同じ材料からなる配線１
６を残すと共に、短絡配線１４上にもソース配線と同じ
材料からなる層（ＩＴＯ層）１６ｃを残すためのレジス
トパターン１７を形成する。

【００５５】その後、導電膜２８のエッチングを行って
レジストパターン１７を除去する。これにより、図２
（ｄ−１）および図２（ｄ−２）に示すように、短絡配
線１４上にＩＴＯ層１６ｃが残されると共に、ゲート配
線１２上には配線１６が残される。

【００５６】次に、ＴＦＴのチャネル領域を形成する工
程においては、ＩＴＯ層１６ｃにより短絡配線１４が覆
われているので、図２（ｅ−１）に示すように、高抵抗
な短絡配線１４が残される。

【００５７】続いて、基板全面を覆うように層間絶縁膜
８を形成し、コンタクトホールの形成時に端子部の層間
絶縁膜８を除去する。

【００５８】その後、スパッタリング法により画素電極
１０となる透明導電膜を形成する際に、端子部をマスク
で覆って透明導電膜を形成しないようにする。

【００５９】最後に、画素電極をレジストを用いてパタ
ーン形成する工程において、図２（ｆ−１）に示すよう
に、ゲート配線１２上の配線１６を覆うレジストパター
ン１８を形成して配線１６がエッチングされないように
する。これにより短絡配線１４とゲート配線１２とが接
続される。一方、短絡配線１４上のＩＴＯ層１６ｃはエ
ッチングにより除去し、高抵抗な短絡配線１４のみを残
す。以上の製造工程により、図２（ｇ−１）および図２
（ｇ−２）に示すように、端子部が完成する。

【００６０】なお、本実施形態においては、各ゲート配
線間を接続する短絡配線を設ける場合について説明した
が、各ソース配線間を接続する短絡配線についても、同
様に残すことができる。また、ゲート配線間およびソー
ス配線間の両方を接続する短絡配線を形成してもよい。

【００６１】また、感光性アクリル樹脂は、塗布前に着
色しているものを用いたが、コンタクトホール９の形成
後、全面に露光処理を施すことによって、層間絶縁膜８
を透明化することができる。このような樹脂の透明化の
処理は、化学的に行うことも可能である。

【００６２】さらに、画素電極は、ＴＦＴ、ゲート配線
およびソース配線を覆う層間絶縁膜上に設けたが、ＴＦ
Ｔ形成部分や各配線部分とオーバーラップさせない構造
の場合には、層間絶縁膜を形成せずに接続電極上に画素
電極を直接設けても良い。本実施形態のように、画素電
極をＴＦＴや各配線とオーバーラップさせる構成とした
場合には、表示領域の開口部を向上させることができ
る。

【００６３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ソース配線および接続電極をマスクとして、
ＴＦＴのソース電極およびドレイン電極をパターン形成
しているので、レジストパターン形成工程を１回削減す
ることができる。この時、端子部においては、短絡配線
上にソース配線と同じ材料からなる層をパターン形成し
ているので、短絡配線上を覆うレジストパターンを設け
る必要がない。

【００６４】この短絡配線上のソース配線と同じ材料か
らなる層は、画素電極のパターン形成時に同時に除去す
ることができる。従って、製造工程が複雑になることは
ない。

【００６５】従って、本発明によれば、ゲート配線間お
よびソース配線間の少なくとも一方に高抵抗な短絡配線
を形成して、液晶表示装置の製造工程における静電気対
策を施すことができると共に、製造工程の短縮を図るこ
とができ、液晶表示装置の生産性および歩留まりを大幅
に向上させることができる。

【図面の簡単な説明】

【図１】（ａ−１）〜（ｅ−１）は実施形態１のアクテ
ィブマトリクス基板のＴＦＴ形成部分における製造工程
を示す平面図であり、（ａ−２）、（ｄ−２）、（ｅ−
２）は各々（ａ−１）、（ｄ−１）、（ｅ−１）の断面
図である。

【図２】（ａ−１）〜（ｇ−１）は実施形態１のアクテ
ィブマトリクス基板の端子部における製造工程を示す平
面図であり、（ａ−２）、（ｄ−２）、（ｇ−２）は各
々（ａ−１）、（ｄ−１）、（ｇ−１）の断面図であ
る。

【図３】（ａ）は静電気対策を施したアクティブマトリ
クス基板の概略構成であり、（ｂ）および（ｃ）は端子
部の拡大図であり、（ｄ）は（ｃ）のＸ−Ｙ断面図であ
る。

【図４】（ａ）は、アクティブマトリクス基板の１画素
分を示す平面図であり、（ｂ）は、（ａ）の断面図であ
る。

【図５】（ａ−１）〜（ｆ−１）は、従来のアクティブ
マトリクス基板のＴＦＴ形成部分における製造工程を示
す平面図であり、（ａ−２）、（ｄ−２）、（ｆ−２）
は各々（ａ−１）、（ｄ−１）、（ｆ−１）の断面図で
ある。

【図６】（ａ−１）〜（ｈ−１）は、従来のアクティブ
マトリクス基板の端子部における製造工程を示す平面図
であり、（ａ−２）、（ｄ−２）は各々（ａ−１）、
（ｄ−１）の断面図である。

【符号の説明】

１ ゲート電極 ２ａ、１３ ソース配線 ２ｂ 接続電極 ３ 絵素容量の他方の端子 ４ ゲート絶縁膜 ５ 半導体層 ５ｃ 半導体層と同じ材料からなる層 ６ａ ソース電極 ６ｂ ドレイン電極 ６ｃ ソース電極と同じ材料からなる層 ７ ＴＦＴ ８ 層間絶縁膜 ９ コンタクトホール １０ 画素電極 １２ ゲート配線 １４ 高抵抗な短絡配線 １５ 表示領域 １６ ソース配線と同じ材料からなる配線 １６ｃ ソース配線と同じ材料からなる層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基板上に、複数の走査配線および複数の
   信号配線が互いに交差して形成され、該走査配線および
   該信号配線の各交差部近傍に形成された薄膜トランジス
   タが、ゲート電極と、該ゲート電極を覆うゲート絶縁膜
   と、該ゲート絶縁膜上の半導体層と、該半導体層上で互
   いに離隔されたソース電極およびドレイン電極とを有
   し、該走査配線の端部および該信号配線の端部の少なく
   とも一方の周辺に、該当する配線同士の隣接するもの同
   士を接続する２層構造の短絡配線が形成され、一方の層
   が該半導体層と同じ材料からなり、他方の層が該ソース
   電極と同じ材料からなるアクティブマトリクス基板の製
   造方法であって、 該基板上に該半導体層をパターン形成し、該半導体層上
   に該ソース電極および該ドレイン電極形成用層を互いに
   接続された状態で形成すると共に、該半導体層と同じ材
   料からなる層および該ソース電極と同じ材料からなる層
   をパターン形成して短絡配線とする工程と、 該ソース電極および該ドレイン電極形成用層の上に該信
   号配線および接続電極をパターン形成すると共に、該短
   絡配線上に該信号配線と同じ材料からなる層をパターン
   形成する工程と、 該信号配線および該接続電極をマスクとして該ソース電
   極および該ドレイン電極形成用層をエッチングして、該
   ソース電極および該ドレイン電極をパターン形成する工
   程とを含むアクティブマトリクス基板の製造方法。
2. 【請求項２】 前記接続配線が形成された基板上に、前
   記信号配線と同じ材料からなる画素電極形成用層を堆積
   する工程と、該画素電極形成用層をエッチングして、前
   記走査配線および前記信号配線の各交差部近傍に、前記
   接続電極に接続された画素電極をパターン形成すると共
   に、前記短絡配線上の前記信号配線と同じ材料からなる
   層を除去する工程とを更に含む請求項１に記載のアクテ
   ィブマトリクス基板の製造方法。