KR100699964B1 - 액정 표시 장치 및 반도체 장치 - Google Patents

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Abstract

반도체 채널 영역이 패턴화된 박막 트랜지스터를 제공하는 것이다.
유리 기판(101) 상에 게이트 전극(102), 게이트 절연막(103), 소스 전극(104), 드레인 전극(105)을 형성한다. 그위에 패턴화 절연막을 형성하고 게이트 전극 상의 영역(110)을 제거한다. 그 위에, 유기 반도체막을 증착한다. 패턴화 절연막이 제거된 영역(110) 내에 형성된 유기 반도체막(107)은 채널 영역이 되며, 패턴화 절연막(106) 상의 유기 반도체막(108)과 분리되며 유기 반도체 채널 영역이 게이트 전극과 동등한 크기로 패턴화되게 된다.
본 발명을 이용하면 반도체 채널 영역이 패턴화된 박막 트랜지스터가 가능해진다.
박막 트랜지스터, 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극, 패턴화 절연막, 유기 반도체막, 반도체 채널 영역

Description

액정 표시 장치 및 반도체 장치{LIQUID CRYSTAL DISPLAY DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시 형태인 유기 TFT 소자의 단면 구조 및 평면 구조를 나타낸 도면.
도 2는 실시예 1에 나타내는 유기 TFT 소자의 제작 공정을 나타낸 도면.
도 3은 본 발명의 일 실시 형태인 유기 TFT 소자의 단면 구조 및 평면 구조를 나타낸 도면.
도 4는 실시예 2에 나타내는 유기 TFT 소자의 제작 공정을 나타낸 도면.
도 5는 본 발명의 일 실시 형태인 유기 TFT 소자를 이용한 액티브 매트릭스 액정 표시 장치의 기본 구성을 나타낸 도면.
도 6은 도 5 중 A-A'선에서의 화소부의 단면 구조를 나타낸 도면.
도 7은 실시예 3에 나타내는 유기 TFT 소자의 제작 공정을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
101, 301, 501, 514 : 유리 기판
102, 302, 502 : 게이트 전극
103, 303, 503 : 게이트 절연막
104, 304, 504 : 소스 전극
105, 305, 505 : 드레인 전극
106, 306, 506 : 패턴화 절연막
107, 307, 507 : 채널 영역의 a-6T 유기 반도체막
108, 308, 508 : 비채널 영역의 a-6T 유기 반도체막
109, 309 : 게이트 전극 추출용 구멍
217 : 레지스트막
218 : 가공막
219, 417 : 포토마스크
416 : 감광성 유기 절연막
509, 509' : 신호 배선
510 : 주사 배선
511 : 화소 전극
512 : 보호막
513, 513' : 배향막
515 : 대향 전극
516 : 액정 조성물
517 : 스페이서 비드
518, 518' : 편광판
519 : TFT 기판
520 : 대향 기판
본 발명은 반도체 장치에 관한 것으로, 특히 액티브 매트릭스 액정 표시 장치 혹은 IC 카드에 관한 것이다.
최근, 박막 트랜지스터(TFT)로 대표되는 능동 소자를 이용한 액티브 매트릭스 액정 표시 장치는 CRT와 동등한 고화질, CRT보다도 저소비 전력이고 공간 절약이라는 점에서 퍼스널 컴퓨터나 워크스테이션 등의 모니터로서도 사용되고 있다. 그러나, 액티브 매트릭스 액정 장치는 CRT에 비하여 값이 비싸서 보급해가기 위해서는 한층 더 저가격화가 요구되고 있다. 저가격화의 수법 중 하나로서 간편한 제작법의 유기 박막 트랜지스터(유기 TFT)를 능동 소자에 적용하는 것이 고려되고 있다. 현행의 비정질 실리콘 TFT의 절연층 및 반도체층을 제작하는 플라즈마 화학 기상 성장(CVD) 장치 및 전극을 제작하는 스퍼터 장치는 비용이 많이 든다. 또한, CVD법에서는 성막 온도가 230 ∼ 350도로 높으며 또한 클리닝 등의 보수를 빈번하게 행할 필요가 있으며 수율이 낮다. 한편, 유기 TFT를 제작하는 도포 장치, 진공 증착 장치는 CVD 장치, 스퍼터 장치와 비하여 저가이며, 이들 장치에서는 성막 온도가 낮으며 보수 유지가 간단하다. 그 때문에, 액정 표시 장치에 유기 TFT를 적용했을 때는 비용의 대폭적인 삭감을 기대할 수 있다.
일반적인 유기 TFT는 유리 기판, 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 및 유기 반도체막의 구성으로 이루어진다. 게이트 전극에 인가하는 전압을 바꿈으로서 게이트 절연막과 유기 반도체막의 계면의 전하량을 과잉 혹은 부족하게 하며, 소스 전극/유기 반도체/드레인 전극 간을 흐르는 드레인 전류치를 변화시켜서 스위칭을 행한다.
특개평 8-228035호 공보는 상기 유기 반도체막에 6량체 티오펜 올리고머 증착막을 이용하여 유기 TFT를 제작하는 것을 개시한다. 또한, 문헌[Y-Y. Lin, D. J. Gundlach, S. F. Nelson, and T. N. Jackson, IEEE Transactions on Electron Devices, Vol. 44, No. 8 p. p. 1325-1331(1997)]에서는 유기 반도체막에 펜타센 증착막을 이용하여 고성능 유기 TFT를 제작한 것을 개시한다. 또한, 특개평 8-191162호 공보는 반도체막, 소스 전극, 드레인 전극, 게이트 전극에 유기 재료를 이용하고 또한 게이트 절연막에 시아노기를 가지는 절연성 폴리머를 이용하는 유기 TFT를 제작한 것을 개시한다.
특개평 8-228035호 공보 및 특개평 10-125924호 공보에서는 증착법을 이용하여, 유기 반도체막을 형성하고 있지만, 반도체막의 패턴화에 관한 기재는 없다. 예를 들면, Mo 제조의 금속 마스크를 이용하여 패턴 형성을 한 경우, 패턴의 최소 크기는 100㎛ 정도가 되며, 현행의 액정 디스플레이 장치의 화소 크기 (10×30㎛2)와 비교하여 커진다. 또한, 기존의 포토리소그래피법(포토리소법)을 이용한 경우, 레지스트 재료에 이용하는 극성 용매, 혹은 용매를 분리시키기 위한 어닐링에 의한 반도체층으로의 캐리어 주입 등의 열화가 우려된다.
또한, 특개평 2-239663호 공보에서는 기판 상에 2매의 평행 전극 간에 패턴화된 유기 반도체막을 가지는 2 단자 전자 소자에 관한 기재가 있다. 이것은 하부 전극 상에 전극 부분을 제거한 패턴화 절연막을 형성하고, 하부 전극을 이용하여 하부 전극과 동등한 크기의 유기 반도체막을 제작한다. 본 발명에서는 재료가 테트라시아노퀴노지메탄 등의 전자 공여체가 되는 유기 재료로 한정되며, 다른 재료에 적용할 수 없다. 또한, 이 제작법을 TFT 등의 3 단자 소자에 적용할 수 없다.
종래 기술의 유기 TFT에서는 유기 반도체막을 미소 가공할 수 없으며 게이트 전극에 비교하고 대면적이다. 그 때문에, 순환에 의한 오프 전류의 증대가 일어난다. 또한, 유기 반도체막이 대면적이기 때문에 차광층으로 다 덮이지 않고 광여기로 발생하는 캐리어에 의한 오프 전류가 증가한다. 이 결과, 스위치 소자의 성능을 나타내는 전류의 온/오프비가 작아진다. 온/오프비가 작아지면, 예를 들면, 액정 디스플레이 능동 소자에 이용한 경우, 오프 상태에서도 전류가 흐르기 때문에, 액정에 인가된 전압이 내려 가게 되며 유지 특성이 저하한다.
또한, 오프 전류가 증대함으로써, 스위치의 급경사성을 나타내는 드레인 전류를 1자릿수 증가시키는데 필요한 게이트 전압 변화량(S치)이 커지며 TFT 특성이 저하한다.
또한, 상기 유기 TFT를 액정 표시 장치의 능동 소자에 이용한 경우, 인접하는 신호 배선 간에서 TFT를 구성하기 때문에 인접 신호 배선에 의해서 액정 화소로의 기록이 일어나며 콘트라스트의 저하가 된다.
본 발명의 목적은 유기 TFT 소자에서 상기 TFT 특성의 저하 및 액정 표시 장치에서의 인접 신호 배선의 영향에 따른 콘트라스트의 저하를 회피하는 새로운 패턴화법을 개발하는 것이다.
상기 목적은 기판, 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 및 유기 반도체막으로 이루어지는 유기 박막 트랜지스터에 있어서, 상기 게이트 절연막과 상기 반도체막 간에 패턴화한 절연막을 개재시켜, 상기 유기 반도체막의 채널 영역을 게이트 전극과 동등한 크기로 패턴화함으로써 달성된다.
또한, 본 발명은 상기 절연막에 감광성 절연막을 이용하는 것도 가능하다.
이어서, 본 발명은 액티브 매트릭스 액정 표시 장치의 능동 소자로서 이용하는 것을 특징으로 한다.
여기서 말하는 유기 TFT란 도전 게이트 전극, 게이트 절연막, 수평하게 간격을 두는 소스 전극과 드레인 전극 및 유기 반도체막에 의해서 구성된다. 유기 TFT는 게이트 전극에 인가되는 전압의 극성에 따라서 축적 상태 또는 공핍 상태 중 어느 하나로 동작한다.
본 발명의 게이트 전극은, 소스 전극과 드레인 전극 간 및 소스/드레인 전극의 길이 방향을 한변으로 하는 영역의 바로 위 혹은 바로 아래에 있으며 전극 크기는 위치 정렬 정밀도를 고려하여, 상기 영역의 각변의 1.1 내지 1.2배의 크기가 되는 것이 바람직하다. 전극 형성 공정이 간편한 도포법을 이용한 폴리아닐린, 폴리티오펜 등의 유기 재료, 도전성 잉크 중 어느 하나가 바람직하다. 또한, 기존의 포토리소그래피법을 이용하여 전극 형성이 가능한 금, 백금, 크롬, 팔라듐, 알루미늄, 인듐, 몰리브덴, 니켈 등 중 어느 하나의 금속이나, 이들 금속을 이용한 합금이나, 폴리 실리콘, 비정질 실리콘, 주석 산화물, 산화 인듐, 인듐·주석 산화물(ITO) 등 중 어느 하나의 무기 재료가 바람직하다. 물론 이들의 재료에 한정되지 않으며 또한 이들의 재료를 2종 이상 병용하여도 지장은 없다.
본 발명의 게이트 절연막에 이용하는 재료로서, 게이트 전극과 동일하게 도포법이 가능한 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 시아노에틸풀루란, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드 등 중 어느 하나의 유기 재료가 바람직하다. 또한, 기존 포토리소법을 이용할 수 있는 SiO2, SiNx, Al2O3 등 중 어느 하나의 무기 재료가 바람직하다. 물론 이들의 재료에 한정되지 않으며 또한 이들의 재료를 2종 이상 병용하여도 지장은 없다.
본 발명에서 이용하는 소스 전극 및 드레인 전극의 재료로서는 대부분의 유기 반도체가 전하를 수송하는 캐리어가 홀인 P형 반도체이기 때문에 반도체막과 오믹 접촉을 취하기 위하여, 일함수가 큰 금속이 바람직하다. 구체적으로는 금, 백금을 들 수 있지만, 이들의 재료에 한정되는 것은 아니다. 또한, 반도체막 표면에 도우펀트를 고밀도로 도핑한 경우에는 금속/반도체 간을 캐리어가 터널하는 것이 가능해지며, 금속의 재질에 따르지 않게 되기 때문에, 게이트 전극으로 올린 금속 재료도 대상이 된다.
본 발명의 패턴화 절연막이란, 게이트 절연막과 유기 반도체막 간에 형성되며, 게이트 전극의 바로 위 혹은 바로 아래에 있는 절연막의 영역을 제거한 구성이 된다. 또한, 제거되는 절연막의 영역은 게이트 전극 크기와 동등한 것이 바람직하다. 이 패턴화 절연막은 반도체막을 형성할 때의 마스크 패턴으로서의 기능을 갖는다. 즉, 패턴화 절연막을 형성 후, 반도체막을 퇴적하면 채널 영역으로서 기능하는 영역에만 반도체막을 게이트 절연막과 접하도록 형성할 수 있다. 또한, 게이트 전극의 바로 위 혹은 바로 아래에 있는 절연막의 영역을 제거한 제거 부분이 아닌 부분에서는 이 패턴화 절연막(소스 전극 드레인 전극이 존재하는 부분에서는 이들 전극과 함께)을 통하여 반도체막이 형성된다. 이에 따라, 채널 영역에 반도체막을 정밀도가 좋게 형성할 수 있다.
본 발명의 감광성 절연막이란, 그 자체가 포토패턴화성을 겸비하고 있는 것으로써, 레지스트 재료가 불필요해지며 제작 공정이 단축된다. 패턴화 절연막의 재료로서는, 선택 에칭을 행하기 위하여 게이트 절연막과 다른 절연 재료를 이용할 필요가 있다.
절연막의 구체예로서는 SiO2, SiNx, Al2O3 등 중 어느 하나의 무기 재료나 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 시아노에틸풀루란, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드 등 중 어느 하나의 유기 재료를 들 수 있지만 이들의 재료에 한정되는 것은 아니다.
본 발명의 유기 반도체막 재료는 π전자 공역계의 방향족 화합물, 사슬식 화합물, 유기 안료, 유기 규소 화합물 등 중 어느 하나를 포함하여 형성되는 것이 바람직하다. 구체적으로는, 펜타센, 테트라센, 티오펜 올리고머 유도체, 페닐렌 유도체, 프탈로시아닌 화합물, 폴리아세틸렌 유도체, 폴리티오펜 유도체, 시아닌색소 등 중 어느 하나를 들 수 있지만 이들의 재료에 한정되는 것은 아니다.
본 발명의 유기 TFT 제조 방법은, 유리 기판 상에 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극을 형성하고, 절연막을 형성한 후, 게이트 전극 상의 절연막을 제거한 후, 반도체막을 형성하는 것을 특징으로 한다. 본 발명의 유기 TFT 제조 방법으로서는 무기 절연막 등에는 플라즈마 CVD법, 금속막, 주석 산화물, 산화 인듐, ITO 등에는 스퍼터법이 이용된다. 또한, 패턴 가공에는 기존의 포토리소그래피법과 드라이 에칭 혹은 웨트 에칭법이 이용된다. 이들 제작법에 관한 상세한 설명은 마쓰모토 플러스 일편 「액정 디스플레이 기술-액티브 매트릭스 LCD」 제2장 산업 도서(1996년)에 기재되어 있다. 또한, 도전성 유기 재료, 도전성 잉크, 절연성 유기 재료, 반도체 유기 재료 중 어느 하나를 원료로 하는 박막의 제작 방법으로서, 스핀코트법, 캐스트법, 인상법, 진공 증착법 등 중 어느 하나를 들 수 있다.
여기서 말하는 액티브 매트릭스 액정 표시 장치란, 표시부를 구성하고 있는 화소마다 액티브 매트릭스 소자가 부가되며, 이것을 통하여 액정에 전압이 인가되는 것이다. 구동법으로서는 이하의 방식이 취해진다. n행의 주사선과 m열의 신호선으로 이루어지는 n×m 매트릭스 배선의 교점에, TFT 등의 액티브 매트릭스 소자가 설치되며 TFT의 게이트 전극은 주사선에, 드레인 전극은 신호선에, 소스 전극은 화소 전극에 접속된다. 주사선에는 어드레스 신호, 신호선에는 표시 신호가 공급되며 온/오프 신호가 승첩(乘疊)된 어드레스 신호로 제어되는 TFT 스위치를 통하여 화소 전극 상의 액정을 동작시킨다. 유기 TFT를 스위칭 소자에 적용한 경우, 제조 공정이 간이화되며 저가격이 가능해진다.
이상, 유기 TFT를 중심으로 하여 설명하였지만 본 발명의 TFT 구조 및 그 제조 방법은 유기 재료 이외의 반도체막을 가지는 TFT에도 적용 가능하다.
(실시예 1)
본 발명에 의한 유기 TFT 소자를 도 1 및 도 2에 의해 설명한다.
도 1a에 실시예 1의 유기 TFT 소자 구조 단면도를 나타낸다. 도 1b는 실시예 1의 유기 TFT 소자 구조의 평면도를 나타낸다. 참조 번호 101은 유리 기판, 참조 번호 102는 게이트 전극, 참조 번호 103은 게이트 절연막, 참조 번호 104는 소스 전극, 참조 번호 105는 드레인 전극, 참조 번호 106은 패턴화 절연막, 참조 번호 107은 채널 영역의 6량체 티오펜 올리고머(a-6T) 유기 반도체막, 참조 번호 108은 비채널 영역의 a-6T 유기 반도체막, 참조 번호 109는 게이트 전극 추출용 구멍, 참조 번호 110은 패턴화 절연막의 제거 영역이다. 즉, 패턴화 절연막(106)은 게이트 절연막(103)과 유기 반도체막[유기 반도체막(107)] 간에 형성된 절연막을 게이트 전극(102)의 상측 혹은 하측(본 실시예에서는 상측)에 있는 절연막 중, 패턴화 절연막의 제거 영역(110)을 제거한 구성이 된다. 또한, 제거되는 절연막의 영역(312)은 게이트 전극(102)의 채널 영역의 크기와 동등하게 되어 있다.
또한, 도 1b에 도시된 바와 같이 소스 전극(104)과 드레인 전극(105)은 W의 폭을 가지며 L의 간격을 두고 배치된다. 게이트 전극(102)은 한쪽으로 인출되며 게이트 전극 추출용 구멍(109)에서 외부로 접속된다. 유기 반도체막(107)은 소스 전극(104) 및 드레인 전극(105)의 단부의 사면 부분에서 접하도록 구성된다.
도 2a에 도 1에 구성을 나타낸 유기 TFT의 제작 공정을 나타낸다(공정 201 ∼ 211). 또한, 도 2b에 도 2a의 공정에서 이용되는 포토리소 공정을 나타낸다(공정 212∼216). 도 2b 좌측란에 처리의 흐름을 나타내고 우측란에 대응한 구조의 변화를 나타낸다. 도면 중에서 참조 번호 217은 레지스트막, 참조 번호 218은 가공막, 참조 번호 219는 기판, 참조 번호 220은 포토마스크를 나타낸다.
코닝(1737)으로 이루어지는 유리 기판(101) 상에 두께 약 150㎚의 CrMo막을 스퍼터링법에 의해 형성한다(공정 201). 도 2b에 도시한 포토리소 공정에 의해 CrMo막을 패턴화하여 게이트 전극(102)을 형성한다(공정 202).
포토리소 공정에서는 패턴화할 가공막(218)에 스핀코트법에 의해 레지스트막(217)을 형성하고(공정 212), 포토마스크(220)를 통하여 UV광을 조사하여 레지스트를 감광시켜서(공정 213), 현상, 포스트 베이크함으로써 마스크 패턴을 레지스트막에 전사한다(공정 214). 계속해서, 습식 혹은 건식 에칭법으로써 레지스트에서 피복되어 있지 않은 부분을 제거하고(공정 215), 레지스트를 박리한다(공정 216).
게이트 전극(102)을 형성한 유리 기판(101) 상에 CVD법에 의해, 두께 300㎚의 산화 실리콘(SiO2)막의 게이트 절연막(103)을 형성한다(공정 203). 게이트 절연막(103)은, 게이트 전극(102)의 존재에 의해, 게이트 전극(102)과 동등한 폭만큼 융기한 구조로 되어 있다. SiO2막의 형성에 이용한 원료 가스는 이하와 같다 : SiH4+N2O. 포토리소 공정에 의해, SiO2막에 게이트 전극 추출용 구멍(109)을 형성한다(공정 204). 그 위에 스퍼터법을 이용하여, 두께 20㎚의 CrMo막을 형성하고, 포토리소 공정에 의해 패턴화하여, 소스 전극(104), 드레인 전극(105)을 형성한다(공정 205, 206). 그 위에 증착법을 이용하여 형성한 두께 150㎚의 Au막을 포토리소 공정에 의해 패턴화하여 소스 전극(104), 드레인 전극(105)을 형성한다. CrMo막은 Au막과 SiO2막의 밀착성을 향상시키기 위하여 이용하였다. 소스 전극, 드레인 전극의 크기는 (1000×50㎛2)이다. 이 경우, 채널폭 W는 1000㎛가 된다. 또한, 채널 길이 L은 소스/드레인 전극 간의 갭에 대응하여 50㎛이다.
통상의 유기 TFT 소자에서는, 이 위에 유기 반도체막을 제작하지만, 본 발명에서는 그위에 CVD법을 이용하여, 두께 500㎚의 질화 실리콘(SiNx)막을 형성한다(공정 209). SiNx막의 형성에 이용한 원료 가스는 이하와 같다 : SiH4+NH3+N 2. 포토리소 공정에 의해 SiNx막의 일부를 제거한다(공정 210). 제거 영역(110)의 위치는 도 1b에 도시한 바와 같이, 소스 전극과 드레인 전극 간의 영역 (W×L)과 동심에 있으며, 채널 길이 L, 채널폭 W의, 각각 1.1배의 크기이다. 그 위에 두께 100㎚의 6량체 티오펜 올리고머(a-6T) 유기 반도체막을 진공 증착법에 의해 형성한다(공정 211). a-6T 유기 반도체막의 제작 조건은 이하와 같다. 증착 장치 챔버 내의 도달 진공도는 3 ∼ 5×10-6torr이다. a-6T 분말을 Mo 제조 저항 가열용 보우트에 실 어서 약 300℃로 가열하여 증착한다. 이상에 의해, 유기 TFT가 완성된다.
본 실시예에서는 SiNx막의 제거 영역(110) 내에 형성된 채널 영역의 a-6T 유기 반도체막(107)이 소스 전극(104), 드레인 전극(105) 혹은 게이트 절연막(103)에 접하여 드레인 전류가 흐르는 채널 영역이 된다. 또한, SiNx막의 제거 영역(110)을 이방성 에칭법으로 형성하였기 때문에, 제거 영역의 기판 표면에 수직인 단면과 소스/드레인 전극 표면이 이루는 각(테이퍼각)이 90도 가까이 되었다. 그 때문에, 도 1a에 도시한 바와 같이, SiNx막(106) 상에 있는 a-6T 유기 반도체막(108)과, 채널 영역을 형성하는 a-6T 유기 반도체막(107)이 단절 상태가 되며, 채널 영역이 게이트 전극과 동등한 크기가 되었다. 그 결과, 소스/드레인 전극 간의 순환 전류가 저하하고, 오프 전류가 10-11A에서 10-12A로 작아졌다. 또한, 스위칭의 급경사성을 나타내는 S치도 15에서 3으로 감소할 수 있었다. 또한, a-6T 유기 반도체막의 유효 크기가 작아졌기 때문에, 광여기에서 발생하는 캐리어에 의한 광전류가 억제된다.
본 실시예의 채널 영역은 1100×55㎛2가 되며, 통상의 금속 마스크를 이용한 증착 마스크의 패턴화 방법에서는 실현할 수 없다. 또한, 본 발명의 패턴화 방법에서는 포토리소 공정을 이용하고 있기 때문에, 액정 표시 장치의 액티브 매트릭스 소자에 필요한 크기를 실현할 수 있다.
이 결과, 본 발명에 따르면, 소스/드레인 전극과 유기 반도체막 간에 패터닝화한 절연막을 통함으로써, 기판 전면에 증착한 유기 반도층이 게이트 전극과 동등한 크기로 패턴화되며, 전극 간의 순환 전류 및 광여기에 의한 오프 전류의 증가가 억제되며 고성능 유기 TFT 소자가 얻어지는 것을 알 수 있다.
(실시예 2)
다음에, 본 발명에 따른 유기 TFT 소자에서 패턴화 절연막에 감광성 유기 절연막을 이용한 실시 형태에 대하여 도 3 및 도 4에 의해 설명한다.
도 3a에 실시예 2의 유기 TFT 소자 구조 단면도를 나타낸다. 도 3b는 실시예 2의 유기 TFT 소자 구조의 평면도를 나타낸다. 참조 번호 301은 유리 기판, 참조 번호 302는 게이트 전극, 참조 번호 303은 게이트 절연막, 참조 번호 304는 소스 전극, 참조 번호 305는 드레인 전극, 참조 번호 306은 감광성 유기 절연막으로 이루어지는 패턴화 절연막, 참조 번호 307은 채널 영역의 a-6T 유기 반도체막, 참조 번호 308은 비채널 영역의 a-6T 유기 반도체막, 참조 번호 309는 게이트 전극 추출용 구멍, 참조 번호 310은 감광성 유기 절연막의 제거 영역이다. 즉, 감광성 유기 절연막으로 이루어지는 패턴화 절연막(306)은 게이트 절연막(303)과 유기 반도체막[유기 반도체막(307)] 간에 형성된 감광성 유기 절연막을 게이트 전극(302)의 상부측 혹은 하부측(본 실시예에서는 상부측)에 있는 절연막 중 감광성 유기 절연막의 제거 영역(312)을 제거한 구성이 된다. 또한, 제거되는 절연막의 영역은 게이트 전극(302)의 채널 영역의 크기와 동등하게 되어 있다. 또한, 도 3b에 도시된 바와 같이 소스 전극(304)과 드레인 전극(305)은 W의 폭을 구비하고 L의 간격을 두고 배치된다. 게이트 전극(302)은 한쪽측으로 인출되며 게이트 전극 추출용 구멍(309)에서 외부로 접속된다. 유기 반도체막(307)은 소스 전극(304) 및 드레인 전극(305)의 단부의 사면 부분에서 접하도록 구성된다.
도 4a에 도 3에 도시한 유기 TFT의 제작 공정을 나타낸다(공정 401 ∼ 411). 또한, 도 4b에 도 4a에 도시한 공정에서 이용되는 포토리소 공정을 나타낸다(공정 412 ∼ 414).
코닝(1737) 유리 기판(301) 상에 형성하는 게이트 전극(302), 게이트 절연막의 SiO2막으로 이루어지는 게이트 절연막(303), 게이트 전극 추출용 구멍(309), 소스 전극(304), 드레인 전극(305)의 형성 방법은 실시예 1과 동일하다(공정 401 ∼ 408). 또한, 도포법에 의해, 두께 2㎛의 벤조클로브텐(BCB) 유기 절연막을 형성한다(공정409). 다음에, 포토리소 공정에 의해 BCB 절연막의 일부를 제거한다(공정410). 제거 영역(310) 위치 크기는 실시예1 기재의 제거 영역(110)과 동등하다. 도 4b에 도시한 바와 같이, BCB 절연막은 자신이 포토레지스트를 겸하기 때문에, 도 2b에 도시한 5 공정의 통상 포토리소 공정에 비하여, 레지스트 도포(공정 212), 레지스트 박리(공정 216) 공정이 단축되며 제조 공정이 간략화된다.
다음에, BCB 절연막 상에 막 두께 20㎚의 a-6T 유기 반도체막을 진공 증착법에 의해 형성한다. 증착 조건은 실시예 1 기재와 같다. BCB 절연막을 제거한 영역(310)의 a-6T 유기 반도체막(307)은 소스 전극(304), 드레인 전극(305) 혹은 게이트 절연막(303)에 접하여 채널 영역이 된다. 한편, BBC 절연막으로 이루어지는 패턴화 절연막(306)의 a-6T 유기 반도체막(308)은 a-6T 유기 반도체막(307)과 접촉할 수 없게 되기 때문에, 채널 영역은 게이트 전극과 동등한 크기로 패턴화된다. 이상에 의해 유기 TFT가 완성된다.
본 실시예에서는 패턴화 절연막 제거 영역의 형성 공정이 간략해지고, 실시예 1과 마찬가지로 오프 전류가 저하하고 TFT 특성이 향상하였다.
이 결과, 본 발명에 따르면, 소스/드레인 전극과 유기 반도체막 간에 패터닝화 감광성 유기 절연막을 삽입함으로써, 유기 반도체 채널 영역이 최적화되며 고성능 유기 TFT 소자가 얻어지는 것을 알 수 있다.
(실시예 3)
다음에, 본 발명에 따른 유기 TFT 소자를 액티브 매트릭스 액정 표시 장치에 이용한 실시 형태에 대하여 도 5 내지 도 7에 의해 설명한다.
도 5에 본 발명에 따른 액티브 매트릭스 액정 표시 장치를 나타낸다. 도 6에, 도 5 중의 A-A'선에서의 액티브 매트릭스 액정 표시 장치의 단면을 나타낸다. 참조 번호 501은 유리 기판, 참조 번호 502는 게이트 전극, 참조 번호 503은 게이트 절연막, 참조 번호 504는 소스 전극, 참조 번호 505는 드레인 전극, 참조 번호 506은 패턴화 절연막, 참조 번호 507은 채널 영역의 a-6T 유기 반도체막, 참조 번호 508은 비채널 영역의 a-6T 유기 반도체막, 참조 번호 509, 509'는 신호 배선, 참조 번호 510은 주사 배선, 참조 번호 511은 화소 전극, 참조 번호 512는 SiOx 보호막, 참조 번호 513, 513'는 배향막, 참조 번호 515는 대향 전극, 참조 번호 516은 액정 조성물, 참조 번호 517은 스페이서 비드, 참조 번호 518, 518'는 편광판, 참조 번호 519는 TFT 기판, 참조 번호 520은 대향 기판이다.
도 7에, 도 5 및 도 6에서 도시한 액티브 매트릭스 액정 표시 장치의 제작 공정을 나타낸다(공정 701 ∼ 722).
우선, 도 7a에 도시한 작업 공정에 따라서 TFT 기판(519)을 제작한다. 코닝(1737) 유리 기판(501) 상에 두께 약 150㎚의 CrMo막을 스퍼터링법에 의해 형성한다(공정 701). 포토리소 공정에 의해 CrMo막을 패턴화하여 주사 배선(510) 및 게이트 전극(502)을 형성한다(공정 702). 그 위에, CVD법에 의해, 두께 300㎚의 SiO2막으로 이루어지는 게이트 절연막(503)을 형성한다(공정 703). 게다가, 스퍼터링법에 의해 두께 300㎚의 ITO 박막을 형성 후, 포토리소 공정에 의해 패턴화하여, 화소 전극(511)을 형성한다(공정 705, 706). 또한, 게다가 증착법을 이용하여 형성한 두께 150㎚의 Au 박막을 포토리소 공정에 의해 패턴화하여, 신호 배선(509), 소스 전극(504) 및 드레인 전극(505)을 형성한다(공정 709, 710). 실시예 1과 동일한 것과 같이 Au막과 SiO2막의 밀착성을 향상시키기 위하여, 막 두께 20㎚의 CrMo 패턴을 삽입하고 있다(공정 707, 708). 또한, 게다가 CVD법에 의해, 두께 약 500㎚의 SiNx로 이루어지는 패턴화 절연막을 형성한다(공정 711). 실시예 1과 동일하고, 포토리소 공정을 이용하여 SiNx 절연막의 일부를 제거하고(공정 712), 그 위에, 막 두께 20㎚의 a-6T 유기 반도체 증착막을 형성한다(공정 713). 또한 그 위에, 보호막(512)으로서, 막 두께 500㎚의 SiOx 증착막을 형성한다(공정 714). 그 위에 스핀코트법에 의해 두께 약 200㎚의 배향막(513)을 형성한다(공정 716). 이상에 의해 TFT 기판(519)이 완성된다.
다음에, 도 7b에 도시한 작업 공정에 따라서 대향 기판(520)을 제작한다. 코닝(1737)으로 이루어지는 유리 기판(514) 상에 스퍼터법을 이용하여 두께 140㎚의 ITO 대향 전극(515)을 형성한다(공정 717). 게다가 스핀코트법을 이용하여 두께 200㎚의 배향막(513)을 형성한다(공정 718).
액정 패널은 도 7c에 도시한 작업 공정에 따라서 제작한다. TFT 기판(519) 및 대향 기판(520) 상의 배향막(513, 513')의 표면을 배향 처리 후(공정 719), 직경 약 4㎛의 산화 실리콘으로 이루어지는 스페이서 비드(517)를 TFT 기판(519) 표면 상에 분산시킨다(공정 720). TFT 기판(519) 및 대향 기판(520)을 협지하여 형성한 셀갭간에 액정 조성물(516)을 봉입한다(공정 721). TFT 기판(519) 및 대향 기판(520)의 표면에 편광판(518, 518')을 접착하여 액정 패널을 형성한다(공정 722).
본 실시예에서는 실시예 1과 동일하게, 패턴화 절연막(506)의 존재에 의해 채널 영역의 a-6T 유기 반도체막(507)이 게이트 전극과 동일 크기로 패턴화되었기 때문에, 오프 전류가 1자릿수 저하하였다.
또한, 도 5 및 도 6에 도시한 드레인 전극(505)과 인접 신호 배선(509') 간의 영역에는 a-6T 유기 반도체막(508)이 존재하지만, 유기 반도체 패턴화 절연막(506)을 통하고 있기 때문에 드레인 전극(505)과 인접 신호 배선(509')에 의한 TFT 동작은 발생하지 않고, 따라서 인접 신호 배선에 의한 기록이 일어나지 않았다.
이 결과, 본 발명에 따르면, 소스/드레인 전극과 유기 반도체막에 절연막을 통함으로써, 유기 반도체 채널 영역이 패턴화된 유기 TFT 소자가 얻어지며, 배선 간의 크로스토크가 발생하기 어려운 액티브 매트릭스 액정 장치가 얻어진다.
유기 TFT 소자는 IC 카드에 이용하는 능동 소자로서도 사용할 수 있다. 이 경우, 코닝(1737)을 이용한 유리 기판(101) 기판을 폴리머의 플라스틱으로 함으로써, 카드 자체에 직접 적층하는 것이 가능해진다.
이상 진술한 바와 같이, 반도체 채널 영역이 패턴화된 박막 트랜지스터를 제공하는 것이 성능 향상에 바람직하다.
구체적으로는 유리 기판(101) 상에 게이트 전극(102), 게이트 절연막(103), 소스 전극(104), 드레인 전극(105)을 형성한다. 그 위에 패턴화 절연막을 형성하고 게이트 전극 상의 영역(110)을 제거한다. 그 위에, 유기 반도체막을 증착한다. 패턴화 절연막의 제거한 영역(110) 내에 형성된 유기 반도체막(107)은 채널 영역이 되며, 패턴화 절연막(106) 상의 유기 반도체막(108)과 분리되며, 유기 반도체 채널 영역이 게이트 전극과 동등한 크기로 패턴화되게 된다. 이에 따라, 반도체 채널 영역이 정밀도좋게 패턴화된 박막 트랜지스터가 가능해지며, 반도체 채널 영역을 최적화할 수 있으며, 특히 유기 반도체막을 이용한 박막 트랜지스터의 성능 향상을 달성할 수 있다.
본 발명을 이용하면, 유기 TFT 소자에서 반도체 채널 영역이 최적화되며, 드레인 오프 전류의 저하 및 액티브 매트릭스 액정 장치에서의 인접 신호 배선에 의한 액정 화소로의 기록이 회피 가능해진다.

Claims (10)

  1. 한쌍의 기판과, 상기 한쌍의 기판 간에 협지된 액정층을 포함하는 액정 표시 장치에 있어서,
    상기 한쌍의 기판중 한쪽 기판 위에는 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극을 형성하고, 상기 게이트 전극의 상부 이외의 영역 위에 패턴화 절연막을 형성하고, 상기 게이트 전극의 상부의 게이트 절연막 위 및 상기 패턴화 절연막 위에 반도체층을 포함하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 반도체층은 유기 반도체막인 액정 표시 장치.
  3. 제2항에 있어서,
    상기 유기 반도체막의 재료는 π 전자 공역계의 방향족 화합물, 사슬식 화합물, 유기 안료, 유기 규소 화합물 중 어느 하나를 포함하여 형성되는 액정 표시 장치.
  4. 제2항에 있어서,
    상기 유기 반도체막의 재료는 펜타센, 테트라센, 티오펜 올리고머 유도체, 페닐렌 유도체, 프탈로시아닌 화합물, 폴리아세틸렌 유도체, 폴리티오펜 유도체, 시아닌 색소 중 어느 하나인 액정 표시 장치.
  5. 제1항에 있어서,
    상기 패턴화 절연막으로서 감광성 절연막을 이용하는 액정 표시 장치.
  6. 제1항에 있어서,
    상기 패턴화 절연막으로서, 폴리클로로피렌, 폴리에틸렌 테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 시아노에틸풀루란, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드 중 어느 하나를 이용하는 액정 표시 장치.
  7. 제1항에 있어서,
    상기 패턴화 절연막으로서, 질화 실리콘막, 산화 알루미늄막 중 어느 하나를 이용하는 액정 표시 장치.
  8. 기판 상에 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 및 반도체층을 포함하는 반도체 장치에 있어서,
    채널 영역 이외에 상기 게이트 절연막과 상기 반도체층 간에 패턴화 절연막을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체층은 유기 반도체막인 반도체 장치.
  10. 제8항에 있어서,
    상기 패턴화 절연막은 감광성 절연막인 반도체 장치.
KR1020000013012A 1999-03-16 2000-03-15 액정 표시 장치 및 반도체 장치 KR100699964B1 (ko)

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JP1999-069529 1999-03-16
JP11069529A JP2000269504A (ja) 1999-03-16 1999-03-16 半導体装置、その製造方法及び液晶表示装置

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