KR20080010762A - 유기 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 절연막 및 보호막의 두께를 균일하게 형성함과 아울러 유기 반도체층의 오버플로우를 방지하기 위한 유기 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 유기 박막트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 유기 게이트 절연막을 사이에 두고 교차되어 서브 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속되며 유기 반도체층을 포함하는 박막 트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 섭 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 나란하게 형성되어 상기 유기 반도체층과 그 주변영역을 덮는 보호막과; 상기 유기 게이트 절연막 및 상기 보호막이 충진되도록 단차지게 형성된 제1 뱅크 절연막과; 상기 유기 반도체층이 충진되도록 상기 박막트랜지스터의 소스 전극 및 드레인 전극 상에 형성된 제2 뱅크 절연막을 구비하는 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 유기 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에 도시된 유기 박막트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 게이트 금속 패턴의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 제1 뱅크 절연막 및 유기 게이트 절연막의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 5a 내지 도 5c는 도 4b에 도시된 제1 뱅크 절연막 및 유기 게이트 절연막의 제조방법을 구체적으로 설명하기 위한 단면도이다.
도 6a 및 도 6b는 도 1 및 도 2에 도시된 소스 및 드레인 금속 패턴, 화소 전극, 제2 뱅크 절연막, 유기 반도체층 및 유기 보호막의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 7a 내지 도 7e는 도 6b에 도시된 소스 및 드레인 금속 패턴, 화소 전극, 제2 뱅크 절연막, 유기 반도체층 및 유기 보호막의 제조방법을 구체적으로 설명하 기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 유기 게이트 절연막 114 : 유기 반도체층
116,118 : 뱅크 절연막 120 : 유기 보호막
122 : 화소 전극 124A,124B : 라인홀
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 게이트 절연막 및 보호막의 두께를 균일하게 형성함과 아울러 유기 반도체층의 오버플로우를 방지하기 위한 유기 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; TFT)가 이용된다. 이러한 박막트랜지스터의 액티브층으로는 아몰퍼스-실리콘(Amorphous-Si) 또는 폴리-실리콘(Poly-Si)이 이용된다.
그러나, 아몰퍼스-실리콘 또는 폴리-실리콘 액티브층은 박막 증착(코팅) 공정, 포토리소그래피 공정 및 식각 공정을 통해 패터닝되어 형성됨으로써 공정이 복잡함과 아울러 제조비용이 상승하는 문제점이 있다.
따라서, 최근에는 프린팅 공정을 통해 형성가능한 유기 반도체층을 액티브층으로 이용한 유기 박막트랜지스터에 대한 연구가 활발히 진행되고 있다.
이 유기 박막트랜지스터의 유기 반도체층은 뱅크 절연막에 의해 마련된 홀 내에 형성되는 보호막에 의해 보호된다. 또한, 유기 박막트랜지스터와 접속되는 게이트 라인 및 데이터 라인은 뱅크 절연막에 의해 마련된 홀 내에 형성되는 게이트 절연막을 사이에 두고 교차한다. 그러나, 종래 게이트 절연막 및 보호막 각각의 에지부와 중심부의 두께는 홀 내에서 다르게 형성되어 얼룩으로 보이는 문제점이 있다. 또한, 종래 유기 반도체층은 뱅크 절연막에 의해 마련된 홀 내에 형성되지 못하고 홀 밖으로 오버플로우(overflow)되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 절연막 및 보호막의 두께를 균일하게 형성함과 아울러 유기 반도체층의 오버플로우를 방지하기 위한 유기 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 유기 박막트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 유기 게이트 절연막을 사이에 두고 교차되어 서브 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속되며 유기 반도체층을 포함하는 박막 트랜지스터와; 상기 박막트랜지스터와 접속되어 상기 서브 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 나란하게 형성되어 상기 유기 반도체층과 그 주변영역을 덮는 유기 보호막과; 상기 유기 게이트 절연막 및 상기 보호막이 충진되도록 단차지게 형성된 제1 뱅크 절연막과; 상기 유기 반도체층이 충진되도록 상기 박막트랜지스터의 소스 전극 및 드레인 전극 상에 형성된 제2 뱅크 절연막을 구비하는 것을 특징으로 한다.
여기서, 상기 제1 뱅크 절연막은 상기 유기 게이트 절연막이 충진되도록 상기 게이트 라인과 나란하게 형성된 제1 라인홀을 마련하는 제1 서브 뱅크 절연막과; 상기 유기 보호막이 충진되도록 상기 제1 라인홀과 연결되도록 형성된 제2 라인홀을 마련하는 제2 서브 뱅크 절연막을 포함하는 것을 특징으로 한다.
한편, 상기 제1 뱅크 절연막은 불소기를 포함하는 유기막으로 형성되는 것을 특징으로 한다.
그리고, 상기 제1 라인홀에 의해 노출된 영역은 상기 유기 게이트 절연막에 대해 친수성을 가지며, 나머지 영역은 상기 유기 게이트 절연막에 대해 소수성을 가지는 것을 특징으로 한다.
또한, 상기 제2 라인홀에 의해 노출된 영역은 상기 유기 보호막에 대해 친수성을 가지며 나머지 영역은 상기 유기 보호막에 대해 소수성을 가지는 것을 특징으로 한다.
여기서, 상기 제2 뱅크 절연막에 의해 노출된 상기 박막트랜지스터의 채널 영역은 상기 유기 반도체층에 대해 친수성을 가지며 나머지 영역은 상기 유기 반도체층에 대해 소수성을 가지는 것을 특징으로 한다.
한편, 상기 소스 및 드레인 전극은 투명 도전층으로 이루어진 제1 도전층과; 상기 박막트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 영역의 상기 제1 도전층 상에 형성된 적어도 한 층의 제2 도전층으로 이루어진 것을 특징으로 한다.
그리고, 상기 데이터 라인은 상기 소스 전극의 제1 도전층이 연장되어 형성되거나 상기 제1 및 제2 도전층이 적층되어 형성되며, 상기 화소 전극은 상기 드레인 전극의 제1 도전층이 연장되어 형성된 것을 특징으로 한다.
이 때, 상기 제2 뱅크 절연막은 상기 제2 도전층 상에 그 제2 도전층의 폭과 동일하게 형성되거나 제2 도전층의 폭보다 큰 폭으로 형성되는 것을 특징으로 한다.
그리고, 상기 제2 뱅크 절연막은 감광성 유기막으로 형성되는 것을 특징으로 한다.
한편, 상기 게이트 전극 및 게이트 라인은 투명 도전층을 포함하는 적어도 이중 도전층이 적층된 구조로 형성되고, 상기 화소 전극은 상기 게이트 전극 및 게이트 라인과 동일 평면 상에 상기 투명 도전층으로 형성된 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 유기 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 라인 및 상기 게이트 라인과 접속된 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 노출시키는 제1 및 제2 라인홀을 가지는 제1 뱅크 절연막을 단차지게 형성하는 단계와; 상기 제1 라인홀 내에 충진되도록 유기 게이트 절연막을 형성하는 단계와; 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보는 드레인 전극, 상기 드레인 전극과 접속된 화소 전극을 형성함과 아울러 상기 소스 전극, 드레인 전극 및 데이터 라인 상에 형성되는 제2 뱅크 절연막을 형성하는 단계와; 상기 소스 전극 및 드레인 전극 사이의 채널을 이루는 유기 반도체층을 상기 제1 및 제2 뱅크 절연막에 의해 마련된 영역 내에 형성하는 단계와; 상기 제2 라인홀 내에 상기 유기 반도체층과 그 주변 영역을 덮도록 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 뱅크 절연막을 형성하는 단계는 상기 제1 라인홀을 마련하는 제1 서브 뱅크 절연막을 형성함과 아울러 상기 제1 라인홀보다 넓은 폭으로 상기 제1 라인홀과 연결되는 상기 제2 라인홀을 마련하는 제2 서브 뱅크 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극 및 제2 뱅크 절연막을 형성하는 단계는 상기 유기 게이트 절연막이 형성된 기판 상에 투명 도전 층으로 이루어진 제1 도전층과, 적어도 한층이 불투명 금속으로 이루어진 제2 도전층을 순차적으로 형성하는 단계와; 상기 제2 도전층 위에 단차진 제2 뱅크 절연막을 형성하는 단계와; 상기 제2 뱅크 절연막을 마스크로 이용하여 상기 제1 및 제2 도전층을 패터닝함으로써 상기 데이터 라인과, 상기 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성함과 아울러 상기 화소 전극을 상기 제1 뱅크 절연막 상에 형성하는 단계와; 상기 제2 뱅크 절연막을 에싱하여 상기 화소 전극의 제2 도전층과 채널 영역의 소스 및 드레인 전극의 제2 도전층을 노출시키는 단계와; 상기 노출된 제2 도전층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 7e를 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 유기 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 내지 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(101) 위에 뱅크 절연막(118)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부에 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 서브 화소 영역에 형성되어 박막 트랜지스터(130)와 접속된 화소 전극(122)을 구비한 다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 화소 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 유기 게이트 절연막(112) 또는 제1 뱅크 절연막(118)을 사이에 두고 교차하여 각 서브 화소 영역을 정의한다.
데이터 라인(104)은 유기 게이트 절연막(112) 또는 제1 뱅크 절연막(118) 위에 투명 도전층을 이용한 한 층 구조로 형성되거나 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 투명 도전층을 이용한 제1 도전층(105)과, 불투명한 금속을 이용한 제2 도전층(107)이 적층된 복층 구조로 형성된다. 제1 도전층(105)으로는 ITO, TO, IZO, ITZO 등이, 제2 도전층(107)으로는 제1 도전층(105)의 저항성분을 보상할 수 있는 Cu, Mo, Al, Cu 합금, Mo 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나 상기 금속 물질이 이중층 이상, 예를 들어 Mo/Al/Mo로 적층된 구조로 이용된다.
박막 트랜지스터(130)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 마주하며 화소 전극(122)과 접속된 드레인 전극(110), 유기 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 유기 반도체층(114)을 구비한다.
게이트 전극(106)은 제1 서브 뱅크 절연막(118A)에 의해 마련된 제1 라인홀(124A)에 의해 노출된다. 소스 및 드레인 전극(108,110)은 게이트 전극(106)과 중첩되는 채널 영역에서 제1 도전층(105)으로 형성되며 나머지 영역에서 데이터 라인(104)과 동일하게 제1 및 제2 도전층(105,107)이 적층되어 형성된다. 유기 반도체층(114)은 채널 영역에서 제1 도전층(105)으로 각각 형성된 소스 및 드레인 전극(108,110)과 접촉되도록 제1 및 제2 뱅크 절연막(114,116)에 의해 마련된 영역의 유기 게이트 절연막(112) 상에 형성된다.
이러한 유기 반도체층(114)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), α-6T, α-4T, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실 디안하이드라이드(perylenetetracarboxylic dianhydride) 및 그 유도체, 프탈로시아닌(phthalocyanine) 및 그 유도체, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 치환된 또는 비치환된 티오펜(thiophene)을 포함하는 공액계 고분자 유도체, 치환된 플루오렌(fluorene)을 포함하는 공액계 고분자 유도체 등과 같은 유기 반도체 물질로 이루어진다.
이 유기 반도체층(114)은 자가 분자 조립체(Self Assembled Monolayer : SAM)처리 공정을 통해 소스 및 드레인 전극(108,110) 각각과 오믹 접촉된다. 구체 적으로, SAM처리 공정을 통해 소스 및 드레인 전극(108,110) 각각과 유기 반도체층(114) 간의 일함수 차이가 줄어든다. 이에 따라, 소스 및 드레인 전극(108,110)에서 유기 반도체층(114)으로의 홀주입이 용이해짐과 아울러 소스 및 드레인 전극(108,110) 각각과 유기 반도체층(114) 간의 접촉 저항이 줄어든다.
이러한 박막트랜지스터(130)는 유기 보호막(120)에 의해 보호된다. 유기 보호막(120)은 제2 서브 뱅크 절연막(118B)에 의해 마련된 제2 라인홀(124B) 내에 게이트 라인(102)과 나란하게 형성된다. 이와 같이, 제2 라인홀(124B) 내에 형성된 유기 보호막(120)은 박막트랜지스터(130) 뿐만 아니라 그 주변 영역을 덮도록 형성된다. 특히, 유기 보호막(120)은 소스 및 드레인 전극(108,110) 각각과 유기 반도체층(114) 사이의 계면을 덮도록 형성된다. 이에 따라, 소스 및 드레인 전극(108,110) 각각과 유기 반도체층(114) 사이의 계면으로 침투되는 수분 또는 공정시 이용되는 화학액 등에 의한 유기 반도체층(114)의 손상을 방지한다. 또한, 제2 라인홀(124B) 내에 형성되는 유기 보호막(120)은 박막트랜지스터(130)만을 덮도록 도트 단위로 형성되는 종래 유기 보호막에 비해 잉크젯 분사 장치의 공정 마진이 넓어져 공정이 단순화된다.
제1 뱅크 절연막(118)은 게이트 라인(102)과 나란한 제1 및 제2 라인홀(124A,124B)을 마련하도록 단차지게 형성된다. 즉, 제1 뱅크 절연막(118)은 하부 기판(101) 상의 각 서브 화소 영역마다 제1 라인홀(124A)을 마련하도록 형성된 제1 서브 뱅크 절연막(118A)과, 제1 서브 뱅크 절연막(118A)보다 두꺼운 두께로 형성됨과 아울러 제2 라인홀(124B)을 마련하도록 형성된 제2 서브 뱅크 절연막(118B)을 구비한다. 여기서, 제1 라인홀(124A)에 의해 노출된 영역은 유기 게이트 절연막(112)에 대해 친수성을 가지며, 나머지 영역은 유기 게이트 절연막(112)에 대해 소수성을 가진다. 그리고, 제2 라인홀(124B)에 의해 노출된 영역은 유기 보호막(120)에 대해 친수성을 가지며 나머지 영역은 유기 보호막(120)에 대해 소수성을 가진다. 제2 라인홀(124B)은 제1 라인홀(124A)과 연결되도록 형성되며 제1 라인홀(124A)보다 넓은 폭을 가지도록 형성된다.
제2 뱅크 절연막(116)은 감광성 유기 절연 물질로 형성되어 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110) 형성시 마스크 패턴으로 이용된다. 이 경우, 제2 뱅크 절연막(116)은 소스 및 드레인 전극(108,110)과 데이터 라인(104)의 제2 도전층(107)상에 제2 도전층(116)의 폭 이상으로 형성된다. 이러한 제2 뱅크 절연막(116)은 잉크젯 분사 방식으로 형성되는 유기 반도체층(114)이 화소 전극(122)으로 침투하는 것을 방지한다. 여기서, 제2 뱅크 절연막(116)에 의해 노출된 채널 영역은 유기 반도체층(114)에 대해 친수성을 가지며 나머지 영역은 유기 반도체층(114)에 대해 소수성을 가진다.
화소 전극(122)은 각 서브 화소 영역의 제2 서브 뱅크 절연막(118B) 상에 드레인 전극(110)의 투명 도전층인 제1 도전층(105)이 연장되어 형성된다. 이외에도 화소 전극(122)은 게이트 전극(106) 및 게이트 라인(102)이 투명 도전층을 포함하는 적어도 이중 도전층이 적층된 구조로 형성되는 경우, 그 게이트 전극(106) 및 게이트 라인(102)을 이루는 투명 도전층으로 하부 기판(101) 상에 형성되기도 한다.
이러한 화소 전극(122)은 박막 트랜지스터(130)를 통해 비디오 신호가 공급되면, 공통 전압이 공급된 공통 전극과 전계를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에 배열된 액정 분자들이 유전율 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
도 3a 및 도 3b는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 게이트 금속 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 3a 및 도 3b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 게이트 라인(102) 및 게이트 전극(106)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(101) 상에 게이트 금속층이 적층된 후 그 게이트 금속층이 포토리소그래피공정과 식각 공정에 의해 패터닝됨으로써 게이트 라인(102) 및 게이트 전극(106)을 포함하는 게이트 금속 패턴이 형성된다. 여기서, 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나 상기 금속 물질이 이중층 이상으로 적층된 구조로 이용된다.
도 4a 및 도 4b는 본 발명에 따른 박막트랜지스터 기판의 제조 방법 중 제1 뱅크 절연막과 유기 게이트 절연막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 4a 및 도 4b에 도시된 바와 같이 게이트 금속 패턴이 형성된 하부 기판 (101) 상에 제1 및 제2 서브 뱅크 절연막(118A,118B)으로 이루어진 제1 뱅크 절연막(118)이 형성된다. 제1 뱅크 절연막(118)에 의해 마련된 제1 라인홀(124A) 내에는 유기 게이트 절연막(112)이 형성된다. 이에 대하여 도 5a 내지 도 5c를 결부하여 상세히 설명하기로 한다.
도 5a에 도시된 바와 같이 게이트 금속 패턴이 형성된 하부 기판(101) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 감광성 유기 절연 물질(119)이 전면 도포된다. 이어서, 슬릿 마스크(140)가 하부 기판(101) 상에 정렬된다. 슬릿 마스크(140)는 석영 기판(142) 상에 차단층(144)이 형성된 차단 영역(S11)과, 석영 기판(142) 상에 다수개의 슬릿들(146)이 형성된 슬릿 영역(S12)과, 석영 기판(142)만 존재하는 투과 영역을 구비한다. 차단 영역(S11)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 차단 영역(S11)과 대응되는 영역의 하부 기판(101) 상에는 도 5b에 도시된 바와 같이 제2 서브 뱅크 절연막(118B)이 형성된다. 슬릿 영역(S12)은 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 슬릿 영역(S12)과 대응되는 영역의 하부 기판(101) 상에는 도 5b에 도시된 바와 같이 제2 서브 뱅크 절연막(118B)보다 두께가 얇은 제1 서브 뱅크 절연막(118A)이 형성됨과 아울러 제2 라인홀(124B)이 형성된다. 그리고, 투과영역(S13)은 노광 공정시 자외선을 모두 투과시킴으로써 현상 공정 후 투과 영역(S13)과 대응되는 영역의 하부 기판(101) 상에는 도 5b에 도시된 바와 같이 제2 라인홀(124B)과 연결되는 제1 라인홀(124A)이 형성된다. 여기서, 제1 라인홀(124A)은 게이트 라인(102)과 나란한 방향으로 형성되며 제2 라인홀(124B)보다 폭이 좁다. 이어서, 제1 라인홀(124A) 내에 유기 절연액을 잉크젯 분사 장치를 이용하여 분사한 후 경화함으로써 도 5c에 도시된 바와 같이 제1 라인홀(124A) 내에 충진되는 유기 게이트 절연막(112)이 형성된다. 유기 게이트 절연막(112)으로는 폴리 비닐 피롤리돈(polyvinyl pyrrolidone : PVP), 폴리 메틸 메타 아크릴레이트(polymethlymethacrylate : PMMA), 벤조시클로부텐(benzocyclobutene : BCB), 폴리이미드, 폴리비닐페놀(polyvinylphenol), 파릴렌(parylene) 등이 이용된다.
한편, 유기 절연액을 분사하기 전에 제1 뱅크 절연막(118)이 형성된 하부 기판(101)은 표면 처리되기도 한다. 이 표면 처리 공정을 통해 제1 라인홀(124A)에 의해 노출된 영역은 유기 절연액에 대해 친수성을 가지며, 나머지 영역은 유기 절연액에 대해 소수성을 가진다. 이 후, 유기 절연액을 하부 기판(101) 상에 분사하게 되면, 유기 절연액에 대해 친수성을 가지는 제1 라인홀(124A)에 의해 노출된 영역으로 유기절연액이 집결됨으로써 유기 게이트 절연막(112)이 형성된다. 이에 따라, 유기 게이트 절연막(112)의 오버 플로우(overflow) 현상이 방지된다.
이외의 다른 방법으로 유기 절연액에 대해 소수성을 가지는 재질로 제1 뱅크 절연막(118)이 형성된다. 예를 들어 제1 뱅크 절연막(118)은 불소기를 가지는 절연물질로 형성된다. 이 경우, 제1 뱅크 절연막(118)이 형성된 하부 기판(101) 상에 유기 절연액을 분사하게 되면 유기 절연액은 제1 라인홀(124A)에 의해 노출된 영역으로 집결됨으로써 유기 게이트 절연막(112)이 형성된다.
도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 기판의 제조 방법 중 소스/드레인 금속 패턴, 화소 전극, 제2 뱅크 절연막, 유기 반도체층 및 유기 보호막의 제조방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 6a 및 도 6b에 도시된 바와 같이 유기 게이트 절연막(112)이 형성된 하부 기판(101) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 금속 패턴과 화소 전극(122) 및 제2 뱅크 절연막(116)이 형성된 후, 유기 반도체층(114)과 유기 보호막(120)이 순차적으로 적층된다. 이에 대하여 도 7a 내지 도 7e를 결부하여 상세히 설명하기로 한다.
도 7a에 도시된 바와 같이 유기 게이트 절연막(112)이 형성된 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(105, 107)이 적층된다. 제1 도전층(105)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(107)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속 물질들이 이중층 이상이 적층된 구조로 이용된다.
이어서, 제2 도전층(107) 위에 포토레지스트 또는 포토 아크릴 수지 등과 같은 감광성 유기막(115)이 도포된다. 그런 다음, 반투과 마스크 또는 슬릿 마스크(150)를 이용한 포토리소그래피 공정으로 감광성 유기막(115)이 노광 및 현상됨으로써 도 7b에 도시된 바와 같이 단차를 가지는 제2 뱅크 절연막(116)이 형성된다.
구체적으로, 슬릿 마스크(150)는 석영 기판(152) 상에 차단층(154)이 형성된 차단 영역(S21)과, 석영 기판(152) 상에 다수개의 슬릿들(156)이 형성된 슬릿 영역(S22)과, 석영 기판(152)만 존재하는 투과 영역(S23)을 구비한다. 차단 영역(S21)은 소스 및 드레인 전극과, 데이터 라인이 형성되어질 영역에 위치하여 노광 공정 시 자외선을 차단함으로써 현상 공정 후 도 7b에 도시된 바와 같이 제1 두께(h1)를 가지는 제2 뱅크 절연막(116)이 형성된다. 슬릿 영역(S22)은 채널 영역과 대응하는 소스 및 드레인 전극과, 화소 전극이 형성되어질 영역에 위치하여 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 도 7b에 도시된 바와 같이 제1 두께(h1)보다 두께가 얇은 제2 두께(h2)를 가지는 제2 뱅크 절연막(116)이 형성된다. 그리고, 투과영역(S23)은 자외선을 모두 투과시킴으로써 현상 후 도 7b에 도시된 바와 같이 감광성 유기막(115)이 제거된다.
제2 뱅크 절연막(116)을 마스크로 이용한 식각 공정으로 제1 및 제2 도전층이(105,107)이 패터닝됨으로써 도 7b에 도시된 바와 같이 다층 구조의 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 금속 패턴과, 화소 전극(122)이 형성된다.
이어서, 도 7c에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 두께(h1)의 제2 뱅크 절연막(116)의 두께는 얇아지게 되고, 제2 두께(h2)의 제2 뱅크 절연막(116)은 제거된다. 그리고, 애싱된 제2 뱅크 절연막(116)을 마스크로 이용한 식각 공정으로 화소 전극(122) 위의 제2 도전층(107)과, 채널 영역과 대응되는 소스 및 드레인 전극(108,110)의 제2 도전층(107)이 제거된다. 이 때, 소스 및 드레인 전극(108,110)의 제2 도전층(107)은 제2 뱅크 절연막(116)과 동일 폭으로 형성되거나 제2 뱅크 절연막(116)보다 작은 폭으로 형성되도록 과식각된다.
이 후, 잉크젯 분사 장치를 이용하여 제1 서브 뱅크 절연막(118A)과 제2 뱅 크 절연막(116)에 의해 한정된 제1 라인홀(124A) 내에 액체 상태의 유기 반도체액을 분사한다. 이 후, 유기 반도체액이 경화됨으로써 도 7d에 도시된 바와 같이 고체 상태의 유기 반도체층(114)이 형성된다.
한편, 유기 반도체액을 분사하기 전에 소스/드레인 금속 패턴과 화소 전극(122) 및 제2 뱅크 절연막(116)이 형성된 하부 기판(101)은 표면 처리되기도 한다. 이 표면 처리 공정을 통해 제1 서브 뱅크 절연막(118A)과 제2 뱅크 절연막(116)에 의해 한정된 제1 라인홀(124A)을 통해 노출된 영역은 유기 반도체액에 대해 친수성을 가지고, 나머지 영역은 소수성을 가지게 된다. 이 후, 유기 반도체액을 하부 기판(101) 상에 분사하게 되면, 액체 상태의 그 유기 반도체액과 친수성을 가지는 게이트 절연막(112) 상에 집결됨으로써 유기 반도체층(114)이 형성된다. 이에 따라, 유기 반도체층(114)의 오버 플로우(overflow) 현상이 방지된다.
이외에도 유기 반도체액에 대해 소수성을 가지는 재질로 제1 뱅크 절연막(118)을 형성하는 경우, 유기 반도체액은 게이트 절연막(112) 상에 집결됨으로써 유기 반도체층(114)의 오버 플로우(overflow) 현상이 방지된다.
유기 반도체층(114)이 형성된 후 그 유기 반도체층(114)은 자가 분자 조립체(SAM) 처리된다. 이에 따라, 유기 반도체층(114)은 소스 및 드레인 전극(108,110) 각각과 오믹 접촉된다.
그런 다음, 제2 서브 뱅크 절연막(118B)에 의해 마련된 제2 라인홀(124B) 내에 폴리 비닐 알콜(Poly Vinyl Alcohol : PVA) 등과 같은 유기 보호액이 잉크젯 분사 장치를 통해 분사된 후 경화된다. 이에 따라, 제2 뱅크 절연막(118B)에 의해 마련된 제2 라인홀(124B) 내에 도 7e에 도시된 바와 같이 유기 보호막(120)이 형성된다.
한편, 유기 보호액을 분사하기 전에 유기 반도체층(114)이 형성된 하부 기판(101)은 표면 처리되기도 한다. 이 표면 처리 공정을 통해 제2 라인홀(124B)에 의해 노출된 영역은 유기 보호액에 대해 친수성을 가지며, 나머지 영역은 유기 보호액에 대해 소수성을 가지게 된다. 이 후, 유기 보호액을 하부 기판(101) 상에 분사하게 되면, 유기 보호액은 그 유기 보호액에 대해 친수성을 가지는 영역 상에 집겹되어 유기 보호막(120)으로 형성된다. 이에 따라, 유기 보호막(120)의 오버 플로우(overflow) 현상이 방지된다.
상술한 바와 같이, 본 발명에 따른 유기 박막트랜지스터 기판 및 그 제조방법은 제1 뱅크 절연막에 의해 마련된 제1 및 제2 라인홀 각각 내에 유기 게이트 절연막 및 유기 보호막이 게이트 라인을 따라 형성된다. 이에 따라, 본 발명에 따른 유기 박막트랜지스터 기판 및 그 제조방법은 유기 게이트 절연막 및 유기 보호막 각각 형성시 이용되는 잉크젯 분사 장치의 공정 마진이 넓어져 공정을 단순화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (19)
- 기판 상에 형성된 게이트 라인과;상기 게이트 라인과 유기 게이트 절연막을 사이에 두고 교차되어 서브 화소 영역을 정의하는 데이터 라인과;상기 게이트 라인 및 데이터 라인과 접속되며 유기 반도체층을 포함하는 박막 트랜지스터와;상기 박막트랜지스터와 접속되며 상기 서브 화소 영역에 형성된 화소 전극과;상기 게이트 라인과 나란하게 형성되어 상기 유기 반도체층과 그 주변영역을 덮는 유기 보호막과;상기 유기 게이트 절연막 및 상기 보호막이 충진되도록 단차지게 형성된 제1 뱅크 절연막과;상기 유기 반도체층이 충진되도록 상기 박막트랜지스터의 소스 전극 및 드레인 전극 상에 형성된 제2 뱅크 절연막을 구비하는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 제1 뱅크 절연막은상기 유기 게이트 절연막이 충진되도록 상기 게이트 라인과 나란하게 형성된 제1 라인홀을 마련하는 제1 서브 뱅크 절연막과;상기 유기 보호막이 충진되도록 상기 제1 라인홀과 연결되도록 형성된 제2 라인홀을 마련하는 제2 서브 뱅크 절연막을 포함하는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 제1 뱅크 절연막은 불소기를 포함하는 유기막으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 제1 라인홀에 의해 노출된 영역은 상기 유기 게이트 절연막에 대해 친수성을 가지며, 나머지 영역은 상기 유기 게이트 절연막에 대해 소수성을 가지는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 제2 라인홀에 의해 노출된 영역은 상기 유기 보호막에 대해 친수성을 가지며 나머지 영역은 상기 유기 보호막에 대해 소수성을 가지는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 제2 뱅크 절연막에 의해 노출된 상기 박막트랜지스터의 채널 영역은 상기 유기 반도체층에 대해 친수성을 가지며 나머지 영역은 상기 유기 반도체층에 대해 소수성을 가지는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 소스 및 드레인 전극은투명 도전층으로 이루어진 제1 도전층과;상기 박막트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 영역의 상기 제1 도전층 상에 형성된 적어도 한 층의 제2 도전층으로 이루어진 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 7 항에 있어서,상기 데이터 라인은 상기 소스 전극의 제1 도전층이 연장되어 형성되거나 상기 제1 및 제2 도전층이 적층되어 형성되며,상기 화소 전극은 상기 드레인 전극의 제1 도전층이 연장되어 형성된 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 7 항에 있어서,상기 제2 뱅크 절연막은 상기 제2 도전층 상에 그 제2 도전층의 폭과 동일하게 형성되거나 제2 도전층의 폭보다 큰 폭으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 제2 뱅크 절연막은 감광성 유기막으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판.
- 기판 상에 게이트 라인 및 상기 게이트 라인과 접속된 게이트 전극을 형성하는 단계와;상기 게이트 전극을 노출시키는 제1 및 제2 라인홀을 가지는 제1 뱅크 절연막을 단차지게 형성하는 단계와;상기 제1 라인홀 내에 충진되도록 유기 게이트 절연막을 형성하는 단계와;상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보는 드레인 전극, 상기 드레인 전극과 접속된 화소 전극을 형성함과 아울러 상기 소스 전극, 드레인 전극 및 데이터 라인 상에 형성되는 제2 뱅크 절연막을 형성하는 단계와;상기 소스 전극 및 드레인 전극 사이의 채널을 이루는 유기 반도체층을 상기 제1 및 제2 뱅크 절연막에 의해 마련된 영역 내에 형성하는 단계와;상기 제2 라인홀 내에 상기 유기 반도체층과 그 주변 영역을 덮도록 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 11 항에 있어서,상기 제1 뱅크 절연막을 형성하는 단계는상기 제1 라인홀을 마련하는 제1 서브 뱅크 절연막을 형성함과 아울러 상기 제1 라인홀보다 넓은 폭으로 상기 제1 라인홀과 연결되는 상기 제2 라인홀을 마련하는 제2 서브 뱅크 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 12 항에 있어서,상기 제1 뱅크 절연막은 불소기를 포함하는 유기막으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 12 항에 있어서,상기 제1 라인홀에 의해 노출된 영역은 상기 유기 게이트 절연막에 대해 친수성을 가지며, 나머지 영역은 상기 유기 게이트 절연막에 대해 소수성을 가지는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 12 항에 있어서,상기 제2 라인홀에 의해 노출된 영역은 상기 유기 보호막에 대해 친수성을 가지며 나머지 영역은 상기 유기 보호막에 대해 소수성을 가지는 것을 특징으로 하 는 유기 박막트랜지스터 기판의 제조방법.
- 제 11 항에 있어서,상기 제2 뱅크 절연막에 의해 노출된 상기 박막트랜지스터의 채널 영역은 상기 유기 반도체층에 대해 친수성을 가지며 나머지 영역은 상기 유기 반도체층에 대해 소수성을 가지는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 11 항에 있어서,상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극 및 제2 뱅크 절연막을 형성하는 단계는상기 유기 게이트 절연막이 형성된 기판 상에 투명 도전층으로 이루어진 제1 도전층과, 적어도 한층이 불투명 금속으로 이루어진 제2 도전층을 순차적으로 형성하는 단계와;상기 제2 도전층 위에 단차진 제2 뱅크 절연막을 형성하는 단계와;상기 제2 뱅크 절연막을 마스크로 이용하여 상기 제1 및 제2 도전층을 패터닝함으로써 상기 데이터 라인과, 상기 소스 전극 및 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성함과 아울러 상기 화소 전극을 상기 제1 뱅크 절연막 상에 형성하는 단계와;상기 제2 뱅크 절연막을 에싱하여 상기 화소 전극의 제2 도전층과 채널 영역의 소스 및 드레인 전극의 제2 도전층을 노출시키는 단계와;상기 노출된 제2 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 제2 뱅크 절연막은 상기 제2 도전층 상에 그 제2 도전층의 폭과 동일하게 형성되거나 제2 도전층의 폭보다 큰 폭으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
- 제 18 항에 있어서,상기 제2 뱅크 절연막은 감광성 유기막으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조방법.
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